CN110875241A - 用于形成绝缘体上半导体（soi）衬底的方法 - Google Patents

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Abstract

本申请的各种实施例涉及一种用于形成具有厚器件层和厚绝缘层的绝缘体上半导体(SOI)衬底的方法。在一些实施例中，该方法包括形成覆盖处理衬底的绝缘层，并在牺牲衬底上外延形成器件层。将牺牲衬底接合到处理衬底，使得器件层和绝缘层位于牺牲衬底和处理衬底之间，并且去除牺牲衬底。去除包括对牺牲衬底实施蚀刻直到到达器件层。因为器件层通过外延形成并转移到处理衬底，所以器件层可以形成为具有大的厚度。此外，因为外延不受绝缘层厚度的影响，所以绝缘层可以形成为具有大的厚度。本发明实施例涉及用于形成绝缘体上半导体(SOI)衬底的方法。

Description

用于形成绝缘体上半导体(SOI)衬底的方法
技术领域
本发明实施例涉及用于形成绝缘体上半导体(SOI)衬底的方法。
背景技术
传统地，集成电路形成在块状半导体衬底上。近年来，已出现绝缘体上半导体(SOI)衬底作为块状半导体衬底的替代物。SOI衬底包括处理衬底，覆盖处理衬底的绝缘层，以及覆盖绝缘层的器件层。其中，SOI衬底导致寄生电容减小，漏电流减小，闩锁减少，以及半导体器件性能提高(例如，更低的功耗和更高的开关速度)。
发明内容
根据本发明的一些实施例，提供了一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：在处理衬底上形成绝缘层；在牺牲衬底上形成器件层，其中，所述牺牲衬底和所述器件层包括相同的半导体材料，并且其中，所述牺牲衬底和所述器件层具有相同的掺杂类型但是不同的掺杂浓度；将所述牺牲衬底接合到所述处理衬底，使得所述器件层和所述绝缘层位于所述牺牲衬底和所述处理衬底之间；以及去除所述牺牲衬底，其中，所述去除包括对所述牺牲衬底实施蚀刻直到到达所述器件层。
根据本发明的另一些实施例，还提供了一种绝缘体上半导体(SOI)衬底，包括：处理衬底；绝缘层，覆盖所述处理衬底，其中，所述绝缘层沿所述绝缘层的上表面具有一对边缘部分，并且其中，所述边缘部分分别位于所述绝缘层的相对两侧上，并且每个边缘部分具有阶梯形轮廓；以及器件层，覆盖所述绝缘层。
根据本发明的另一些实施例，还提供了一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：形成覆盖所述第一半导体衬底的介电层；在第二半导体衬底上形成半导体层，其中，所述第二半导体衬底是块状半导体衬底；将所述第二半导体衬底接合到所述第一半导体衬底，使得所述半导体层和所述介电层位于所述第一半导体衬底和所述第二半导体衬底之间；对所述第二半导体衬底实施第一蚀刻直到到达所述半导体层，其中，所述第一蚀刻采用氢氟酸/硝酸/乙酸(HNA)蚀刻剂；以及对所述半导体层实施第二蚀刻以去除所述半导体层的边缘部分，其中，所述第二蚀刻停止在所述介电层上。
附图说明
当接合附图实施阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了具有厚器件层的绝缘体上半导体(SOI)衬底的一些实施例的截面图。
图2示出了图1的SOI衬底的一些替代实施例的截面图，其中富陷阱层将SOI衬底的处理衬底和SOI衬底的绝缘层分离。
图3示出了图1的SOI衬底的一些实施例的俯视图。
图4示出了半导体结构的一些实施例的截面图，其中发现了图1的SOI衬底的应用。
图5至图16示出了用于形成和使用具有厚器件层的SOI衬底的方法的一些实施例的一系列截面视图。
图17示出了图5至图16的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据用于形成绝缘体上半导体(SOI)衬底的方法，器件衬底被氧化以形成包围器件衬底的氧化物层。将氢离子注入器件衬底中以形成掩埋在器件衬底中的富氢区。器件衬底通过氧化物层接合到处理衬底，并且器件衬底沿着富氢区分开(split)，以部分地从处理衬底去除氧化物层的一部分和器件衬底的一部分。对保留在处理衬底上的器件衬底的一部分实施化学机械抛光(CMP)，以使其余部分变平。器件衬底的剩余部分限定SOI衬底的器件层，并且保留在处理衬底上的氧化物层的一部分限定SOI衬底的绝缘层。
该方法的挑战在于该方法限制于形成具有小厚度的器件层和绝缘层。例如，器件层和绝缘层可分别限制于小于约2700埃的器件层厚度和小于约6800埃的绝缘层厚度。例如，由于使用离子注入来形成富氢区，可能产生小的厚度。器件层厚度由离子注入的深度限定。因此，由于离子注入被限制在较小的深度，所以器件层被限制为较小的厚度。此外，穿过绝缘层注入离子，这消散了一些注入能量。由于这种耗散，离子可以注入的深度随着绝缘层的厚度增加而减小，并且将绝缘层限制为小的厚度。
小厚度限制了SOI衬底的使用。例如，器件层的小厚度可以将器件层上的器件限制为小的半导体结(例如，小的PN结)，由此SOI衬底的使用可能受到限制，这取决于大的半导体结。作为另一个实例，绝缘层的小厚度可能限制器件层上的器件之间的电隔离，由此SOI衬底的使用可能受到限制，这取决于低漏电流。小厚度的应用带来挑战包括例如高压(例如，大于约100伏)应用，双极互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)(BCD)应用，嵌入式闪存(eFlash)应用，CMOS图像传感器(CIS)应用，近红外(NIR)应用和其他应用。小厚度的解决方案是实施外延再生长以增加器件层的厚度。然而，这增加了成本并降低了制造产量。
本申请的各种实施例涉及一种用于形成具有厚器件层和厚绝缘层的SOI衬底的方法。在一些实施例中，该方法包括形成完全覆盖处理衬底的绝缘层，并在牺牲衬底上外延形成器件层。牺牲衬底接合到处理衬底，使得器件层和绝缘层位于牺牲衬底和处理衬底之间，并且去除牺牲衬底。去除包括对牺牲衬底实施蚀刻直到到达器件层。在一些实施例中，该方法还包括蚀刻器件层的边缘部分并停止在绝缘层上，使得在整个蚀刻期间处理衬底被完全覆盖。
因为通过外延并转移到处理衬底形成器件层，所以器件层可以形成为具有大的厚度(例如，厚度大于约0.3微米)。外延不受与用于形成器件层的其他方法相关的厚度限制(例如，使用离子注入形成器件层的方法)。此外，因为外延不受绝缘层厚度的影响，所以绝缘层可以形成为具有大的厚度(例如，厚度大于约1微米)。因为使用蚀刻去除牺牲衬底，所以去除可以高度控制并且器件层的总厚度变化(TTV)可以是低的。例如，TTV可以是器件层上的最小厚度值与器件层上的最大厚度值之间的差。因为在边缘部分的整个蚀刻过程中处理衬底保持被完全覆盖，所以在处理衬底具有高电阻并且通过干蚀刻实施蚀刻的实施例中，可以避免在处理衬底处产生电弧放电。此外，随后在SOI衬底上形成半导体器件的等离子体处理(例如，等离子体蚀刻)期间，可以避免在处理衬底处产生电弧放电。
参考图1，提供了SOI衬底102的一些实施例的截面图100。例如，SOI衬底102可以与高压器件，BCD器件，eFlash器件，CMOS图像传感器，NIR图像传感器和其他器件一起使用。例如，高压器件可以是在大于约100伏的电压下操作的器件。在一些实施例中，SOI衬底102具有圆形顶部布局和/或具有约200,300或450毫米的直径。在其他实施例中，SOI衬底102具有一些其他形状和/或一些其他尺寸。此外，在一些实施例中，SOI衬底102是半导体晶圆。SOI衬底102包括处理衬底104，绝缘层106和器件层108。例如，处理衬底104可以是或包括单晶硅，一些其他硅材料，一些其他半导体材料，或者任何上述的组合。
在一些实施例中，处理衬底104具有高电阻和/或低氧浓度。例如，高电阻可以大于约1,3,4或9千欧/厘米(kΩ/cm)，和/或可以是例如约1-4kΩ/cm，约4-9kΩ/cm，或约1-9kΩ/cm。例如，低氧浓度可以小于约百万分之1,2或5份(ppma)，和/或可以例如在约0.1-2.5ppma之间，约2.5-5.0ppma之间，或者约0.1-5.0ppma之间。低氧浓度和高电阻分别降低了衬底和/或射频(RF)损耗。在一些实施例中，处理衬底104具有低电阻。低电阻降低了处理衬底104的成本，但可能导致衬底和/或RF损耗增加。例如，低电阻可小于约8,10或12Ω/cm，和/或可为例如约8-12Ω/cm之间，约8-10Ω/cm之间或约10-12Ω/cm之间。在一些实施例中，处理衬底104掺杂有p型或n型掺杂剂。处理衬底104的电阻可以例如通过处理衬底104的掺杂浓度来控制。例如，增加掺杂浓度可以降低电阻，而降低掺杂浓度可以增加电阻，反之亦然。在一些实施例中，处理衬底104的厚度Ths为约720-780微米，约720-750微米或约750-780微米。
绝缘层106覆盖在处理衬底104上，并且可以是或包括例如氧化硅，富硅氧化物(SRO)，一些其他氧化物，一些其他电介质或前述的任何组合。在一些实施例中，绝缘层106完全覆盖处理衬底104的上表面104us。在处理衬底104具有高电阻的至少一些实施例中，完全覆盖处理衬底104的上表面104us防止用于在器件层108上形成器件(未示出)的等离子体处理(例如，等离子体蚀刻)期间的电弧放电。在一些实施例中，绝缘层106完全包围处理衬底104。绝缘层106在器件层108和处理衬底104之间的处理衬底104的顶部处具有第一绝缘体厚度Tfi。第一绝缘体厚度Tfi大，以便在处理衬底104和器件层108之间提供高度电绝缘。例如，高度电绝缘可以使器件层108上的器件(未示出)之间的漏电流减小和/或可以例如增强性能。在一些实施例中，第一绝缘体厚度Tfi为约0.2-2.5微米，约0.2-1.35微米，或约1.35-2.5微米，和/或大于约1或2微米。在一些实施例中，绝缘层106在处理衬底104的底部和/或沿着处理衬底104的侧壁具有第二绝缘体厚度Tsi。在一些实施例中，第二绝缘体厚度Tsi小于第一绝缘体厚度Tfi。在一些实施例中，第二绝缘体厚度Tsi为约20-6000埃，约20-3010埃或约3010-6000埃。
在一些实施例中，绝缘层106在分别位于SOI衬底102的相对侧上的SOI衬底102的SOI边缘部分102e处具有阶梯式轮廓。在一些实施例中，绝缘层106具有位于SOI边缘部分102e处的上表面，并且该上表面在绝缘层106的顶面下方凹入垂直凹陷量VRi。例如，垂直凹陷量VRi可以是约20-6000埃，约20-3010埃，或约3010-6000埃。在一些实施例中，垂直凹陷量VRi和第二绝缘体厚度Tsi的总和等于或约等于第一绝缘体厚度Tfi。在一些实施例中，绝缘层106具有内侧壁，所述内侧壁位于SOI边缘部分102e处并且分别以绝缘体横向凹陷量LRi从绝缘层106的外侧壁横向凹入。例如，绝缘体横向凹陷量LRi可以是约0.8-1.2毫米，约0.8-1.0毫米，或约1.0-1.2毫米。
器件层108覆盖绝缘层106，并且可以例如是或包括单晶硅，一些其他硅，一些其他半导体材料，或前述的任何组合。在一些实施例中，器件层108和处理衬底104是相同的半导体材料(例如，单晶硅)。器件层108具有较大的厚度Td。例如，器件层108的大厚度可以形成大的半导体结(例如，PN结)，特定的器件(例如，NIR图像传感器)可以依赖于该大半导体结。在一些实施例中，器件层108的厚度Td大，它大于约0.2,0.3,1.0,5.0或8.0微米，和/或其为约0.2-8.0微米，约0.2-4.0微米，或约4.0-8.0微米。在一些实施例中，器件层108具有侧壁，该侧壁位于SOI边缘部分102e处并且分别从处理衬底104的侧壁以器件横向凹陷量LRd横向凹入。例如，器件横向凹陷量LRd可以是约1.4-2.5毫米，约1.4-1.9毫米，或约1.9-2.5毫米。此外，例如，器件横向凹陷量LRd可以大于绝缘体横向凹陷量LRi。
参考图2，提供了图1的SOI衬底102的一些替代实施例的截面图200，其中富陷阱层202将处理衬底104与绝缘层106分开。富陷阱层202具有相对于处理衬底104和/或相对于器件层108的高密度载流子陷阱。载流子陷阱可以是或包括例如富陷阱层202的晶格中的位错和/或其他缺陷。载流子陷阱沿着处理衬底104的顶面捕获移动载流子(例如，移动电子)以减少寄生表面传导(PSC)的影响。例如，移动载流子可以通过绝缘层106中的固定电荷被吸引到处理衬底104的顶面。通过减小PSC的影响，富陷阱层202促进低衬底和/或RF损耗，具有高Q因子，低串扰和高线性度(例如，低二次谐波)的无源器件。
在一些实施例中，富陷阱层202是或包括未掺杂的多晶硅，非晶硅或具有高密度载流子陷阱的一些其他合适的半导体材料。在富陷阱层202是或包括未掺杂的多晶硅的一些实施例中，载流子陷阱集中在未掺杂的多晶硅的晶界处，并且减小未掺杂的多晶硅的晶粒尺寸增加了未掺杂的多晶硅中的载流子陷阱的密度。在一些实施例中，富陷阱层202的厚度Ttr在约1-2微米之间，约1.0-1.5微米之间或约1.5-2.0微米之间。如果厚度Ttr太小(例如，小于约1.0微米)，则富陷阱层202可能无法捕获移动载流子并降低PSC的影响。如果厚度Ttr太大(例如，大于约2.0微米)，则SOI衬底102可能易于发生大量的衬底翘曲。在一些实施例中，处理衬底104具有高电阻和/或低氧浓度。高电阻可以例如大于约1,3,4或9kΩ/cm，和/或可以例如在约1-4kΩ/cm之间，约4-9kΩ/cm之间，或约1-9kΩ/cm之间。低氧浓度可以例如小于约1,2,5或10ppma，和/或可以例如在约1-2ppma，2-5ppma或5-10ppma之间。
参考图3，提供了图1的SOI衬底102的一些实施例的俯视图300。SOI衬底102是圆形的并且包括跨越器件层108以栅格布置的多个IC管芯302。为了便于说明，仅一些IC管芯302被标记为302。在一些实施例中，SOI衬底102的直径D约为150,200,300或450毫米。在一些实施例中，绝缘层106的内侧壁106isw从绝缘层106的外侧壁106osw横向凹入绝缘体横向凹陷量LRi。在一些实施例中，器件层108的侧壁108sw从处理衬底104的侧壁104sw(以虚线示出)横向凹入器件横向凹陷量LRd。绝缘体横向凹陷量LRi可以是例如约0.8-1.2毫米，约0.8-1.0毫米，或约1.0-1.2毫米。器件横向凹陷量LRd可以例如大于绝缘体横向凹陷量LRi和/或可以例如是约1.4-2.5毫米，约1.4-1.9毫米，或约1.9-2.5毫米。
参考图4，提供了其中应用了图1的SOI衬底102的半导体结构的一些实施例的截面图400。半导体结构包括在器件层108上横向间隔开的多个半导体器件402。半导体器件402可以是例如金属氧化物半导体场效应晶体管(MOSFET)，一些其他金属氧化物半导体(MOS)器件，一些其他绝缘栅极场效应晶体管(IGFET)，一些其他半导体器件，或前述的任何组合。此外，半导体器件402可以是例如高压器件，BCD器件，eFlash器件，CMOS图像传感器，NIR图像传感器，一些其他器件，或者前述的任何组合。
在一些实施例中，半导体器件402包括对应的源极/漏极区域404，对应的选择性导电沟道406，对应的栅极介电层408，对应的栅电极410和对应的间隔件412。为了便于说明，仅一些源极/漏极区域404标记为404，只有一个选择性导电沟道406标记为406，只有一个栅极介电层408标记为408，只有一个栅电极410标记为410，并且只有一个间隔件412标记为412。源极/漏极区域404和选择性导电沟道406位于器件层108中。源极/漏极区域404分别位于选择性导电沟道406的端部，并且每个选择性导电沟道406从源极/漏极区域404中的一个延伸到源极/漏极区域404中的另一个。源极/漏极区域404具有第一掺杂类型并且直接邻接具有与第一掺杂类型相反的第二掺杂类型的器件层108的部分。
栅极介电层408分别位于选择性导电沟道406上方，并且栅电极410分别位于栅极介电层408上方。栅极介电层408可以是或包括例如氧化硅和/或其他一些介电材料和/或栅电极410可以是或包括例如掺杂的多晶硅，金属，一些其他导电材料，或前述的任何组合。间隔件412位于源极/漏极区404上方以及分别作为栅电极410和栅极介电层408的侧壁的衬垫。间隔件412可以是或包括例如氧化硅，氮化硅，氮氧化硅，碳化硅，一些其他电介质，或前述的任何组合。
后段制程(BEOL)互连结构414覆盖SOI衬底102和半导体器件402。BEOL互连结构414包括互连介电层416，多个引线418和多个通孔420。为了便于说明，仅一些引线418标记为418，并且仅一些通孔420标记为420。互连介电层416可以是或包括例如硼磷硅酸盐玻璃(BPSG)，磷光体-硅酸盐玻璃(PSG)，未掺杂的硅玻璃(USG)，一些其他低κ电介质，氧化硅，一些其他电介质或前述的任何组合。如本文所用，低κ电介质可以是或包括例如介电常数κ小于约3.9、3、2或1的电介质。
引线418和通孔420交替地堆叠在互连介电层416中并限定延伸到半导体器件402的导电路径。导电路径可以例如将半导体器件402电耦合到其他器件(例如，其他半导体器件)、接触焊盘或一些其他结构。引线418和通孔420可以是或包括例如铜，铝铜，铝，钨，一些其他金属或前述的任何组合。在一些实施例中，引线418的最顶部导线比引线418的下面的引线更厚。
尽管图关于图1中的SOI衬底102的实施例描述图3和图4，但是应该理解，图2中的SOI衬底102的实施例可以替代地用于图3和图4中。尽管图3示出了特定数量的IC管芯302和IC管芯302的特定布局，但是在其他实施例中，更多或更少的IC管芯302和/或管芯302的其他布局是适合的。虽然图4示出了BEOL互连结构414的特定布局，但是BEOL互连结构414的其他布局在其他实施例中是适合的。虽然图4示出了三个半导体器件402和半导体器件402的特定布局，但是可以采用更多或更少的半导体器件和/或半导体器件402的其他布局。
参考图5至图16，提供了用于形成和使用SOI衬底102的方法的一些实施例的一系列截面图500-1600。尽管该方法被示为形成图1中的SOI衬底102的实施例，但是该方法可以替代地形成图2中的SOI衬底102的实施例和SOI衬底102的其他实施例。此外，尽管图5和图6所示的截面图500-1600被描述为参考方法，但是图5和图6中所示的结构不限于该方法，并且可以在没有该方法的情况下单独存在。
如图5的截面图500所示，提供了处理衬底104。在一些实施例中，处理衬底104是或包括单晶硅，一些其他硅材料，一些其他半导体材料或前述的任何组合。在一些实施例中，处理衬底104具有圆形顶部布局和/或具有约200,300或450毫米的直径。在其他实施例中，处理衬底104具有一些其他形状和/或一些其他尺寸。此外，在一些实施例中，处理衬底104是半导体晶圆。在一些实施例中，处理衬底104具有高电阻和/或低氧浓度。高电阻和低氧浓度分别降低了衬底和/或RF损耗。高电阻可以例如大于约1,3,4或9kΩ/cm，和/或可以例如在约1-4kΩ/cm，约4-9kΩ/cm之间，或约1-9kΩ/cm。低氧浓度可以例如小于约1,2或5ppma，和/或可以例如在约0.1-2.5ppma，约2.5-5.0ppma或约0.1-5.0ppma之间。在一些实施例中，处理衬底104具有低电阻以降低衬底成本，因为高电阻衬底可能例如比低电阻衬底更昂贵。例如，低电阻可小于约8,10或12Ω/cm，和/或可为例如约8-12Ω/cm，约8-10Ω/cm，或约10-12Ω/cm。在一些实施例中，处理衬底104掺杂有p型或n型掺杂剂。处理衬底104的电阻可以例如通过处理衬底104的掺杂浓度来控制。在一些实施例中，处理衬底104的厚度Ths是约720-780微米，约720-750微米，或者约750-780微米。
通过图5的截面图500示出，第一绝缘层106a形成在处理衬底104的上表面104us上。在一些实施例中，第一绝缘层106a完全覆盖处理衬底104的上表面104us。在处理衬底104具有高电阻的至少一些实施例中，完全覆盖上表面104us可以例如在下文中实施的等离子体处理期间防止电弧放电。在一些实施例中，第一绝缘层106a完全包围处理衬底104.在一些实施例中，第一绝缘层106a是或包括氧化硅和/或一些其他电介质。在一些实施例中，第一绝缘层106a的厚度Tfi'为约0.2-2.0微米，约0.2-1.1微米，或约1.1-2.0微米。
在一些实施例中，用于形成第一绝缘层106a的工艺包括通过热氧化，化学气相沉积(CVD)，物理气相沉积(PVD)，一些其他沉积工艺或任何上述的组合来沉积第一绝缘层106a。例如，第一绝缘层106a可以通过使用氧气(例如，O2)或一些其他气体作为氧化剂的干氧化工艺来沉积。作为另一个实例，可以使用水蒸气作为氧化剂通过湿氧化工艺沉积第一绝缘层106a。在一些实施例中，第一绝缘层106a在约800-1100摄氏度(℃)，约800-950℃或约950-1100℃的温度下形成。例如，在通过热氧化(例如，湿氧化工艺和干氧化工艺中的任何一个)形成第一绝缘层106a的情况下，可以在这些温度下形成第一绝缘层106a。
如图6的截面图600所示，提供牺牲衬底602。在一些实施例中，牺牲衬底602是或包括单晶硅，一些其他硅材料，一些其他半导体材料或前述的任何组合。在一些实施例中，牺牲衬底602掺杂有p型或n型掺杂剂和/或具有低电阻率。低电阻可以例如小于约0.01或0.02Ω/cm和/或可以例如约0.01-0.2Ω/cm。在一些实施例中，牺牲衬底602具有比处理衬底104(参见图5)低的电阻。在一些实施例中，牺牲衬底602具有圆形顶部布局和/或具有约200,300或450毫米的直径。在其他实施例中，牺牲衬底602具有一些其他形状和/或一些其他尺寸。在一些实施例中，牺牲衬底602是块状半导体衬底和/或是半导体晶圆。在一些实施例中，牺牲衬底602的厚度Tss为约720-780微米，约720-750微米或约750-780微米。在一些实施例中，牺牲衬底602的厚度Tss与处理衬底104(参见图5)的厚度Ths相同或约相同。
还通过图6的截面图600示出，在牺牲衬底602上形成器件层108。器件层108具有大的厚度Td。在一些实施例中，厚度Td大，其为约0.7-10.0微米，约0.7-5.0微米，或约5.0-10.0微米，和/或其大于约0.7,5.0或10.0微米。在一些实施例中，器件层108是或包括单晶硅，一些其他硅材料，一些其他半导体材料或前述的任何组合。在一些实施例中，器件层108是或包括与牺牲衬底602相同的半导体材料，具有与牺牲衬底602相同的掺杂类型，具有比牺牲衬底602低的掺杂浓度，或者前述的任何组合。例如，牺牲衬底602可以是或包括P+单晶硅，而器件层108可以是或包括P-单晶硅。在一些实施例中，器件层108具有低电阻。例如，该低电阻可以大于牺牲衬底602的低电阻。此外，低电阻可以例如小于约8,10或12Ω/cm，和/或可以，例如，约为8-12Ω/cm，约为8-10Ω/cm，或约为10-12Ω/cm。在一些实施例中，器件层108具有与处理衬底104(参见图5)相同的掺杂类型，相同的掺杂浓度，相同的电阻率或前述的任何组合。在一些实施例中，用于形成器件层108的工艺包括分子束外延(MBE)，气相外延(VPE)，液相外延(LPE)，一些其他外延工艺或前述的任何组合。
如图7的截面图700所示，图案化器件层108和牺牲衬底602。图案化去除由器件层108和牺牲衬底602限定的边缘区域604(参见图6)。通过去除边缘区域604，防止在随后的研磨和/或化学湿蚀刻期间在边缘区域604处形成缺陷。边缘缺陷倾向于集中在边缘区域604并且不利地影响器件层108的质量。此外，图案化在牺牲衬底602的边缘处形成凸缘702。凸缘702由牺牲衬底602限定并且具有分别位于牺牲衬底602的相对两侧的一对凸缘段。在一些实施例中，凸缘702具有以环形路径或者一些其他闭合路径沿着牺牲衬底602的边缘延伸的顶部布局。在一些实施例中，凸缘702的宽度W为约0.8-1.2毫米，约0.8-1.0毫米，或约1.0-1.2毫米。在一些实施例中，凸缘702在器件层108的上表面或顶面下方凹陷约30-120微米，约30-75微米或约75-120微米的距离D。在一些实施例中，凸缘702进一步凹陷在牺牲衬底602的上表面或顶面下方。
在一些实施例中，通过光刻/蚀刻工艺或一些其他图案化工艺来实施图案化。此外，在一些实施例中，图案化包括在器件层108上方形成掩模704，在掩模704位于合适位置的情况下对器件层108和牺牲衬底602实施蚀刻，并去除掩模704。例如，掩模704可以形成为使得器件层108和牺牲衬底602被完全覆盖，除了在边缘区域604处。在一些实施例中，掩模704是或包括氮化硅，氧化硅，一些其他硬掩模材料，光刻胶，一些其他掩模材料，或前述的任何组合。在一些实施例中，使用晶圆边缘曝光(WEE)处理工具形成掩模704。例如，用于形成掩模704的工艺可以包括：在器件层108上沉积光刻胶层；使用WEE处理工具选择性地将光刻胶层的边缘部分暴露于辐射；并且显影光刻胶层以形成掩模704。
如图8的截面图800所示，清洁器件层108和牺牲衬底602以去除蚀刻残余物和/或在实施先前工艺(例如，图7的图案化)时产生的其他不期望的副产物。在一些实施例中，清洁工艺使用物理刷或水射流擦洗器件层108和牺牲衬底602。在一些实施例中，清洁工艺使用化学溶液清洁器件层108和牺牲衬底602。例如，化学溶液可以是或包含氢氟酸或一些其他化学溶液。在一些实施例中，清洁增加了凸缘702凹陷在器件层108的上表面或顶面下方的距离D。在其他实施例中，距离D保持与图7中的图案化基本不变。
如图9的截面图900所示，第二绝缘层106b形成在器件层108的上表面108us上。在一些实施例中，第二绝缘层106b完全覆盖器件层108的上表面108us。在一些实施例中，第二绝缘层106b完全包围牺牲衬底602和器件层108。在一些实施例中，第二绝缘层106b是或包括氧化硅和/或一些其他电介质。在一些实施例中，第二绝缘层106b是与第一绝缘层106a相同的介电材料。在一些实施例中，第二绝缘层106b的厚度Tsi'为约20-6000埃，约20-3010埃或约3010-6000埃。
在一些实施例中，用于形成第二绝缘层106b的工艺包括通过热氧化，CVD，PVD，一些其他沉积工艺或前述的任何组合来沉积第二绝缘层106b。例如，第二绝缘层106b可以通过使用氧气(例如，O2)或一些其他气体作为氧化剂的干氧化工艺来沉积。作为另一个实例，可以使用水蒸气作为氧化剂通过湿氧化工艺沉积第二绝缘层106b。在一些实施例中，第二绝缘层106b形成在约750-1100℃，约750-925℃或约925-1100℃的温度下。例如，在通过热氧化(例如，湿氧化工艺和干氧化工艺中的任何一个)形成第二绝缘层106b的情况下，可以在这些温度下形成第二绝缘层106b。在一些实施例中，第二绝缘层106b在低于第一绝缘层106a的温度下形成。
如图10的截面图1000所示，将牺牲衬底602接合到处理衬底104，使得器件层108，第一绝缘层106a和第二绝缘层106b介于处理衬底104和牺牲衬底602之间。接合将第一绝缘层106a和第二绝缘层106b压在一起，并在第一绝缘层106a和第二绝缘层106b直接接触的界面处形成接合1002。例如，可以通过熔融接合，真空接合或一些其他接合工艺来实施接合。熔融接合可以例如在约1标准大气压(atm)，约0.5-1.0atm，约1.0-1.5或约0.5-1.5atm的压力下实施。真空接合可以例如在约0.5-100毫巴(mBar)，约0.5-50mbar或约50-100mBar的压力下实施。
在一些实施例中，实施接合退火以增强接合1002。在一些实施例中，接合退火在约300-1150℃，约300-725℃或约735-1150℃的温度下实施。在一些实施例中，接合退火实施约2-5小时，约2-3.5小时或约3.5-5小时。在一些实施例中，接合退火在约1atm，约0.5-1.0atm，约1.0-1.5或约0.5-1.5atm的压力下实施。在一些实施例中，在氮气(例如，N2)和/或一些其他气体流动在图10的结构上方的同时实施接合退火。气体的流速可以是例如约1-20标准升每分钟(slm)，约1-10slm，或约10-20slm。
如图11的截面图1100所示，对第二绝缘层106b和牺牲衬底602实施第一减薄工艺。第一减薄工艺去除第二绝缘层106b的上部，并且进一步去除牺牲衬底602的上部。在一些实施例中，第一减薄工艺被实施到第二绝缘层106b和牺牲衬底602中，直到器件层108和牺牲衬底602共同具有预定厚度Tpd。预定厚度Tpd可以是例如约20-45微米，约20-32.5微米，或约32.5-45微米。
在一些实施例中，第一减薄工艺部分或全部通过机械研磨工艺实施。在一些实施例中，第一减薄工艺部分或全部通过化学机械抛光(CMP)实施。在一些实施例中，第一减薄工艺通过机械研磨工艺以及之后的CMP实施。如上所述，图6的边缘区域604的去除防止在研磨期间在边缘区域604处形成边缘缺陷。边缘缺陷具有在研磨期间在边缘区域604处形成和集中的倾向，并且不利地影响器件层108的质量。
如图12的截面图1200所示，对牺牲衬底602(参见图11)实施蚀刻。蚀刻在器件层108上停止并去除牺牲衬底602。在一些实施例中，蚀刻进一步去除第二绝缘层106b的位于牺牲衬底602的侧壁和器件层108的侧壁上的部分。此外，在一些实施例中，蚀刻横向蚀刻器件层108的侧壁108sw。由于横向蚀刻，器件层108的侧壁108sw可以例如是弯曲的和/或凹入的。在完成蚀刻后，器件层108的厚度Td可以是例如约0.6-9.5微米，约0.6-5.05微米，或约5.05-9.5微米。在一些实施例中，由于例如过蚀刻，蚀刻最小程度地减小了器件层108的厚度Td。
在一些实施例中，通过氢氟酸/硝酸/乙酸(HNA)蚀刻，一些其他湿蚀刻，干蚀刻或一些其他蚀刻来实施蚀刻。HNA蚀刻可以例如用包含氢氟酸，硝酸和乙酸的化学溶液蚀刻牺牲衬底602。蚀刻对牺牲衬底602的材料具有第一蚀刻速率，并且还对器件层108的材料具有第二蚀刻速率，其小于第一蚀刻速率。在一些实施例中，第一蚀刻速率比第二蚀刻速率大约90-100,90-95或95-100倍。第一蚀刻速率和第二蚀刻速率的这些实施例可以例如在通过HNA蚀刻实施第一蚀刻时产生，牺牲衬底602是或包括P+单晶硅，并且器件层108是或包括P-单晶硅。
由于使用蚀刻(例如，HNA蚀刻)来去除牺牲衬底602，因此可以例如高度控制牺牲衬底602的去除。因此，器件层108的厚度Td可以例如在整个器件层上高度均匀，并且器件层108的TTV可以例如是低的。例如，TTV可以是低的，并且它小于约500或1500埃。在一些实施例中，TTV随器件层108的厚度Td而减小。例如，TTV可小于约500埃，其中器件层108的厚度Td小于约3000埃，并且TTV可以是大于约500埃但小于约1500埃，其中器件层108的厚度Td大于约3000埃。
如图13的截面图1300所示，器件层108被图案化。图案化去除器件层108的边缘部分108e(参见图12)。通过去除边缘部分108e，去除了在图12的蚀刻期间在边缘部分108e处形成的边缘缺陷。边缘缺陷降低了器件层108的质量，并且由于在图12的蚀刻期间横向蚀刻到器件层108的侧壁108sw中而形成。图案化进一步横向地凹陷器件层108的侧壁108sw。在一个实施例中，在去除边缘部分108e之后，器件层108的侧壁108sw分别以器件横向凹陷量LRd从处理衬底104的侧壁横向凹陷。器件横向凹陷量LRd可以是例如约1.4-2.5毫米，约1.4-1.95毫米，或约1.95-2.5毫米。
在一些实施例中，通过光刻/蚀刻工艺或一些其他图案化工艺来实施图案化。此外，在一些实施例中，图案化包括在器件层108上方形成掩模1302，在掩模1302位于合适位置的情况下对器件层108实施蚀刻，并去除掩模1302。掩模1302可以例如是或者包括氮化硅，氧化硅，一些其他硬掩模材料，光刻胶，一些其他掩模材料，或前述的任何组合。掩模1302可以例如形成为使得器件层108被完全覆盖，除了在边缘部分108e处，和/或可以例如使用WEE处理工具形成。在一些实施例中，使用WEE处理工具形成掩模1302的工艺包括：在器件层108上沉积光刻胶层；使用WEE处理工具选择性地将光刻胶层的边缘部分暴露于辐射；以及显影光刻胶层以形成掩模1302。例如，可以通过干蚀刻或一些其他蚀刻来实施蚀刻，和/或蚀刻可以例如停止在第一和第二绝缘层106a，106b上。在处理衬底104具有高电阻(例如，大于约1kΩ/cm的电阻)并且使用干蚀刻实施蚀刻的一些实施例中，第一和第二绝缘层106a，106b通过完全覆盖和/或包围处理衬底104来防止电弧放电。例如，可以通过等离子体灰化或一些其他去除来去除掩模1302。等离子体灰化可以例如包括将掩模1302暴露于O2等离子体，并且可以例如在掩模1302是或包括光刻胶时实施。
一些实施例中，在图13的图案化之后实施清洁工艺以去除蚀刻残留物和/或在图案化期间产生的其他不期望的副产物。在一些实施例中，清洁工艺去除在图案化期间在器件层108上形成的氧化物。清洁工艺可以例如使用HF酸或一些其他化学溶液实施清洁。例如，氟化氢可以按体积计占HF酸的约0.1-2.0％，约0.1-1.0％或约1.0-2.0％。HF酸的其余部分可以是例如去离子水或一些其他水。
如图14的截面图1400所示，对器件层108实施第二减薄工艺以减小器件层108的厚度Td。在一些实施例中，第二减薄工艺将厚度Td减小为约0.3-8.0微米，约0.3-4.15微米，或约4.15-8.0微米，和/或大于约0.3,1.0,2.0,5.0或8.0微米。共同地，器件层108，第一绝缘层106a，第二绝缘层106b和处理衬底104限定SOI衬底102。在一些实施例中，第二减薄工艺通过CMP，一些其他减薄工艺或者任何前述的组合实施。
因为器件层108通过外延形成并转移到处理衬底104，所以器件层108可以形成为具有大的厚度(例如，厚度大于约0.3微米)。外延不受与形成器件层的其他方法相关的厚度限制。此外，因为外延不受第一和第二绝缘层106a，106b的厚度的影响，所以第一和第二绝缘层106a，106b可以单独和/或共同形成具有大的厚度(例如，厚度大于约1微米)。例如，器件层108的大厚度可以形成大的半导体结(例如，PN结)，某些器件(例如，NIR图像传感器)可以依赖于该大半导体结。第一和第二绝缘层106a，106b的大厚度可以例如有助于增强器件层108上的器件之间的电隔离和/或减少器件之间的漏电流。可受益于大厚度的器件包括例如高压器件，BCD器件，eFlash器件，CMOS图像传感器，NIR图像传感器，一些其他器件或前述的任何组合。
如图15的截面1500所示，在器件层108上形成多个半导体器件402。在处理衬底104具有高电阻(例如，电阻大于在约1kΩ/cm)的一些实施例中，第一和第二绝缘层106a，106b通过完全覆盖和/或完全包围处理衬底104防止实施为用于形成半导体器件402的等离子体处理(例如，等离子体蚀刻)期间的电弧放电。半导体器件402可以是例如高压器件，BCD器件，eFlash器件，CMOS图像传感器，NIR图像传感器，一些其他器件或前述的任何组合。例如，高压器件可以是在大于约100伏特下工作的器件。
在一些实施例中，半导体器件402包括对应的源极/漏极区域404，对应的选择性导电沟道406，对应的栅极介电层408，对应的栅电极410和对应的间隔件412。为了便于说明，仅一些源极/漏极区域404标记为404，只有一个选择性导电沟道406标记为406，只有一个栅极介电层408标记为408，只有一个栅电极410标记为410，并且只有一个间隔件412标记为412。源极/漏极区域404和选择性导电沟道406位于器件层108中。源极/漏极区域404分别位于选择性导电沟道406的端部，并且每个选择性导电沟道406从源极/漏极区域404中的一个延伸到源极/漏极区域404中的另一个。栅极介电层408分别覆盖选择性导电沟道406，并且栅电极410分别覆盖栅极介电层408。间隔件412覆盖源极/漏极区域404并且分别作为栅电极410的侧壁的衬垫。
在一些实施例中，用于形成半导体器件402的工艺包括沉积覆盖器件层108的介电层，并进一步沉积覆盖介电层的导电层。将导电层和介电层图案化(例如，通过光刻/蚀刻工艺)成栅电极410和栅极介电层408。将掺杂剂注入到器件层108中，其中栅电极410位于合适位置以限定源极/漏极区域404的轻掺杂部分，并且间隔件层形成为覆盖源极/漏极区域404和栅电极410。回蚀刻间隔件层以形成间隔件412，并且在间隔件412位于合适位置的情况下，将掺杂剂注入到器件层108中以扩展源极/漏极区域404。
如图16的截面图1600所示，在器件层108和半导体器件402上方形成BEOL互连结构414。BEOL互连结构414包括层间电介质(ILD)层416ild，多个线间介电(IWD)层416iwd和钝化层416p。IWD层416iw覆盖ILD层416ild，并且钝化层416p覆盖IWD层416iwd。ILD层416ild，IWD层416iwd和钝化层416p可以是或包括例如BPSG，PSG，USG，一些其他低κ电介质，氧化硅，一些其他电介质或前述的任何组合。BEOL互连结构414还包括多个引线418和多个通孔420。为了便于说明，仅一些引线418标记为418，并且仅一些通孔420标记为420。引线418和通孔420交替地堆叠在由ILD层416ild，IWD层416iwd和钝化层416p限定的互连介电层中。
在一些实施例中，用于形成BEOL互连结构414的工艺包括通过单镶嵌工艺形成通孔420的最底层，并且随后通过单镶嵌工艺形成引线418的最底层。此外，在一些实施例中，该工艺包括通过重复实施双镶嵌工艺来形成通孔420的剩余层和引线418的剩余层。在一些实施例中，单镶嵌工艺包括沉积介电层，将介电层图案化为具有用于单层导电部件(例如，通孔或引线层)的开口，并用导电材料填充开口以形成单层导电部件。例如，介电层可以对应于ILD层416ild或IWD层416iwd的底部IWD层。在一些实施例中，双镶嵌工艺包括沉积介电层，将介电层图案化为具有用于两层导电部件(例如，一层通孔和一层引线)的开口，并用导电材料填充开口以形成两层导电部件。例如，介电层可以对应于底部IWD层上方的IWD层416iwd之一。
参考图17，提供了图5至图16的方法的一些实施例的框图1700。该方法可以例如形成具有厚器件层和厚绝缘层的SOI衬底。
在1702处，形成覆盖(例如，完全覆盖)处理衬底的第一绝缘层，例如，参见图5。
在1704处，在牺牲衬底上外延地形成器件层。例如，参见图6。
在1706处，去除由器件层和牺牲衬底限定的边缘区域。例如，参见图7。
在1708处，清洁器件层和牺牲衬底。例如，参见图8。
在1710处，形成覆盖器件层的第二绝缘层。例如，参见图9。
在1712处，将牺牲衬底接合到处理衬底，使得第一绝缘层，第二绝缘层和器件层夹在牺牲衬底和处理衬底之间。例如，参见图10。
在1714处，减薄牺牲衬底。例如，参见图11。
在1716处，对牺牲衬底实施蚀刻以去除牺牲衬底，从而露出器件层。例如，参见图12。
在1718处，去除器件层的边缘部分，其中在整个去除过程中，处理衬底保持被第一和第二绝缘层覆盖(例如，完全覆盖)。例如，参见图13。在处理衬底具有高电阻(例如，大于约1kΩ/电阻的实施例)的实施例中，可以通过第一和第二绝缘层防止在处理衬底处的电弧放电。通过干蚀刻实施去除，并且在整个去除过程中，处理衬底被第一和第二绝缘层完全覆盖。
在1720处，减薄器件层。例如，参见图14。器件层，第一和第二绝缘层以及处理衬底共同限定SOI衬底。因为器件层通过外延形成并转移到处理衬底，所以器件层可以形成为具有大的厚度(例如，厚度大于约0.3微米)。外延不受与形成器件层的其他方法相关的厚度限制。此外，因为外延不受绝缘层厚度的影响，所以绝缘层可以形成为具有大的厚度(例如，厚度大于约1微米)。
在1722处，在器件层上形成半导体器件。例如，参见图15。在一些实施例中，使用等离子体处理形成半导体器件。例如，等离子体蚀刻可以用于将介电层和导电层分别图案化为栅极介电层和栅电极。例如，在处理衬底具有高电阻(例如，电阻大于约1kΩ/cm)、半导体器件使用等离子体处理形成并且在整个等离子体处理过程中处理衬底被第一和第二绝缘层完全覆盖的实施例中，可以通过第一和第二绝缘层防止在处理衬底处的电弧放电。
在1724处，形成覆盖器件层和半导体器件的BEOL互连结构。例如，参见图16。
虽然图17的框图1700在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中实施。
在一些实施例中，本申请提供了一种用于形成SOI衬底的方法，该方法包括：在处理衬底上形成绝缘层；在牺牲衬底上外延形成器件层；将牺牲衬底接合到处理衬底，使得器件层和绝缘层位于牺牲衬底和处理衬底之间；并且去除牺牲衬底，其中去除包括对牺牲衬底实施蚀刻直到到达器件层。在一些实施例中，牺牲衬底和器件层包括相同的半导体材料，其中牺牲衬底和器件层具有相同的掺杂类型但掺杂浓度不同。在一些实施例中，牺牲衬底包括P+单晶硅，并且其中器件层包括P-单晶硅。在一些实施例中，蚀刻采用HNA蚀刻剂。在一些实施例中，去除还包括在蚀刻之前研磨牺牲衬底。在一些实施例中，绝缘层形成为完全覆盖处理衬底的顶面，其中该方法还包括：图案化器件层以去除器件层的边缘部分，其中绝缘层的顶面在整个图案化过程中保持完全被覆盖。在一些实施例中，图案化包括对器件层的干蚀刻，并且其中干蚀刻在绝缘层上停止。在一些实施例中，图案化包括使用WEE处理工具在器件层上形成掩模。在一些实施例中，处理衬底具有大于约1kΩ/cm的高电阻。在一些实施例中，绝缘层完全包围处理衬底。
在一些实施例中，本申请提供了一种SOI衬底，包括：处理衬底；覆盖处理衬底的绝缘层，其中绝缘层沿绝缘层的上表面具有一对边缘部分，并且其中边缘部分分别位于绝缘层的相对侧，并且每个边缘部分具有阶梯形轮廓；和覆盖绝缘层的器件层。在一些实施例中，绝缘层包括：一对未被器件层覆盖的第一上表面部分，其中第一上表面部分分别位于绝缘层的相对侧；和一对未被器件层覆盖的第二上表面部分，其中第二上表面部分分别位于绝缘层的相对侧，其中第一上表面部分横向位于第二上表面部分之间并相对于第二上表面部分升高。在一些实施例中，绝缘层完全包围处理衬底。在一些实施例中，绝缘层的厚度大于约0.7微米，并且器件层的厚度大于约0.3微米。在一些实施例中，处理衬底包括硅并且具有大于约1kΩ/cm的电阻。
在一些实施例中，本申请提供了一种用于形成绝缘体上半导体(SOI)衬底的方法，该方法包括：形成覆盖所述第一半导体衬底的介电层；在第二半导体衬底上外延形成半导体层，其中，半导体层和第二半导体衬底具有相同的掺杂类型，并且其中第二半导体衬底相对于半导体层是高度掺杂的；将第二半导体衬底接合到第一半导体衬底，使得半导体层和介电层位于第一半导体衬底和第二半导体衬底之间；对第二半导体衬底实施第一蚀刻，直到到达半导体层；以及对半导体层实施第二蚀刻以去除半导体层的边缘部分，其中第二蚀刻在介电层上停止。在一些实施例中，介电层在整个第二蚀刻过程中完全覆盖第一半导体衬底，其中第一半导体衬底具有大于约1kΩ/cm的高电阻，并且其中第二蚀刻用干蚀刻剂实施。在一些实施例中，第一蚀刻具有用于第二半导体衬底的第一蚀刻速率和用于半导体层的第二蚀刻速率，其中第一蚀刻速率是第二蚀刻速率的约90倍或更多倍。在一些实施例中，半导体层和第二半导体衬底掺杂有p型掺杂剂，其中第一蚀刻采用HNA蚀刻剂。在一些实施例中，该方法还包括：图案化半导体层和第二半导体衬底以限定凸缘，其中凸缘凹陷在第二半导体衬底的上表面下方，并且其中凸缘分别具有分别位于第二半导体衬底的相对两侧上的一对凸缘段；并且，在限定凸缘之后，形成覆盖半导体层的第二介电层，其中实施接合使得第二介电层位于第一半导体衬底和第二半导体衬底之间。
根据本发明的一些实施例，提供了一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：在处理衬底上形成绝缘层；在牺牲衬底上形成器件层，其中，所述牺牲衬底和所述器件层包括相同的半导体材料，并且其中，所述牺牲衬底和所述器件层具有相同的掺杂类型但是不同的掺杂浓度；将所述牺牲衬底接合到所述处理衬底，使得所述器件层和所述绝缘层位于所述牺牲衬底和所述处理衬底之间；以及去除所述牺牲衬底，其中，所述去除包括对所述牺牲衬底实施蚀刻直到到达所述器件层。
在上述方法中，所述牺牲衬底包括P+单晶硅，并且其中，所述器件层包括P-单晶硅。
在上述方法中，所述蚀刻采用氢氟酸/硝酸/乙酸(HNA)蚀刻剂。
在上述方法中，所述去除还包括在所述蚀刻之前研磨所述牺牲衬底。
在上述方法中，所述半导体衬底是块状半导体衬底，并且其中，所述器件层通过外延形成。
在上述方法中，所述绝缘层形成为完全覆盖所述处理衬底的顶面，并且其中，所述方法还包括：图案化所述器件层以去除所述器件层的边缘部分，其中，所述绝缘层的顶面在整个图案化过程中保持被完全覆盖。
在上述方法中，所述图案化包括干蚀刻至所述器件层中，并且其中，所述干蚀刻在所述绝缘层上停止。
在上述方法中，所述图案化包括使用晶圆边缘曝光(WEE)处理工具在所述器件层上形成掩模。
在上述方法中，所述处理衬底具有大于1千欧姆/厘米(kΩ/cm)的高电阻。
在上述方法中，所述绝缘层完全包围所述处理衬底。
根据本发明的另一些实施例，还提供了一种绝缘体上半导体(SOI)衬底，包括：处理衬底；绝缘层，覆盖所述处理衬底，其中，所述绝缘层沿所述绝缘层的上表面具有一对边缘部分，并且其中，所述边缘部分分别位于所述绝缘层的相对两侧上，并且每个边缘部分具有阶梯形轮廓；以及器件层，覆盖所述绝缘层。
在上述绝缘体上半导体衬底中，所述绝缘层包括：一对未被所述器件层覆盖的第一上表面部分，其中，所述第一上表面部分分别位于所述绝缘层的相对两侧上；以及一对未被所述器件层覆盖的第二上表面部分，其中，所述第二上表面部分分别位于所述绝缘层的相对两侧上，其中，所述第一上表面部分横向位于所述第二上表面部分之间并相对于所述第二上表面部分升高。
在上述绝缘体上半导体衬底中，所述绝缘层完全包围所述处理衬底。
在上述绝缘体上半导体衬底中，所述绝缘层的厚度大于0.7微米，并且其中，所述器件层的厚度大于0.3微米。
在上述绝缘体上半导体衬底中，所述处理衬底包括硅并且具有大于1千欧姆/厘米(kΩ/cm)的电阻。
根据本发明的另一些实施例，还提供了一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：形成覆盖所述第一半导体衬底的介电层；在第二半导体衬底上形成半导体层，其中，所述第二半导体衬底是块状半导体衬底；将所述第二半导体衬底接合到所述第一半导体衬底，使得所述半导体层和所述介电层位于所述第一半导体衬底和所述第二半导体衬底之间；对所述第二半导体衬底实施第一蚀刻直到到达所述半导体层，其中，所述第一蚀刻采用氢氟酸/硝酸/乙酸(HNA)蚀刻剂；以及对所述半导体层实施第二蚀刻以去除所述半导体层的边缘部分，其中，所述第二蚀刻停止在所述介电层上。
在上述方法中，所述介电层在整个所述第二蚀刻中完全覆盖所述第一半导体衬底，其中，所述第一半导体衬底具有大于1千欧姆/厘米(kΩ/cm)的高电阻，并且其中，用干蚀刻剂实施所述第二蚀刻。
在上述方法中，所述第一蚀刻对所述第二半导体衬底具有第一蚀刻速率和对于所述半导体层具有第二蚀刻速率，并且其中，所述第一蚀刻速率是所述第二蚀刻速率的90倍以上。
在上述方法中，所述第二半导体衬底是P+单晶硅，并且其中，所述半导体层是P-单晶硅。
在上述方法中，还包括：图案化所述半导体层和所述第二半导体衬底以限定凸缘，其中，所述凸缘凹陷在所述第二半导体衬底的上表面下方，并且其中，所述凸缘分别在所述第二半导体衬底的相对两侧上具有一对凸缘段；以及在限定所述凸缘之后，形成覆盖所述半导体层的第二介电层，其中，实施所述接合使得所述第二介电层位于所述第一半导体衬底和所述第二半导体衬底之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：
在处理衬底上形成绝缘层；
在牺牲衬底上形成器件层，其中，所述牺牲衬底和所述器件层包括相同的半导体材料，并且其中，所述牺牲衬底和所述器件层具有相同的掺杂类型但是不同的掺杂浓度；
将所述牺牲衬底接合到所述处理衬底，使得所述器件层和所述绝缘层位于所述牺牲衬底和所述处理衬底之间；以及
去除所述牺牲衬底，其中，所述去除包括对所述牺牲衬底实施蚀刻直到到达所述器件层。
2.根据权利要求1所述的方法，其中，所述牺牲衬底包括P+单晶硅，并且其中，所述器件层包括P-单晶硅。
3.根据权利要求1所述的方法，其中，所述蚀刻采用氢氟酸/硝酸/乙酸(HNA)蚀刻剂。
4.根据权利要求1所述的方法，其中，所述去除还包括在所述蚀刻之前研磨所述牺牲衬底。
5.根据权利要求1所述的方法，其中，所述半导体衬底是块状半导体衬底，并且其中，所述器件层通过外延形成。
6.根据权利要求1所述的方法，其中，所述绝缘层形成为完全覆盖所述处理衬底的顶面，并且其中，所述方法还包括：
图案化所述器件层以去除所述器件层的边缘部分，其中，所述绝缘层的顶面在整个图案化过程中保持被完全覆盖。
7.根据权利要求6所述的方法，其中，所述图案化包括干蚀刻至所述器件层中，并且其中，所述干蚀刻在所述绝缘层上停止。
8.根据权利要求6所述的方法，其中，所述图案化包括使用晶圆边缘曝光(WEE)处理工具在所述器件层上形成掩模。
9.一种绝缘体上半导体(SOI)衬底，包括：
处理衬底；
绝缘层，覆盖所述处理衬底，其中，所述绝缘层沿所述绝缘层的上表面具有一对边缘部分，并且其中，所述边缘部分分别位于所述绝缘层的相对两侧上，并且每个边缘部分具有阶梯形轮廓；以及
器件层，覆盖所述绝缘层。
10.一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：
形成覆盖所述第一半导体衬底的介电层；
在第二半导体衬底上形成半导体层，其中，所述第二半导体衬底是块状半导体衬底；
将所述第二半导体衬底接合到所述第一半导体衬底，使得所述半导体层和所述介电层位于所述第一半导体衬底和所述第二半导体衬底之间；
对所述第二半导体衬底实施第一蚀刻直到到达所述半导体层，其中，所述第一蚀刻采用氢氟酸/硝酸/乙酸(HNA)蚀刻剂；以及
对所述半导体层实施第二蚀刻以去除所述半导体层的边缘部分，其中，所述第二蚀刻停止在所述介电层上。
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