KR102564123B1 - 반도체-온-절연체(soi) 기판을 형성하는 방법 - Google Patents

반도체-온-절연체(soi) 기판을 형성하는 방법 Download PDF

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Abstract

일부 실시예에서, 본 개시는 반도체 구조물을 형성하는 방법에 관한 것이다. 방법은, 핸들 기판 내에 복수의 벌크 마이크로 결함을 형성하는 단계를 포함한다. 핸들 기판 내에 복수의 BMD를 형성하도록, 복수의 벌크 마이크로 결함의 크기들이 증가된다. 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드 영역 및 제2 디누디드 영역 내로부터 복수의 BMD 중 일부가 제거된다. 절연층이 핸들 기판 상에 형성된다. 반도체 물질을 포함하는 디바이스층이 절연층 상에 형성된다. 제1 디누디드 영역 및 제2 디누디드 영역은, 제1 디누디드 영역 및 제2 디누디드 영역 둘 다보다 더 높은 농도의 복수의 BMD를 갖는 핸들 기판의 중앙 영역을 수직으로 둘러싼다.

Description

반도체-온-절연체(SOI) 기판을 형성하는 방법{METHOD OF FORMING SEMICONDUCTOR-ON-INSULATOR(SOI) SUBSTRATE}
본 발명은 반도체-온-절연체(SOI) 기판을 형성하는 방법에 관한 것이다.
집적 회로는 전통적으로 벌크 반도체 기판 상에 형성되었다. 최근에, 반도체 온 절연체(Semiconductor-On-Insulator, SOI) 기판이 벌크 반도체 기판의 대안물로 등장하였다. SOI 기판은, 핸들 기판, 핸들 기판 위의 절연층, 및 절연층 위의 디바이스층을 포함한다. 무엇보다도, SOI 기판은 감소된 기생 커패시턴스, 감소된 누설 전류, 감소된 래치업 및 향상된 반도체 디바이스 성능(예를 들어, 낮은 전력 소비 및 더 높은 스위칭 속도)을 초래한다.
일부 실시예에서, 본 개시는 반도체 구조물을 형성하는 방법에 관한 것이다. 방법은, 핸들 기판 내에 복수의 벌크 마이크로 결함을 형성하는 단계; 핸들 기판 내에 복수의 BMD를 형성하도록, 복수의 벌크 마이크로 결함의 크기들을 증가시키는 단계; 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드(denuded) 영역 및 제2 디누디드 영역 내로부터 복수의 BMD 중 일부를 제거하는 단계; 핸들 기판 상에 절연층을 형성하는 단계; 및 절연층 상에 반도체 물질을 포함하는 디바이스층을 형성하는 단계를 포함하고, 제1 디누디드 영역 및 제2 디누디드 영역은, 제1 디누디드 영역 및 제2 디누디드 영역 둘 다보다 더 높은 농도의 복수의 BMD를 갖는, 핸들 기판의 중앙 영역을 수직으로 둘러싼다. 일부 실시예에서, 복수의 BMD는, 복수의 벌크 마이크로 결함의 제2 크기들보다 대략 1,000 % 내지 대략 20,000 % 더 큰 제1 크기들을 갖는다. 일부 실시예에서, 복수의 BMD는 대략 3 nm 내지 대략 100 nm의 크기를 각각 갖는다. 일부 실시예에서, 방법은, 복수의 벌크 마이크로 결함을 형성하도록 핸들 기판상에 제1 열 공정을 수행하는 단계; 및 핸들 기판 내에서 복수의 벌크 마이크로 결함의 크기들을 증가시켜서 복수의 BMD를 형성하도록, 핸들 기판상에 제2 열 공정을 수행하는 단계를 더 포함한다. 일부 실시예에서, 제1 열 공정은 최대 제1 온도에서 수행되고, 제2 열 공정은 최대 제1 온도보다 큰 최대 제2 온도에서 수행된다. 일부 실시예에서, 방법은, 핸들 기판으로부터 복수의 BMD 중 일부를 제거하고 제1 디누디드 영역 및 제2 디누디드 영역을 형성하도록, 아르곤 가스 또는 수소 가스를 갖는 환경에 핸들 기판을 노출시키는 단계를 더 포함한다. 일부 실시예에서, 중앙 영역은, 대략 8x108 BMD/cm3 내지 대략 9x109 BMD/cm3인 BMD들의 농도를 갖는다. 일부 실시예에서, 방법은, 핸들 기판 내의 벌크 마이크로 결함의 개수를 제1 비-제로(non-zero) 개수에서 제2 비-제로 개수로 증가시키도록, 핸들 기판상에 제1 열 공정을 수행하는 단계; 및 핸들 기판 내에서 복수의 벌크 마이크로 결함의 크기들을 증가시켜서 복수의 BMD를 형성하도록, 핸들 기판상에 제2 열 공정을 수행하는 단계를 더 포함한다. 일부 실시예에서, 방법은, 희생 기판 상에 디바이스층을 형성하는 단계; 디바이스층과 희생 기판을 핸들 기판에 본딩하도록 본딩 공정을 수행하는 단계; 및 본딩 공정을 수행하는 단계 후에, 디바이스층으로부터 희생 기판을 제거하는 단계를 더 포함한다. 일부 실시예에서, 절연층은 핸들 기판의 외부 에지들 주위에서 연속적으로 연장되도록 형성된다.
다른 실시예에서, 본 개시는 SOI 기판을 형성하는 방법에 관한 것이다. 방법은, 핸들 기판 내에 복수의 벌크 마이크로 결함을 형성하도록 제1 열 공정을 수행하는 단계; 복수의 벌크 마이크로 결함의 크기들을 증가시킴으로써 핸들 기판 내에 복수의 BMD를 형성하도록 제2 열 공정을 수행하는 단계; 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드 영역 및 제2 디누디드 영역 내로부터 복수의 BMD 중 일부를 제거하도록 제3 열 공정을 수행하는 단계; 핸들 기판 상에 절연층을 형성하는 단계; 및 절연층 상에 반도체 물질을 포함하는 디바이스층을 형성하는 단계를 포함한다. 일부 실시예에서, 제1 디누디드 영역 및 제2 디누디드 영역은, 제1 디누디드 영역 및 제2 디누디드 영역보다 더 높은 농도의 BMD들을 갖는 중앙 영역을 수직으로 둘러싼다. 일부 실시예에서, 제1 열 공정은 대략 500℃ 내지 대략 800℃의 제1 범위의 제1 온도에서 수행되고, 제2 열 공정은 대략 1050℃ 내지 대략 1150℃의 제2 범위의 제2 온도에서 수행되고, 제3 열 공정은 대략 1100℃ 내지 대략 1200℃의 제3 범위의 제3 온도에서 수행된다. 일부 실시예에서, 제1 디누디드 영역 및 제2 디누디드 영역은, 핸들 기판 내로 대략 50 nm 내지 대략 100미크론 범위의 깊이들까지 각각 연장된다. 일부 실시예에서, 제2 열 공정 및 제3 열 공정은 동일한 열 공정이다.
또 다른 실시예에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은, 복수의 BMD를 포함하는 핸들 기판; 핸들 기판의 최상면 상에 배치된 절연층; 및 절연층 상에 배치된 반도체 물질을 포함하는 디바이스층을 포함하고, 핸들 기판은 제1 디누디드 영역 및 제2 디누디드 영역 - 제1 디누디드 영역 및 제2 디누디드 영역은, 제1 디누디드 영역 및 제2 디누디드 영역 둘 다보다 더 높은 농도의 복수의 BMD를 갖는 핸들 기판의 중앙 영역을 수직으로 둘러쌈 - 을 갖는다. 일부 실시예에서, 복수의 BMD는 대략 5 nm를 초과하는 크기를 각각 갖는다. 일부 실시예에서, 중앙 영역은 핸들 기판의 제1 최외곽 측벽과 핸들 기판의 제2 최외곽 측벽 사이에서 측방향으로 연장된다. 일부 실시예에서, 중앙 영역은, 대략 8x108 BMD/cm3 내지 대략 9x109 BMD/cm3인 BMD들의 농도를 갖는다. 일부 실시예에서, 중앙 영역은, 디바이스층의 대향하는 최외곽 측벽들을 지나 측방향으로 비-제로 거리들만큼 연장된다.
따라서, 일부 실시예에서, 본 개시는, 바람직하지 않은 웨이퍼 뒤틀림(휨)을 최소화하는 높은 구조적 무결성을 갖는 핸들 기판을 갖는 SOI 기판을 형성하는 방법에 관한 것이다. SOI 기판은 상대적으로 고농도 BMD들을 갖는 중앙 영역을 갖는 핸들 기판을 포함한다. 상대적으로 높은 농도(예를 들어, 대략 1x 108 BMD/cm3 초과) 및 큰 크기들(예를 들어, 대략 2 nm 초과)의 BMD들은, BMD들 내의 산화물 및/또는 공기로 인해, 핸들 웨이퍼가 더 작은 휨(예를 들어, 더 큰 강성)을 갖도록 한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 디누디드(denuded) 영역들에 의해 수직으로 둘러싸인 벌크 매크로 결함(Bulk Macro Defect, BMD)들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 구조물의 일부 실시예의 단면도를 도시한다.
도 2는 SOI 기판의 핸들 기판 내의 위치 함수로 나타낸 BMD 농도들의 일부 실시예의 그래프를 도시한다.
도 3a 및 도 3b는 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 구조물의 일부 추가 실시예를 도시한다.
도 4는 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 구조물의 일부 추가 실시예의 단면도를 도시한다.
도 5는 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 집적 칩 다이의 일부 추가 실시예의 단면도를 도시한다.
도 6a 내지 도 19는 디누디드 영역들 사이에 배치된 복수의 BMD를 포함하는 중앙 영역을 갖는 핸들 기판을 포함하는 SOI 기판을 형성하는 방법의 일부 실시예의 단면도를 도시한다.
도 20은 디누디드 영역들 사이에 배치된 복수의 BMD를 포함하는 중앙 영역을 갖는 핸들 기판을 포함하는 SOI 기판을 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
아래의 개시는 본 개시의 다양한 피처부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처부 위의 또는 그 상의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부들 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처부와 다른 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판은 많은 집적 칩 애플리케이션에 이용된다. 예를 들어, 최근에 SOI 기판은, 로직 디바이스, 바이-폴라 CMOS-DMOS 디바이스, 고전압 디바이스(예를 들어, 100 V 이상에서 동작하는 디바이스), 임베디드 플래시 디바이스 등에 널리 이용된다. SOI 기판은 절연층에 의해 상부 디바이스층(즉, 활성층)으로부터 분리된, 반도체 물질의 두꺼운 층(예를 들어, 핸들 기판)을 전형적으로 포함한다. 트랜지스터 디바이스는 디바이스층 내에 전형적으로 제조된다. 디바이스층 내에 제조된 트랜지스터는 벌크 기판 내에 형성된 디바이스보다 신호를 더 빠르게 스위칭하고, 더 낮은 전압에서 동작할 수 있으며, 배경 우주선(cosmic ray) 입자로부터의 신호 노이즈에 훨씬 덜 취약하다.
SOI 기판을 형성하는 데 이용되는 핸들 기판은 초크랄스키(Czochralski) 공정에 의해 형성될 수 있다. 초크랄스키 공정 중에, 실리콘은 고온에서 석영 도가니 내에서 용융된다. 이어서, 시드 결정을 용융 실리콘에 디핑시키고(dipped) 천천히 바깥쪽으로 당겨서 큰 단결정 원통형 잉곳을 추출한다. 후속하여, 잉곳이 슬라이싱되어 핸들 기판을 형성한다. 핸들 기판의 형성 중에, 산소가 석영 도가니로부터 실리콘 내로 혼입될 수 있다. 산소는 침전물로서 실리콘 결정 내로 들어가서 벌크 마이크로 결함(예를 들어, 슬립 라인(slip line), 결정 기원 입자(Crystal Originated Particle, COP) 등)들을 형성할 수 있다.
벌크 기판에서, 트랜지스터 디바이스가 벌크 마이크로 결함을 갖는 기판 내에 형성되기 때문에, 벌크 마이크로 결함은, 인접한 트랜지스터 디바이스 사이에 누설 경로를 초래할 수 있다. 대조적으로, SOI 기판의 핸들 기판은 벌크 마이크로 결함을 함유(예를 들어, 1x108 벌크 마이크로 결함/cm3 미만의 농도를 가짐)할 수 있지만, 트랜지스터 디바이스는 절연층에 의해 핸들 기판으로부터 분리된 디바이스층 내에 형성되기 때문에, 트랜지스터 디바이스상에서의 벌크 마이크로 결함들의 부정적인 전기적 영향이 완화된다. 그러나, 고온 열 어닐링 중에(예를 들어, 대략 1000℃를 초과하는 열 공정 중에), 핸들 기판 내의 바람직하지 않은 웨이퍼 뒤틀림(휨)이 디바이스층에 응력을 가하고, 슬립 라인(예를 들어, 고온 노출에 기인한 열 탄성 응력의 도입으로 인한 결함)들이 디바이스층 내에 형성되도록 야기할 수 있음이 알려졌다. 또한, 바람직하지 않은 웨이퍼 뒤틀림은, 후속 처리 중에 수행되는 포토 리소그래피 공정에서 오버레이 에러 또한 야기할 수 있다.
일부 실시예에서, 본 개시는 바람직하지 않은 웨이퍼 뒤틀림(휨)을 최소화하는 높은 구조적 무결성을 갖는 핸들 기판을 갖는 SOI 기판을 형성하는 방법에 관한 것이다. 일부 실시예에서, SOI 기판은 절연층을 통해 디바이스층에 본딩된 핸들 기판을 포함한다. 핸들 기판은 반도체 물질을 포함하고, 대향하는 최외곽 표면들을 따라 배열되고 중앙 영역을 둘러싸는 디누디드 영역들을 갖는다. 중앙 영역은 상대적으로 높은 농도의 BMD들(예를 들어, 대략 1x108 BMD/cm3를 초과함)을 갖는 반면, 디누디드 영역들은 중앙 영역보다 낮은 농도의 BMD들을 갖는다. BMD들이 반도체 물질보다 더 큰 강성(stiffness)을 갖는 핸들 기판 내로 물질(예를 들어, 산화물)을 도입하기 때문에, 중앙 영역 내의 BMD들의 상대적으로 높은 농도 및 큰 크기들(예를 들어, 대략 2 nm 초과)은 핸들 웨이퍼의 휨을 완화시킨다. 또한, 디누디드 영역들 내에서 BMD들의 더 낮은 농도는 핸들 웨이퍼에서의 결함이 상부층에 부정적인 영향을 미치는 것을 방지한다. 핸들 기판의 상대적으로 낮은 웨이퍼 뒤틀림은 오버레이 에러 및 디바이스층 내의 슬립 라인의 형성을 최소화한다.
도 1은 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 구조물(100)의 일부 실시예의 단면도를 도시한다.
반도체 구조물(100)은 핸들 기판(102)과 디바이스층(112)(즉, 활성층) 사이에 배치된 절연층(110)을 갖는 SOI 기판(101)을 포함한다. 일부 실시예에서, 절연층(110)은 핸들 기판(102)의 최외곽 표면들 주위에서 연속적으로 연장될 수 있다. 일부 실시예에서, 핸들 기판(102)은, 실리콘, 게르마늄 등과 같은 제1 반도체 물질을 포함할 수 있다. 일부 실시예에서, 절연층(110)은, 산화물(예를 들어, 실리콘 이산화물, 게르마늄 산화물 등), 질화물(예를 들어, 실리콘 산화질화물) 등을 포함할 수 있다. 일부 실시예에서, 디바이스층(112)은, 실리콘, 게르마늄 등과 같은 제2 반도체 물질을 포함할 수 있다. 일부 실시예에서, 제1 반도체 물질은 제2 반도체 물질과 동일한 물질일 수 있다.
핸들 기판(102)은 제1 디누디드 영역(108a)과 제2 디누디드 영역(108b) 사이에 수직으로 배치된 중앙 영역(106)을 포함한다. 제1 디누디드 영역(108a)은 핸들 기판(102)의 최상면(102t)을 따라 배치되고, 제2 디누디드 영역(108b)은 핸들 기판(102)의 하단 표면(102b)을 따라 배치된다. 일부 실시예에서, 제1 디누디드 영역(108a)은 핸들 기판(102) 내로 제1 깊이(d 1 )까지 연장될 수 있고, 제2 디누디드 영역(108b)은 핸들 기판(102) 내로 제2 깊이(d 2 )까지 연장될 수 있다. 예를 들어, 제1 디누디드 영역(108a)은 최상면(102t)으로부터 제1 깊이(d 1 )까지 연장될 수 있고, 제2 디누디드 영역(108b)은 하단 표면(102b)으로부터 제2 깊이(d 2 )까지 연장될 수 있다.
제1 깊이(d 1 )는, 핸들 기판(102)과 절연층(110) 사이의 본딩을 약화시킬 수 있는, 핸들 기판(102)의 상단을 따라 위치하는 결함들을 방지하도록 충분히 클 수 있다. 또한, 제1 깊이(d 1 )는, 핸들 기판(102)에 핸들 기판(102)의 휨을 방지하는 강성도(rigidity)를 제공하도록, 충분히 작을 수 있다(예를 들어, 제1 깊이(d 1 )는, 중앙 영역(106)에 핸들 기판(102)의 휨을 방지하기에 충분한 두께를 제공할 수 있다). 예를 들어, 일부 실시예에서, 제1 깊이(d 1 ) 및 제2 깊이(d 2 )는 대략 0.05 미크론(μm) 내지 대략 50 μm의 범위일 수 있다. 다른 실시예에서, 제1 깊이(d 1 ) 및 제2 깊이(d 2 )는 대략 0.05 μm 내지 대략 100 μm의 범위일 수 있다. 또 다른 실시예에서, 제1 깊이(d 1 ) 및 제2 깊이(d 2 )는 대략 0.05 μm 내지 대략 10 μm, 대략 0.5 μm 내지 대략 10 μm, 대략 5 μm 내지 대략 20 μm 또는 대략 1 μm 내지 대략 20 μm의 범위일 수 있다. 제1 깊이(d 1 ) 및 제2 깊이(d 2 )에 대한 다른 깊이 값도 또한 본 개시의 범위 내에 있을 수 있다는 것이 이해될 것이다.
복수의 BMD(104)가 핸들 기판(102) 내에 배치된다. 중앙 영역(106)은 제1 농도의 복수의 BMD(104)를 포함하는 반면, 제1 디누디드 영역(108a) 및 제2 디누디드 영역(108b)은 하나 이상의 제2 농도의 복수의 BMD(104)를 포함한다. 제1 농도는 하나 이상의 제2 농도보다 크다. 일부 실시예에서, 제1 농도는 대략 1x108 BMD/cm3 초과일 수 있다. 다른 실시예에서, 제1 농도는 대략 5x108 BMD/cm3 초과일 수 있다. 일부 실시예에서, 핸들 기판(102)의 최상면(102t) 및 하단 표면(102b)에는 BMD가 실질적으로 없도록, 하나 이상의 제2 농도는 대략 0과 같을 수 있다. BMD가 실질적으로 없는 최상면(102t) 및 하단 표면(102b)을 가지면, 복수의 BMD(104)가 절연층(110)과의 본딩 강도에 부정적인 영향을 미치는 것을 방지한다.
다양한 실시예에서, 복수의 BMD(104)는 슬립 라인, 결정 기원 입자(Crystal Originated Particles, COP) 등을 포함할 수 있다. 슬립 라인은 고온 노출에서 발생하는 열 탄성 응력의 도입에 의해 기판 내에 형성된 결함이며, COP는 기판의 캐비티이다. 일부 실시예에서, 복수의 BMD(104)는 대략 2 nm를 초과하는 크기(예를 들어, 길이 또는 폭)들(105)을 가질 수 있다. 다른 실시예에서, 복수의 BMD(104)는 대략 5 nm를 초과하는 크기들(105)을 가질 수 있다. 또 다른 실시예에서, 복수의 BMD(104)는 대략 3nm 내지 대략 100nm, 대략 50nm 내지 대략 100nm 사이, 또는 대략 75nm 내지 대략 100nm 사이의 크기들(105)를 가질 수 있다. 다른 크기도 본 개시의 범위 내에 있을 수 있음을 이해할 것이다.
복수의 BMD(104)의 상대적으로 큰 크기들 및 고농도는 핸들 기판(102)에 핸들 기판(102)의 휨을 완화시키는 우수한 구조적 무결성을 제공한다. 이는 복수의 BMD(104)가, 제1 반도체 물질보다 큰 구조적 무결성(예를 들어, 강성)을 갖는 물질들을 핸들 기판(102) 내로 도입하여, 핸들 기판(102)의 구조적 강성도를 증가시키기 때문이다. 예를 들어, 복수의 BMD(104)는 순수한 실리콘보다 큰 강성을 갖는 산화물을 포함할 수 있고, 이에 의해 핸들 기판(102)의 휨을 감소시킬 수 있다.
핸들 기판(102)의 상대적으로 낮은 휨은, 디바이스층(112) 내에서 슬립 라인의 형성을 완화시킬 수 있다. 또한, 핸들 기판(102)의 상대적으로 낮은 휨은, 디바이스층(112)상에 수행되는 리소그래피 공정에 대한 오버레이 에러 또한 완화 및/또는 대안적으로 완화시킬 수 있다. 일부 실시예에서, 리소그래피 오버레이 에러는 약 85 %까지 감소될 수 있다. 예를 들어, 중앙 영역(106) 내에 고농도의 BMD들을 갖지 않는 핸들 기판은 대략 136 nm의 최대 오버레이 에러를 가질 수 있는 반면, 중앙 영역(106) 내에 대략 4.5x109 BMD/cm3의 농도를 갖는 핸들 기판(102)은 대략 22nm의 최대 오버레이 에러를 가질 것이다.
도 2는 SOI 기판의 핸들 기판 내의 위치 함수로 나타낸 BMD 농도의 일부 실시예를 도시하는 그래프(200)를 도시한다.
그래프(200)에 도시된 바와 같이, 제1 디누디드 영역(108a) 내에서 BMD들의 농도는 제1 값(v 1 )을 가지고, 제2 디누디드 영역(108b) 내에서 BMD들의 농도는 제2 값(v 2 )을 가지며, 중앙 영역(106) 내에서 BMD들의 농도는 제1 값(v 1 ) 및 제2 값(v 2 )보다 큰 제3 값(v 3 )을 갖는다. 일부 실시예에서, 제1 값(v 1 ) 및 제2 값(v 2 )은 대략 0과 같다. 일부 실시예에서, 제3 값(v 3 )은 대략 1x108 BMD/cm3 내지 대략 1x1010 BMD/cm3의 범위일 수 있다. 다른 실시예에서, 제3 값(v 3 )은 대략 8x108 BMD/cm3 내지 대략 9x109 BMD/cm3의 범위일 수 있다. 또 다른 실시예에서, 제3 값(v 3 )은 더 크거나 더 작은 값을 가질 수 있다. 대략 1x108 BMD/cm3 내지 대략 1x1010 BMD/cm3 범위의 제3 값(v 3 )을 가짐으로써, 핸들 기판(예를 들어, 핸들 기판(102))의 중앙 영역 내의 BMD들이 핸들 기판의 휨을 감소시킬 수 있다.
도 3a 내지 도 3b는 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 구조물의 일부 추가 실시예를 도시한다.
도 3a는 반도체 구조물의 일부 추가 실시예의 단면도(300)를 도시한다. 단면도(300)에 도시된 바와 같이, 반도체 구조물은, 핸들 기판(102), 절연층(110) 및 디바이스층(112)을 포함하는 SOI 기판(101)을 포함한다. 핸들 기판(102)은, 실리콘, 게르마늄 등과 같은 반도체 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 핸들 기판(102)은 p-형 또는 n-형 도펀트들로 도핑된다. 일부 실시예에서, 핸들 기판(102)은 대략 700 μm 내지 대략 800 μm, 대략 750 μm 내지 대략 800 μm의 범위, 또는 다른 적절한 값의 두께(Ths)를 갖는다. 일부 실시예에서, 핸들 기판(102)은 대략 8 ohm-cm 내지 대략 12 ohm-cm 범위, 대략 10 ohm-cm 내지 대략 12 ohm-츠의 범위, 또는 다른 적절한 값의 저항을 가질 수 있다. 일부 실시예에서, 핸들 기판(102)은 대략 9 백만분율 원자(parts per million atom, ppma) 내지 대략 30 ppma 범위의 산소 농도를 가질 수 있다. 다른 실시예에서, 핸들 기판(102)은 대략 9 ppma 내지 대략 15 ppma 범위의 산소 농도를 가질 수 있다. 또 다른 실시예에서, 핸들 기판(102)은 30 ppma 초과 또는 9 ppma 미만의 산소 농도를 가질 수 있다. 낮은 산소 농도 및 높은 저항은 개별적으로 기판 및/또는 무선 주파수(Radio Frequency, RF) 손실을 줄인다.
절연층(110)은 핸들 기판(102) 위에 놓이고, 산화물(예를 들어, 실리콘 산화물, 실리콘-풍부 산화물(Silicon-Rich Oxide, SRO) 등), 질화물(예를 들어, 실리콘 산화질화물) 등을 포함할 수 있다. 일부 실시예에서, 절연층(110)은 핸들 기판(102)의 최상면(102t)을 완전히 덮는다. 핸들 기판(102)이 높은 저항을 갖는 적어도 일부 실시예에서, 핸들 기판(102)의 최상면(102t)을 완전히 덮으면, 디바이스층(112) 상에 디바이스들(미도시)을 형성하기 위해 이용되는 플라즈마 처리(예를 들어, 플라즈마 에칭) 중에 아킹(arcing)이 방지된다. 일부 실시예에서, 절연층(110)은 핸들 기판(102)을 완전히 에워싼다.
절연층(110)은, 핸들 기판(102)과 디바이스층(112) 사이에서 제1 절연체 두께(Tfi)를 갖는다. 제1 절연체 두께(Tfi)는 핸들 기판(102)과 디바이스층(112) 사이에 높은 수준의 전기적 절연물을 제공하기에 충분히 크다. 일부 실시예에서, 제1 절연체 두께(Tfi)는 대략 0.2 μm 내지 대략 2.5 μm, 대략 1 μm 내지 대략 2 μm의 범위, 또는 다른 적절한 값이다. 일부 실시예에서, 절연층(110)은 핸들 기판(102)의 바닥 표면(102b)을 따라 및/또는 핸들 기판(102)의 측벽들을 따라 제2 절연체 두께(Tsi)를 갖는다. 일부 실시예에서, 제2 절연체 두께(Tsi)는 제1 절연체 두께(Tfi)보다 작다. 일부 실시예에서, 제2 절연체 두께(Tsi)는 약 20-6000옹스트롬, 약 20-3010옹스트롬, 약 3010-6000옹스트롬, 또는 다른 적절한 값이다.
일부 실시예에서, 절연층(110)은, SOI 기판(101)의 대향 측들 상에 각각 위치하는, SOI 기판(101)의 SOI 에지부들(102e)에서 계단형 프로파일들을 갖는다. 일부 실시예에서, 절연층(110)은, SOI 에지부들(102e)에 위치하고 수직 리세스 양(amount)(VRi)만큼 절연층(110)의 최상면 아래로 리세싱된 상부 표면들을 갖는다. 수직 리세스 양(VRi)은 예를 들어 약 20-6000옹스트롬, 약 20-3010옹스트롬, 약 3010-6000옹스트롬, 또는 다른 적절한 값일 수 있다. 일부 실시예에서, 절연층(110)은, 절연층(110)의 최외곽 측벽들로부터 절연체 측방향 리세스 양(LRi)만큼 측방향으로 리세싱되는 내부 측벽들을 갖는다. 절연체 측방향 리세스 양(LRi)은 예를 들어 약 0.8-1.2 밀리미터, 약 0.8-1.0 밀리미터, 약 1.0-1.2 밀리미터, 또는 다른 적절한 값일 수 있다.
디바이스층(112)은 절연층(110) 위에 놓이고, 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 디바이스층(112)은 두께(Td)를 갖는다. 다양한 실시예에서, 두께(Td)는 대략 0.2 미크론 내지 대략 10.0 미크론, 대략 1 미크론 내지 대략 5 미크론의 범위, 또는 다른 적절한 값일 수 있다. 일부 실시예에서, 디바이스층(112)은, 핸들 기판(102)의 최외곽 측벽들로부터 디바이스 측방향 리세스 양(LRd)만큼 측방향으로 각각 리세싱된 최외곽 측벽들을 갖는다. 디바이스 측방향 리세스 양(LRd)은 예를 들어 약 1.4-2.5 밀리미터, 약 1.4-1.9 밀리미터, 약 1.9-2.5 밀리미터, 또는 다른 적절한 값일 수 있다. 디바이스층(112)의 최외곽 측벽들이 핸들 기판(102)의 최외곽 측벽들로부터 측방향으로 각각 리세싱되기 때문에, 중앙 영역(106)은 비-제로(non-zero) 거리만큼 디바이스층(112)의 대향하는 최외곽 측벽들을 지나서 측방향으로 연장된다.
도 3b는 단면도(300)의 일부 실시예의 평면도(302)를 도시한다. 평면도(302)에 도시된 바와 같이, SOI 기판(101)은 실질적으로 원형 형상을 가질 수 있다. 일부 실시예에서, SOI 기판(101)은 디바이스층(112)을 가로질러 그리드로 배열된 복수의 IC 다이(304)를 포함한다. 일부 실시예에서, 절연층(110)의 내부 측벽(110isw)은, 절연층(110)의 외부 측벽(110osw)으로부터 절연체 측방향 리세스 양(LRi)만큼 측방향으로 리세싱된다. 일부 실시예에서, 디바이스층(112)의 측벽(112sw)은, 핸들 기판(102)의 측벽(102sw)(팬텀으로 도시됨)으로부터 디바이스 측방향 리세스 양(LRd)만큼 측방향으로 리세싱된다.
도 4는 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 구조물(400)의 일부 실시예의 단면도를 도시한다.
반도체 구조물(400)은, SOI 기판(101)의 디바이스층(112) 내에 배치된 복수의 트랜지스터 디바이스들(402)을 포함한다. 다양한 실시예에서, 트랜지스터 디바이스들(402)은, 예를 들어 금속-산화물-반도체 전계-효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET), 바이-폴라 접합 트랜지스터(Bi-Polar Junction Transistor, BJT) 등일 수 있다. 일부 실시예에서, 트랜지스터 디바이스들(402)은, 소스 영역(404a)과 드레인 영역(404b) 사이에 배치된 게이트 구조물을 포함한다. 게이트 구조물은, 게이트 유전체층(406)에 의해 디바이스층(112)으로부터 분리된 게이트 전극(408)을 포함할 수 있다. 소스 영역(404a) 및 드레인 영역(404b)은 제1 도핑 유형을 가지고, 제1 도핑 유형과 반대인 제2 도핑 유형을 갖는 디바이스층(112)의 부분들과 직접 인접한다. 다양한 실시예에서, 게이트 유전체층(406)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등이거나, 이를 포함할 수 있다. 다양한 실시예에서, 게이트 전극(408)은 도핑된 폴리 실리콘, 금속 등이거나 이를 포함할 수 있다. 일부 실시예에서, 복수의 트랜지스터 디바이스들(402)은 디바이스층(112)의 상부 표면 내에 배치된 격리 구조물들(403)에 의해 서로 전기적으로 격리될 수 있다. 일부 실시예에서, 격리 구조물들(403)은, 디바이스층(112)의 상부 표면의 트렌치 내에 배치된 하나 이상의 유전체 물질들을 포함할 수 있다.
유전체 구조물(410)이 SOI 기판(101) 위에 배치된다. 유전체 구조물(410)은 서로 상에 적층된 복수의 층간 유전체(Inter-Level Dielectric, ILD)층을 포함한다. 다양한 실시예에서, 유전체 구조물(410)은, 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG), 포스포-실리케이트 유리(Phosphor-Silicate Glass, PSG), 미도핑 실리콘 유리(Undoped Silicon Glass, USG), 실리콘 산화물 등 중 하나 이상을 포함할 수 있다. 유전체 구조물(410)은 복수의 도전성 상호 연결층을 둘러싼다. 다양한 실시예에서, 복수의 도전성 상호 연결층은, 도전성 접촉부들(412), 상호 연결 와이어들(414) 및 상호 연결 비아들(416)을 포함할 수 있다. 도전성 접촉부들(412), 상호 연결 와이어들(414) 및 상호 연결 비아들(416)은, 예를 들어 구리, 알루미늄 구리, 알루미늄, 텅스텐 등이거나 이를 포함할 수 있다.
도 5는 디누디드 영역들에 의해 수직으로 둘러싸인 BMD들을 포함하는 중앙 영역을 갖는 SOI 기판을 포함하는 반도체 다이(500)의 일부 실시예의 단면도를 도시한다. 반도체 다이(500)는, 예를 들어 도 4의 반도체 구조물(400)의 다이싱된 영역일 수 있는 싱귤레이팅된 다이이다.
반도체 다이(500)는, 상부 절연층(110U)을 통해 디바이스층(112)에 커플링된 핸들 기판(102)을 포함한다. 일부 실시예에서, 상부 절연층(110U)과 연결되지 않는 하부 절연층(110L)은, 상부 절연층(110U)과 반대 방향을 향하는 디바이스층(112)의 하부 표면을 따라 배열될 수 있다. 일부 실시예에서, 핸들 기판(102), 디바이스층(112), 상부 절연층(110U) 및 하부 절연층(110L)은 반도체 다이(500)의 측을 따라 연장되는 라인을 따라 정렬된 측벽들을 갖는다. 일부 실시예에서, 핸들 기판(102)은 상부 절연층(110U) 및 하부 절연층(110L)의 최외곽 측벽들로 연장된다.
핸들 기판(102)은 제1 디누디드 영역(108a) 및 제2 디누디드 영역(108b)에 의해 수직으로 둘러싸인 중앙 영역(106)을 포함한다. 중앙 영역은 복수의 BMD를 포함한다. 복수의 BMD(104)는 반도체 다이(500)의 제1 최외곽 측벽과 반도체 다이(500)의 제2 최외곽 측벽 사이에서 연장된다.
도 6a 내지 도 19는 디누디드 영역들 사이에 배치된 복수의 BMD를 포함하는 중앙 영역을 갖는 핸들 기판을 포함하는 SOI 기판을 형성하는 방법의 일부 실시예의 단면도(600-1900)를 도시한다. 비록 도 6a 내지 도 19는 방법과 관련하여 설명되지만, 도 6a 내지 도 19에 개시된 구조물들은 이러한 방법으로 제한되지 않고, 방법과 독립적인 구조물들로서 단독으로 존재할 수 있다는 것을 이해할 것이다.
도 6a 내지 도 6d는 디누디드 영역들 사이에 배치된 복수의 BMD를 포함하는 중앙 영역을 갖는 핸들 기판을 형성하는 방법의 일부 실시예를 도시하는 단면도(600-614)를 도시한다.
도 6a의 단면도(600)에 도시된 바와 같이, 핸들 기판(102)이 제공된다. 일부 실시예에서, 핸들 기판(102)은, 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 핸들 기판(102)은 대략 8 ohms/cm 내지 대략 12 ohm/cm 범위의 저항을 갖는다. 일부 실시예에서, 핸들 기판(102)은 대략 9 ppma 내지 대략 30 ppma의 산소 농도를 갖는다.
도 6b의 단면도(602)에 도시된 바와 같이, 복수의 벌크 마이크로 결함(604)이 핸들 기판(102) 내에 형성된다. 일부 실시예에서, 복수의 벌크 마이크로 결함(604)은 크기들(606)을 가질 수 있다. 일부 실시예에서, 크기들(606)은 대략 0.2 나노미터(nm) 내지 대략 5 nm의 범위이다. 일부 실시예에서, 복수의 벌크 마이크로 결함(604)은 핸들 기판(102)상에 수행되는 제1 열 공정(608)에 의해 형성될 수 있다. 일부 실시예에서, 제1 열 공정(608)은, 대략 2시간 내지 대략 8시간 동안 대략 섭씨 500도 (℃) 내지 대략 800℃ 범위의 온도에 핸들 기판(102)을 노출시킬 수 있다. 다른 실시예에서, 제1 열 공정(608)은 2시간 미만 또는 8시간 초과의 시간 동안 500℃ 미만 또는 800℃ 초과의 온도 범위에 핸들 기판(102)을 노출시킬 수 있다. 일부 실시예에서, 복수의 벌크 마이크로 결함(604)은, 핸들 기판(102)의 최상면(102t)과 하단 표면(102b) 사이에서 실질적으로 균질하도록 형성된다.
도 6c의 단면도(610)에 도시된 바와 같이, 복수의 벌크 마이크로 결함(도 6b의 604)의 크기들이 증가되어, 핸들 기판(102) 내에 복수의 BMD(104)를 형성한다. 복수의 BMD(104)는 복수의 마이크로 결함의 크기들(도 6b의 606)보다 큰 크기들(105)을 갖는다. 일부 실시예에서, 크기들(105)은 복수의 마이크로 결함의 크기들(도 6b의 606)보다 대략 1,000 % 내지 대략 20,000 % 더 클 수 있다. 일부 실시예에서, 크기들(105)은 대략 3 nm 내지 대략 100 nm의 범위이다. 일부 실시예에서, 복수의 BMD는 핸들 기판(102)상에 수행되는 제2 열 공정(612)에 의해 형성될 수 있다. 일부 실시예에서, 제2 열 공정(612)은 제1 열 공정보다 높은 온도에서 수행될 수 있다. 일부 실시예에서, 제2 열 공정(612)은, 대략 2시간 내지 대략 4시간의 시간 동안 대략 1050℃ 내지 대략 1150℃ 범위의 온도에 핸들 기판(102)을 노출시킬 수 있다. 다른 실시예에서, 제2 열 공정(612)은, 2시간 미만 또는 4시간 초과의 시간 동안 1050℃ 미만 또는 1150℃ 초과의 온도 범위에 핸들 기판(102)을 노출시킬 수 있다.
도 6d의 단면도(614)에 도시된 바와 같이, 복수의 BMD(104) 중 일부는 핸들 기판(102)의 상단 및 하단 표면들을 따라 배치된 디누디드 영역들(108a-108b) 내로부터 제거된다. 디누디드 영역들(108a-108b) 내로부터 복수의 BMD(104) 중 일부를 제거하면, 디누디드 영역들(108a-108b)보다 높은 농도의 BMD들(104)을 갖는 핸들 기판(102)의 중앙 영역(106)의 형성이 초래된다. 일부 실시예에서, 중앙 영역(106)은 대략 1x108 BMD/cm3 내지 대략 1x1010 BMD/cm3의 농도의 BMD들(104)을 갖는다. 다른 실시예에서, 중앙 영역(106)은 대략 8x108 BMD/cm3 내지 대략 9x109 BMD/cm3의 농도의 BMD들(104)을 갖는다. 일부 실시예에서, 디누디드 영역들(108a-108b)은, 핸들 기판(102) 내에서 대략 50 nm 내지 대략 50 μm인 깊이들(d 1 및 d 2 )까지 연장될 수 있다.
일부 실시예에서, 복수의 BMD(104) 중 일부는 제3 열 공정(616)에 의해 디누디드 영역들(108a-108b) 내로부터 제거된다. 일부 실시예에서, 제3 열공정(616)은 아르곤 가스 및/또는 수소 가스를 포함하는 고온 환경에 핸들 기판(102)을 노출시킴으로써 수행된다. 일부 실시예에서, 핸들 기판(102)은, 대략 1시간 내지 대략 16시간의 시간 동안 대략 1100℃ 내지 대략 1200℃ 범위의 온도에서 아르곤 및/또는 수소 가스에 노출될 수 있다. 다른 실시예에서, 핸들 기판(102)은 1시간 미만 또는 16시간 초과의 시간 동안 1100℃ 초과 또는 1200℃ 미만의 온도에서 아르곤 및/또는 수소 가스에 노출될 수 있다.
도 7a 내지 7c는 디누디드 영역들 사이에 배치된 복수의 BMD를 포함하는 중앙 영역을 갖는 핸들 기판의 형성의 일부 대안적인 실시예의 단면도(700-712)를 도시한다.
도 7a의 단면도(700)에 도시된 바와 같이, 복수의 벌크 마이크로 결함(702)을 포함하는 핸들 기판(102)이 제공된다. 일부 실시예에서, 핸들 기판(102)은 질소 도핑된 실리콘(예를 들어, p-형 질소 도핑된 실리콘 기판)을 포함할 수 있다. 일부 실시예에서, 핸들 기판(102)은 대략 9 ppma 내지 대략 15 ppma의 산소 농도를 갖는다. 다른 실시예에서, 핸들 기판(102)은, 9 ppma 미만(예를 들어, 대략 0 ppma), 대략 15 ppma 초과, 또는 다른 적절한 값의 산소 농도를 갖는다. 일부 실시예에서, 복수의 벌크 마이크로 결함(702)은 대략 0.2 nm 내지 대략 3 nm의 범위의 크기들(704)을 가질 수 있다.
도 7b의 단면도(706)에 도시된 바와 같이, 핸들 기판(102) 내의 복수의 벌크 마이크로 결함(702)의 개수 및/또는 밀도는 제1 비-제로 개수에서 제2 비-제로 개수로 증가된다. 일부 실시예에서, 핸들 기판(102) 내의 복수의 벌크 마이크로 결함(702)의 개수 및/또는 밀도는 핸들 기판(102)상에 제1 열 공정(710)을 수행함으로써 증가된다. 일부 실시예에서, 제1 열 공정(710)은, 대략 2시간 내지 대략 8시간의 시간 동안 대략 500℃ 내지 대략 800℃ 범위의 온도에 핸들 기판(102)을 노출시킬 수 있다. 다른 실시예에서, 제1 열 공정(710)은 2시간 미만 또는 8시간 초과의 시간 동안 500℃ 미만 또는 800℃ 초과의 온도 범위에 핸들 기판(102)을 노출시킬 수 있다. 일부 실시예에서, 제1 열 공정은 복수의 벌크 마이크로 결함(702)의 크기들을 증가시킬 수 있다. 예를 들어, 일부 실시예에서, 복수의 벌크 마이크로 결함은 대략 0.2 nm 내지 대략 5 nm의 범위의 크기들(708)을 가질 수 있다.
도 7c의 단면도(712)에 도시된 바와 같이, 제2 열 공정(714)이 핸들 기판(102)상에 수행되어, 핸들 기판(102)의 상단 및 하단 표면들을 따라 배치된 디누디드 영역들(108a-108b) 내로부터 복수의 BMD(104) 중 일부가 제거된다. 디누디드 영역들(108a-108b) 내로부터 복수의 BMD(104) 중 일부를 제거하면, 디누디드 영역들(108a-108b)보다 높은 농도의 BMD들(104)을 갖는 핸들 기판(102)의 중앙 영역(106)의 형성이 초래된다. 일부 실시예에서, 디누디드 영역들(108a-108b)은, 핸들 기판(102) 내에서 대략 50 nm 내지 대략 50 μm인 깊이(d 1 및 d 2 )까지 연장될 수 있다.
제2 열 공정(714)은, 크기들(105)을 갖는 복수의 BMD(104)를 형성하도록 제2 복수의 벌크 마이크로 결함(도 7b의 702)의 크기들을 또한 증가시킨다. 일부 실시예에서, 크기들(105)은 대략 2 nm 내지 대략 100 nm의 범위이다. 일부 실시예에서, 제2 열 공정(714)은, 대략 1시간 내지 대략 16시간의 시간 동안 대략 1100℃ 내지 대략 1200℃ 범위의 온도에서 아르곤 가스 및/또는 수소 가스에 핸들 기판(102)을 노출시킨다. 다른 실시예에서, 제2 열 공정(714)은 1시간 미만 또는 16시간 초과의 시간 동안 핸들 기판(102)을 1100℃ 미만 또는 1200℃ 초과의 온도 범위에 노출시킬 수 있다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 제1 절연층(110a)이, 핸들 기판(102)의 하나 이상의 표면을 따라 형성된다. 일부 실시예에서, 제1 절연층(110a)은 핸들 기판(102)의 최상면(102t)을 완전히 덮도록 형성된다. 일부 추가 실시예에서, 제1 절연층(110a)은 핸들 기판(102)을 완전히 에워싸도록 형성된다. 이러한 실시예에서, 제1 절연층(110a)은 핸들 기판(102)의 외부 에지 주위에서 연속적으로 연장되도록 형성된다. 일부 실시예에서, 제1 절연층(110a)은 실리콘 산화물, 실리콘 산화질화물 등이거나 이를 포함한다. 일부 실시예에서, 제1 절연층(110a)은 약 0.2-2.0 μm, 약 0.2-1.1 μm, 약 1.1-2.0 μm, 또는 다른 적절한 값의 두께(Tfi')로 형성된다.
일부 실시예에서, 제1 절연층(110a)은 열 산화 공정에 의해 형성될 수 있다. 예를 들어, 제1 절연층(110a)은, 산소 가스(예를 들어, O2) 또는 일부 다른 가스를 산화제로 이용하는 건식 산화 공정에 의해 형성될 수 있다. 다른 예로서, 제1 절연층(110a)은 수증기를 산화제로 이용하는 습식 산화 공정으로 형성될 수 있다. 일부 실시예에서, 제1 절연층(110a)은, 약 800-1100℃, 약 800-950℃, 약 950-1100℃, 또는 다른 적절한 값의 온도에서 형성된다. 다른 실시예에서, 제1 절연층(110a)은 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD) 등에 의해 형성될 수 있다.
일부 실시예에서, 제1 절연층(110a)을 형성하기 전에, 핸들 기판(102)상에 제1 습식 세정 공정이 수행될 수 있다. 일부 실시예에서, 제1 습식 세정 공정은, 대략 30초 내지 대략 120초 동안 1 % 불화수소산을 포함하는 제1 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 오존 및 탈이온수를 포함하는 제2 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 탈이온수, 암모니아수 및 수성 과산화수소를 포함하는 제3 습식 세정 용액에 핸들 기판(102)을 노출시키는 단계에 의해 수행될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 희생 기판(902)이 제공된다. 일부 실시예에서, 희생 기판(902)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함한다. 일부 실시예에서, 희생 기판(902)은 p-형 또는 n-형 도펀트로 도핑된다. 일부 실시예에서, 희생 기판(902)은 대략 0.02 Ω/cm 미만의 저항을 가질 수 있다. 일부 실시예에서, 저항은 대략 0.01 Ω/cm 내지 대략 0.02 Ω/cm일 수 있다. 다른 실시예에서, 저항은 대략 0.01 Ω/cm 미만일 수 있다. 일부 실시예에서, 희생 기판(902)은 핸들 기판보다 낮은 저항을 갖는다. 일부 실시예에서, 희생 기판(902)의 두께(Tss)는 대략 700 ㎛ 내지 대략 800 ㎛, 대략 750 ㎛ 내지 대략 800 ㎛, 또는 다른 적절한 두께이다.
디바이스층(904)이 희생 기판(902) 상에 형성된다. 디바이스층(904)은 두께(Td)를 갖는다. 일부 실시예에서, 두께(Td)는 대략 2 μm 내지 대략 9 μm일 수 있다. 일부 실시예에서, 두께(Td)는 대략 5 ㎛ 이하일 수 있다. 일부 실시예에서, 디바이스층(904)은, 실리콘, 게르마늄 등과 같은 반도체 물질이거나 이를 포함한다. 일부 실시예에서, 디바이스층(904)은 희생 기판(902)과 동일한 반도체 물질이거나 이를 포함하고, 희생 기판(902)과 동일한 도핑 유형을 가지며, 및/또는 희생 기판(902)보다 낮은 도핑 농도를 갖는다. 예를 들어, 희생 기판(902)은 P+ 단결정 실리콘이거나 이를 포함할 수 있는 반면에, 디바이스층(904)은 P- 단결정 실리콘이거나 이를 포함할 수 있다. 일부 실시예에서, 디바이스층(904)은 낮은 저항을 갖는다. 낮은 저항은 예를 들어 희생 기판(902)의 저항보다 클 수 있다. 또한, 낮은 저항은, 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만일 수 있고/있거나, 예를 들어, 약 8-12 Ω/cm, 약 8-10 Ω/cm, 약 10-12 Ω/cm, 또는 다른 적절한 값일 수 있다. 일부 실시예에서, 디바이스층(904)을 형성하는 공정은 분자 빔 에피택시(Molecular Beam Epitaxy, MBE), 기상 에피택시(Vapor Phase Epitaxy, VPE), 액상 에피택시(Liquid Phase Epitaxy, LPE), 일부 다른 에피택시 공정, 또는 전술한 것의 임의의 조합을 포함한다.
일부 실시예에서, 희생 기판(902) 상에 디바이스층(904)을 형성한 후에, 디바이스층(904) 및 희생 기판(902)은 제2 습식 세정 공정에 따라 세정된다. 일부 실시예에서, 제2 습식 세정 공정은, 대략 30초 내지 대략 120초 동안 1 % 불화수소산을 포함하는 제1 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 오존 및 탈이온수를 포함하는 제2 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 탈이온수, 암모니아수 및 수성 과산화수소를 포함하는 제3 습식 세정 용액에 디바이스층(904) 및 희생 기판(902)을 노출시키는 단계에 의해 수행될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 에지 영역들(1002) 내에서 디바이스층(904) 및 희생 기판(902)의 부분들을 제거하도록 디바이스층(904) 및 희생 기판(902)이 패터닝된다. 에지 영역들(1002) 내의 디바이스층(904) 및 희생 기판(902)의 부분들을 제거함으로써, 후속하는 연삭 및/또는 화학적 습식 에칭 단계 중에 결함(예를 들어, 크랙, 칩 등)들이 디바이스층(904) 및 희생 기판(902) 내에 형성되는 것이 방지된다. 패터닝은 희생 기판(902)의 에지에서 레지(ledge)(1004)를 형성한다. 레지(1004)는 희생 기판(902)에 의해 규정된다. 일부 실시예에서(미도시), 레지(1004)는 희생 기판의 외주 주위에서 폐쇄 루프로 연장된다. 일부 실시예에서, 레지(1004)는 약 0.8-1.4 밀리미터, 약 0.8-1.0 밀리미터, 약 1.0-1.2 밀리미터, 또는 다른 적절한 값의 폭(W)을 갖는다. 일부 실시예에서, 레지(1004)는, 약 30-120 μm, 약 30-75 μm, 약 70-120 μm 또는 다른 적절한 값의 거리(D)만큼 디바이스층(904)의 상부 또는 최상면 아래로 리세싱된다.
일부 실시예에서, 디바이스층(904) 위에 형성된 마스크(1006)에 따라 디바이스층(904) 및 희생 기판(902)을 에칭함으로써, 패터닝이 수행된다. 일부 실시예에서, 마스크(1006)는 실리콘 질화물, 실리콘 산화물, 포토 레지스트 및/또는 이와 유사한 것이거나 이를 포함한다. 일부 실시예에서, 마스크(1006)는 퇴적 공정(예를 들어, PVD, PECVD, MOCVD 등)에 의해 형성된 실리콘 산화물을 포함한다. 이러한 일부 실시예에서, 실리콘 산화물은 대략 200℃ 내지 대략 400℃의 온도에서 PECVD 공정에 의해 형성될 수 있다. 다른 실시예에서, 실리콘 산화물은 대략 350℃ 내지 대략 400℃, 대략 250℃ 내지 대략 350℃, 또는 다른 적절한 값의 온도에서 PECVD 공정에 의해 형성될 수 있다. 일부 실시예에서, 실리콘 산화물은 대략 500옹스트롬 내지 대략 3,000옹스트롬의 두께로 형성될 수 있다. 일부 추가 실시예에서, 실리콘 산화물은 대략 500옹스트롬 내지 대략 10,000옹스트롬, 대략 1,000옹스트롬 내지 대략 2,000옹스트롬 사이 또는 다른 적절한 값의 두께로 형성될 수 있다.
패터닝 공정이 완료된 후, 마스크(1006)가 제거되고, 패터닝을 수행하는 동안 생성된 에칭 잔류물 및/또는 다른 바람직하지 않은 부산물들을 제거하기 위해 디바이스층(904) 및 희생 기판(902)이 세정된다. 일부 실시예에서, 마스크(1006)는 대략 180초 내지 대략 600초 범위의 시간 동안 1 % 불화수소산에 마스크(1006)를 노출시킴으로써 제거될 수 있다. 일부 실시예에서, 대략 30초 내지 대략 120초 동안 1 % 불화수소산을 포함하는 제1 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 탈이온수, 암모니아수, 및 수성 과산화수소를 포함하는 제2 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 탈이온수, 염산 및 수성 과산화수소를 포함하는 제3 습식 세정 용액에 디바이스층(904) 및 희생 기판(902)을 노출시키는 단계에 의해 수행되는 제3 습식 세정 공정을 통해 디바이스층(904) 및 희생 기판(902)이 세정될 수 있다
도 11의 단면도(1100)에 의해 도시된 바와 같이, 제2 절연층(110b)이 디바이스층(904)의 최상면(904t) 상에 형성된다. 일부 실시예에서, 제2 절연층(110b)은 디바이스층(904)의 최상면(904t)을 완전히 덮는다. 일부 실시예에서, 제2 절연층(110b)은 실리콘 산화물 및/또는 일부 다른 유전체이거나 이를 포함한다. 일부 실시예에서, 제2 절연층(110b)은 제1 절연층(110a)과 동일한 유전체 물질이다. 일부 실시예에서, 제2 절연층(110b)의 두께(Tsi')는 대략 0옹스트롬 내지 대략 6000옹스트롬의 범위이다. 일부 실시예에서, 제2 절연층(110b)은 퇴적 공정(예를 들어, CVD, PVD 등)에 의해 형성될 수 있다. 다른 실시예에서, 제2 절연층(110b)은 마이크로파 플라즈마 산화 공정에 의해 형성될 수 있다. 예를 들어, 제2 절연층(110b)은 마이크로파 플라즈마 공정에 의해 형성될 수 있다. 일부 실시예에서, 플라즈마 공정은 대략 300℃ 내지 대략 400℃의 온도에서 수행될 수 있다. 일부 실시예에서, 플라즈마 공정은 수소, 헬륨, 산소 등의 소스 가스를 이용할 수 있다.
일부 실시예(미도시)에서, 제2 절연층(110b)은 희생 기판(902) 및 디바이스층(904)을 완전히 에워싸도록 형성될 수 있다. 이러한 실시예에서, 제2 절연층(110b)은 열 산화 공정에 의해 형성될 수 있다. 예를 들어, 제2 절연층(110b)은 산소 가스(예를 들어, O2), 수소 가스, 헬륨 가스 등을 이용한 건식 산화 공정에 의해 형성될 수 있다. 다른 예로서, 제2 절연층(110b)은 수증기를 산화제로서 이용하는 습식 산화 공정에 의해 형성될 수 있다. 일부 실시예에서, 제2 절연층(110b)은 약 750-1100℃, 약 750-925℃, 약 925-1100℃, 또는 다른 적절한 값의 온도에서 형성된다.
도 12의 단면도(1200)에 도시된 바와 같이, 희생 기판(902)이 핸들 기판(102)에 본딩되어, 디바이스층(904)이 핸들 기판(102)과 희생 기판(902) 사이에 위치하도록 한다. 본딩공정은 제1 절연층(110a)이 제2 절연층(110b)과 접촉하게 한다. 이어서, 제1 절연층(110a)은 저압(예를 들어, 대략 0.0001 mBar 내지 150 mBar의 압력)으로 유지되는 처리 챔버에서 제2 절연층(110b)과 접촉하게 된다. 일부 실시예에서, 본딩 공정은 제1 절연층(110a) 및 제2 절연층(110b)을 질소 기반 플라즈마에 노출시킴으로써 수행될 수 있다. 일부 실시예에서, 질소 기반 플라즈마는 대략 50와트(W) 내지 대략 200 W의 전력에서 질소 가스로부터 형성될 수 있다. 일부 실시예에서, 제1 절연층(110a) 및 제2 절연층(110b)은 대략 10초 내지 대략 120초 동안 질소 기반 플라즈마에 노출될 수 있다. 일부 실시예에서, 질소 플라즈마에 노출된 후에 제4 습식 세정 공정이 수행된다. 제4 습식 세정 공정은, 대략 15초 내지 대략 120초 동안 탈 이온수, 암모니아수 및 과산화수소를 포함하는 습식 세정 용액을 이용할 수 있다.
일부 실시예에서, 제4 습식 세정 공정 후에 고온 질소 어닐링이 수행될 수 있다. 고온 질소 어닐링은 제1 절연층(110a)과 제2 절연층(110b) 사이의 본딩 강도를 증가시킨다. 고온 질소 어닐링은 희생 기판(902) 및 핸들 기판(102)을 홀딩하는 처리 챔버 내로 질소 가스를 도입함으로써 수행될 수 있다. 일부 실시예에서, 고온 질소 어닐링은 대략 250℃ 내지 대략 450℃, 대략 200℃ 내지 대략 500℃ 범위, 또는 다른 적절한 값의 온도에서 수행될 수 있다. 일부 실시예에서, 고온 질소 어닐링은 대기압에서 대략 30분 내지 대략 240분, 대략 50분 내지 대략 200분, 또는 다른 적절한 값 동안 대기압에서 수행될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 제1 씨닝 공정이 수행된다. 제1 씨닝 공정은 제2 절연층(110b)의 상부 부분을 제거하고 희생 기판(902)의 상부 부분을 추가로 제거한다. 일부 실시예에서, 제1 씨닝 공정은, 디바이스층(904) 및 희생 기판(902)이 집합적으로 사전에 결정된 두께(Tpd)를 가질때까지, 제2 절연층(110b) 및 희생 기판(902) 내로 수행된다. 사전에 결정된 두께(Tpd)는 예를 들어 약 14-50 μm, 약 20-32.5 μm, 약 32.5-45 μm, 또는 다른 적절한 값일 수 있다.
일부 실시예에서, 제1 씨닝 공정은 기계식 연삭 공정에 의해 부분적으로 또는 전체적으로 수행된다. 일부 실시예에서, 제1 씨닝 공정은 화학적 기계적 연마(Chemical Mechanical Polish, CMP)에 의해 부분적으로 또는 전체적으로 수행된다. 일부 실시예에서, 제1 씨닝 공정은 기계적 연삭 공정에 뒤이은 CMP에 의해 수행된다. 전술한 바와 같이, 에지 영역(도 11의 1102)을 제거하면, 연삭 중에 에지 영역에서 에지 결함이 형성되는 것이 방지된다.
도 14의 단면도(1400)에 도시된 바와 같이, 희생 기판(도 14의 902)을 제거하도록 에칭이 수행된다. 일부 실시예에서, 에칭은 디바이스층(904)의 측벽들 상의 제2 절연층(110b)의 일부를 추가로 제거한다. 또한, 일부 실시예에서, 에칭은 디바이스층(904)의 측벽들(904s)을 측방향으로 에칭한다. 측방향 에칭으로 인해, 디바이스층(904)의 측벽들(904s)은 예를 들어 만곡되고/되거나 오목할 수 있다. 에칭이 완료되면, 디바이스층(904)의 두께(Td)는 예를 들어 약 0.6-9.5 μm, 약 1.8-7.8 μm, 약 5.05-9.5 μm, 또는 다른 적절한 값일 수 있다.
일부 실시예에서, 불화수소산/질산/아세트산(Hydrofluoric/Nitric/Acetic, HNA) 에칭, 일부 다른 습식 에칭, 건식 에칭 또는 일부 다른 에칭에 의해 에칭이 수행된다. HNA 에칭은, 예를 들어, 불화수소산, 질산 및 아세트산을 포함하는 화학 용액으로 희생 기판(902)을 에칭할 수 있다. 일부 실시예에서, 희생 기판(902) 및 디바이스층(904)의 상이한 도핑 농도로 인해, 에칭은 디바이스층(904)보다 희생 기판(902)에 대해 더 큰 에칭 속도를 가질 수 있다. 상이한 에칭 속도는, 디바이스층(904)의 두께(Td)가 디바이스층에 걸쳐 매우 균일하도록(예를 들어, 약 500 또는 1500옹스트롬 미만의 총 두께 변동을 갖도록) 할 수 있다. 일부 실시예에서, TTV가 디바이스층(904)의 두께(Td)와 함께 감소한다. 예를 들어, 디바이스층(904)의 두께(Td)가 약 3,000옹스트롬 미만인 경우 TTV는 약 500옹스트롬 미만일 수 있고, 디바이스층(904)의 두께(Td)가 약 3,000옹스트롬을 초과하는 경우, TTV는 약 500옹스트롬을 초과하지만 약 1,500옹스트롬 미만일 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 디바이스층(904)은 디바이스층(904)의 에지부들(904e)을 제거하도록 패터닝된다. 일부 실시예에서, 디바이스층(904)의 에지부들(904e)을 제거하는 단계는 디바이스층(904)의 대략 1.4 μm 내지 2.3 μm을 측방향으로 제거한다. 에지부들(904e)을 제거하는 단계는 디바이스층(904)으로부터 에지 결함들을 완화시킨다. 일부 실시예에서, 패터닝은 디바이스층(904)의 측벽들(904s)을 추가로 측방향으로 리세싱한다. 일부 실시예에서, 에지부들(904e)을 제거하는 단계 후에, 디바이스층(904)의 측벽들(904s)은 디바이스 측방향 리세스 양(LRd)만큼 핸들 기판(102)의 측벽들로부터 측방향으로 각각 리세싱된다.
일부 실시예에서, 패터닝은 디바이스층(904) 위에 형성된 마스크(1502)에 따라 디바이스층(904)을 에칭함으로써 수행된다. 마스크(1502)는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 하드 마스크 물질, 포토 레지스트, 일부 다른 마스크 물질, 또는 전술한 것의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 마스크(1502)는 산화물층 및 포토 레지스트 상부층을 포함할 수 있다. 이러한 실시예에서, 산화물층은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD 등)을 통해 대략 100옹스트롬 내지 대략 300옹스트롬의 두께로 퇴적될 수 있다. 포토 레지스트는 이어서 스핀 코팅 공정에 의해 대략 1 μm 내지 대략 8 μm의 두께로 퇴적될 수 있다. 디바이스층(94)은 건식 에칭 또는 일부 다른 에칭에 의해 에칭될 수 있고/있거나, 예를 들어, 제1 절연층(110a) 및 제2 절연층(110b) 상에서 정지될 수 있다. 패터닝 공정이 완료된 후, 마스크(1502)가 제거될 수 있다. 일부 실시예에서, 마스크(1502) 내의 포토 레지스트 물질은 플라즈마 애싱, 불화수소산 등으로 제거될 수 있다. 일부 실시예에서, 마스크(1502)는, (예를 들어, 마스크(1502)가 포토 레지스트이거나 이를 포함할 때) O2 플라즈마에 노출될 수 있다. 일부 실시예에서, 마스크(1502)는 (예를 들어, 마스크(1502)가 산화물이거나 이를 포함하는 경우) 120초 내지 240초 동안 불화수소산에 노출될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 디바이스층(904)의 두께(Td)를 감소시키도록 디바이스층(904) 내로 제2 씨닝 공정이 수행된다. 다양한 실시예에서, 제2 씨닝 공정 후에, 디바이스층(904)은 약 0.3-8.0 마이크로미터, 약 0.3-4.15 마이크로미터, 또는 약 4.15-8.0 마이크로미터, 및/또는 약 0.3, 1.0, 2.0, 5.0, 8.0 마이크로미터 초과, 또는 다른 적절한 값의 두께(Td)를 가질 수 있다. 집합적으로, 디바이스층(904), 제1 절연층(110a), 제2 절연층(110b) 및 핸들 기판(102)이 SOI 기판(101)을 규정한다. 일부 실시예에서, 제2 씨닝 공정은 기계적 연삭, CMP 등에 의해 수행된다.
일부 실시예에서, 패터닝 중에 생성된 에칭 잔류물 및/또는 다른 바람직하지 않은 부산물들을 제거하도록, 제2 씨닝 공정 후에 제5 습식 세정 공정이 수행된다. 일부 실시예에서, 제5 습식 세정 공정은 패터닝 중에 디바이스층(904) 상에 형성되는 산화물을 제거한다. 일부 실시예에서, 제5 습식 세정 공정은, 대략 30초 내지 대략 120초 동안 1 % 불화수소산을 포함하는 제1 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 탈이온수, 암모니아수 및 수성 과산화수소를 포함하는 제2 습식 세정 용액에, 이어서 대략 15초 내지 대략 120초 동안 탈이온수, 염산 및 수성 과산화수소를 포함하는 제3 습식 세정 용액에 디바이스층(904)을 노출시키는 단계에 의해 수행될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 증가된 두께를 갖는 디바이스층(112)을 형성하도록 에피택시 공정(1704)이 수행된다. 에피택시 공정(1704)은 디바이스층(904) 상에 에피택시층(1702)을 형성하여 디바이스층(112)을 형성한다. 에피택시층(1702)은 대략 0.2 μm 내지 대략 6 μm 범위의 두께로 형성될 수 있다. 생성된 디바이스층(112)은 대략 5 μm 내지 대략 10 μm의 두께를 가질 수 있다. 일부 실시예에서, 에피택시 공정은 대략 1100℃ 내지 대략 1200℃ 범위의 온도에서 수행될 수 있다. 핸들 기판의 높은 구조적 무결성(핸들 기판(102)의 중앙 영역(106) 내에서 BMD들(104)의 상대적으로 높은 밀도에 기인함)으로 인해, 에피택시 공정의 고온으로 인한 슬립 라인의 형성이 방지된다.
도 18의 단면도(1800)에 도시된 바와 같이, 복수의 트랜지스터 디바이스들(402)이 디바이스층(108) 내에 형성된다. 일부 실시예에서, 트랜지스터 디바이스들(402)을 형성하는 공정은, 디바이스층(112) 위에 유전체층을 퇴적하는 단계 및 유전체층을 덮는 도전층을 추가로 퇴적하는 단계를 포함한다. 도전층 및 유전체층은, 게이트 전극(408) 및 게이트 유전체층(406)을 형성하도록 (예를 들어, 포토 리소그래피/에칭 공정에 의해) 패터닝된다. 게이트 전극(408)이 제 위치에 놓인 상태에서, 도펀트들이 디바이스층(112)에 주입되어 소스/드레인 영역들(404a, 404b)의 가볍게 도핑된 부분들을 규정할 수 있다.
일부 실시예에서, 복수의 트랜지스터 디바이스들(402)은 격리 구조물들(403)에 의해 서로 분리될 수 있다. 일부 실시예에서, 격리 구조물(403)은 얕은 트렌치 격리 구조물(Shallow Trench Isolation Structure, STI)을 포함할 수 있다. 그러한 실시예에서, 격리 구조물들(403)은, 디바이스층(112)을 에칭하여 디바이스층(112) 내에 트렌치들을 규정하는 단계에 의해 형성될 수 있다. 트렌치들은 이후에 하나 이상의 유전체 물질로 충전된다. 일부 실시예에서, 디바이스층(112)을 에칭하는 단계 후에, 에칭 공정 중에 발생한 손상을 복구하기 위해 고온 어닐링이 수행될 수 있다. 일부 실시예에서, 고온 어닐링은 1000℃를 초과하는 온도에서 수행될 수 있다. 일부 실시예에서, 고온 어닐링은 1시간을 초과하는 시간 동안 수행될 수 있다. 핸들 기판의 높은 구조적 무결성(핸들 기판(102)의 중앙 영역(106) 내에서 BMD들(104)의 상대적으로 높은 밀도에 기인함)으로 인해, 어닐링의 고온으로 인한 슬립 라인의 형성이 방지된다.
도 19의 단면도(1900)에 도시된 바와 같이, 유전체 구조물(410)이 디바이스층(112) 위에 형성된다. 복수의 상호 연결층(412-416)이 유전체 구조물(410) 내에 형성된다. 일부 실시예에서, 유전체 구조물(410)은 디바이스층(112) 위에 형성된 복수의 적층된 층간 유전체(Inter-Level Dielectric, ILD)층(410a-410e)을 포함할 수 있다. 일부 실시예(미도시)에서, 복수의 적층된 ILD층은 에칭 정지층들(미도시)에 의해 분리된다. 일부 실시예에서, 복수의 상호 연결층(412-416)은 도전성 접촉부들(412), 상호 연결 와이어들(414), 및 상호 연결 비아들(416)을 포함할 수 있다. 복수의 상호 연결층(412-416)은, 디바이스층(112) 위에 하나 이상의 ILD층(예를 들어, 산화물, 저-k 유전체, 또는 초저-k 유전체) 중 하나를 형성하는 단계, ILD층을 선택적으로 에칭하여 ILD층 내에 비아홀 및/또는 트렌치를 규정하는 단계, 비아 홀 및/또는 트렌치 내에 도전성 물질(예를 들어, 구리, 알루미늄 등)을 형성하는 단계, 및 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)을 수행하는 단계에 의해 형성될 수 있다.
도 20은 디누디드 영역들 사이에 배치된 복수의 BMD를 포함하는 중앙 영역을 갖는 핸들 기판을 포함하는 SOI 기판을 형성하는 방법(2000)의 일부 실시예의 흐름도를 도시한다.
방법(2000)이 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 상이한 순서로 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 도시된 모든 동작이 필요한 것은 아니다. 또한, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
2002에서, 복수의 벌크 매크로 결함이 핸들 기판의 중앙 영역 내에 형성된다. 핸들 기판의 중앙 영역은, 중앙 영역보다 낮은 농도의(예를 들어, 대략 0과 같음) 벌크 매크로 결함을 갖는 디누디드 영역들에 의해 수직으로 둘러싸인다. 일부 실시예에서, 복수의 벌크 매크로 결함은 동작(2004-2008)에 따라 형성될 수 있다.
2004에서, 복수의 벌크 마이크로 결함이 핸들 기판 내에 형성된다. 도 6a 및 도 6b는 동작(2004)에 대응하는 일부 실시예의 단면도(600-602)를 도시한다. 도 7a 및 도 7b는 동작(2004)에 대응하는 일부 대안적인 실시예의 단면도(700 및 706)를 도시한다.
2006에서, 핸들 기판 내에 복수의 벌크 매크로 결함을 형성하도록, 복수의 벌크 마이크로 결함의 크기들이 증가된다. 일부 실시예에서, 벌크 마이크로 결함들에 열 공정(예를 들어, 대략 1000℃ 초과, 대략 1100℃ 초과의 온도, 또는 다른 적합한 온도를 가짐)을 작용함으로써 복수의 벌크 마이크로 결함의 크기들이 증가될 수 있다. 도 6c는 동작(2006)에 대응하는 일부 실시예의 단면도(610)를 도시한다. 도 7c는 동작(2006)에 대응하는 일부 대안적인 실시예의 단면도(712)를 도시한다.
2008에서, 벌크 매크로 결함 중 일부는 핸들 기판의 외부 표면들을 따라 배치된 디누디드 영역들로부터 제거된다. 도 6d는 동작(2008)에 대응하는 일부 실시예의 단면도(614)를 도시한다. 도 7c는 동작(2008)에 대응하는 일부 대안적인 실시예의 단면도(712)를 도시한다.
2010에서, 제1 절연층이 핸들 기판 상에 형성된다. 도 8은 동작(2010)에 대응하는 일부 실시예의 단면도(800)를 도시한다.
2012에서, 디바이스층이 희생 기판 상에 형성된다. 도 9는 동작(2012)에 대응하는 일부 실시예의 단면도(900)를 도시한다.
2014에서, 제2 절연층이 희생 기판 및 디바이스층 상에 형성될 수 있다. 도 11은 동작(2014)에 대응하는 일부 실시예의 단면도(1100)를 도시한다.
2016에서, 핸들 기판이 디바이스층 및 희생 기판에 본딩된다. 도 12는 동작(2016)에 대응하는 일부 실시예의 단면도(1200)를 도시한다.
2018에서, 디바이스층을 노출시키도록 희생 기판이 제거된다. 도 13은 동작(2018)에 대응하는 일부 실시예의 단면도(1300)를 도시한다.
2020에서, 에피택시층이 디바이스층 상에 형성된다. 디바이스층 상에 에피택시층을 형성하는 단계는 증가된 두께를 갖는 디바이스층을 형성한다. 도 17은 동작(2020)에 대응하는 일부 실시예의 단면도(1700)를 도시한다.
2022에서, 트랜지스터 디바이스가 디바이스층 내에 형성된다. 일부 실시예에서, 트랜지스터 디바이스들은 동작(2024-2028)에 따라 형성될 수 있다.
2024에서, 격리 구조물들이 디바이스층 내에 형성된다. 일부 실시예에서, 격리 구조물은 디바이스층 내로 에칭된 트렌치 내에 형성된다. 도 18은 동작(2024)에 대응하는 일부 실시예의 단면도(1800)를 도시한다.
2026에서, 어닐링 공정이 디바이스층상에 수행된다. 어닐링 공정은 디바이스층의 에칭으로 인한 손상들을 복구한다. 도 18은 동작(2026)에 대응하는 일부 실시예의 단면도(1800)를 도시한다.
2028에서, 게이트 구조물이 디바이스층 위에 형성된다. 도 18은 동작(2028)에 대응하는 일부 실시예의 단면도(1800)를 도시한다.
2030에서, 소스 및 드레인 영역들이 디바이스층 내에 형성된다. 도 18은 동작(2030)에 대응하는 일부 실시예의 단면도(1800)를 도시한다.
2032에서, 상호 연결층들이 디바이스층 위의 유전체 구조물 내에 형성된다. 도 19는 동작(2032)에 대응하는 일부 실시예의 단면도(1900)를 도시한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처부를 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 구조물을 형성하는 방법에 있어서,
핸들 기판 내에 복수의 벌크 마이크로 결함들을 형성하는 단계;
상기 핸들 기판 내에 복수의 벌크 매크로 결함(Bulk Macro Defect, BMD)들을 형성하도록, 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시키는 단계;
상기 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드(denuded) 영역 및 제2 디누디드 영역 내로부터 상기 복수의 BMD들 중 일부를 제거하는 단계;
상기 핸들 기판 상에 절연층을 형성하는 단계; 및
상기 절연층 상에 반도체 물질을 포함하는 디바이스층을 형성하는 단계
를 포함하고,
상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은, 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역 둘 다보다 더 높은 농도의 상기 복수의 BMD들을 갖는, 상기 핸들 기판의 중앙 영역을 수직으로 둘러싸는 것인, 반도체 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 복수의 BMD들은, 상기 복수의 벌크 마이크로 결함들의 제2 크기들보다 대략 1,000 % 내지 대략 20,000 % 더 큰 제1 크기들을 갖는 것인, 반도체 구조물을 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 복수의 BMD들은 대략 3 nm 내지 대략 100 nm의 크기를 각각 갖는 것인, 반도체 구조물을 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 복수의 벌크 마이크로 결함들을 형성하도록 상기 핸들 기판에 대해 제1 열 공정을 수행하는 단계; 및
상기 핸들 기판 내에서 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시켜서 상기 복수의 BMD들을 형성하도록, 상기 핸들 기판에 대해 제2 열 공정을 수행하는 단계
를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 제1 열 공정은 최대 제1 온도에서 수행되고, 상기 제2 열 공정은 상기 최대 제1 온도보다 큰 최대 제2 온도에서 수행되는 것인, 반도체 구조물을 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 핸들 기판으로부터 상기 복수의 BMD들 중 일부를 제거하고 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역을 형성하도록, 아르곤 가스 또는 수소 가스를 갖는 환경에 상기 핸들 기판을 노출시키는 단계
를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 중앙 영역은 대략 8x108 BMD/cm3 내지 대략 9x109 BMD/cm3의 농도의 BMD들을 갖는 것인, 반도체 구조물을 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 핸들 기판 내의 벌크 마이크로 결함의 개수를 제1 비-제로(non-zero) 개수에서 제2 비-제로 개수로 증가시키도록, 상기 핸들 기판에 대해 제1 열 공정을 수행하는 단계; 및
상기 핸들 기판 내에서 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시켜서 상기 복수의 BMD들을 형성하도록, 상기 핸들 기판에 대해 제2 열 공정을 수행하는 단계
를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 9. 실시예 1에 있어서,
희생 기판 상에 상기 디바이스층을 형성하는 단계;
상기 디바이스층과 상기 희생 기판을 상기 핸들 기판에 본딩하도록 본딩 공정을 수행하는 단계; 및
상기 본딩 공정을 수행한 후, 상기 디바이스층으로부터 상기 희생 기판을 제거하는 단계
를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 절연층은 상기 핸들 기판의 외부 에지들 주위에서 연속적으로 연장되도록 형성된 것인, 반도체 구조물을 형성하는 방법.
실시예 11. 반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판을 형성하는 방법에 있어서,
핸들 기판 내에 복수의 벌크 마이크로 결함들을 형성하도록 제1 열 공정을 수행하는 단계;
상기 복수의 벌크 마이크로 결함들의 크기들을 증가시킴으로써 상기 핸들 기판 내에 복수의 벌크 매크로 결함(BMD)들을 형성하도록 제2 열 공정을 수행하는 단계;
상기 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드 영역 및 제2 디누디드 영역 내로부터 상기 복수의 BMD들 중 일부를 제거하도록 제3 열 공정을 수행하는 단계;
상기 핸들 기판 상에 절연층을 형성하는 단계; 및
상기 절연층 상에 반도체 물질을 포함하는 디바이스층을 형성하는 단계
를 포함하는 반도체-온-절연체(SOI) 기판을 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은, 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역보다 더 높은 농도의 BMD들을 갖는 중앙 영역을 수직으로 둘러싸는 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
실시예 13. 실시예 11에 있어서,
상기 제1 열 공정은 대략 500℃ 내지 대략 800℃의 제1 범위의 제1 온도에서 수행되고, 상기 제2 열 공정은 대략 1050℃ 내지 대략 1150℃의 제2 범위의 제2 온도에서 수행되고, 상기 제3 열 공정은 대략 1100℃ 내지 대략 1200℃의 제3 범위의 제3 온도에서 수행되는 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
실시예 14. 실시예 11에 있어서,
상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은, 상기 핸들 기판 내로 대략 50나노미터(nm) 내지 대략 100미크론 범위의 깊이들까지 각각 연장된 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
실시예 15. 실시예 11에 있어서,
상기 제2 열 공정 및 상기 제3 열 공정은 동일한 열 공정인 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
실시예 16. 반도체 구조물에 있어서,
복수의 벌크 매크로 결함(BMD)들을 포함하는 핸들 기판;
상기 핸들 기판의 최상면 상에 배치된 절연층; 및
상기 절연층 상에 배치된 반도체 물질을 포함하는 디바이스층
을 포함하고,
상기 핸들 기판은 제1 디누디드 영역 및 제2 디누디드 영역을 갖고,
상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은, 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역 둘 다보다 더 높은 농도의 상기 복수의 BMD들을 갖는, 상기 핸들 기판의 중앙 영역을 수직으로 둘러싼 것인, 반도체 구조물.
실시예 17. 실시예 16에 있어서,
상기 복수의 BMD들은 대략 5 nm보다 큰 크기를 각각 갖는 것인, 반도체 구조물.
실시예 18. 실시예 16에 있어서,
상기 중앙 영역은 상기 핸들 기판의 제1 최외곽 측벽과 상기 핸들 기판의 제2 최외곽 측벽 사이에서 측방향으로 연장된 것인, 반도체 구조물.
실시예 19. 실시예 16에 있어서,
상기 중앙 영역은 대략 8x108 BMD/cm3 내지 대략 9x109 BMD/cm3의 농도의 BMD들을 갖는 것인, 반도체 구조물.
실시예 20. 실시예 16에 있어서,
상기 중앙 영역은 상기 디바이스층의 대향하는 최외곽 측벽들을 지나 측방향으로 비-제로(non-zero) 거리들만큼 연장된 것인, 반도체 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    핸들 기판 내에 복수의 벌크 마이크로 결함들을 형성하는 단계;
    상기 핸들 기판 내에 복수의 벌크 매크로 결함(Bulk Macro Defect, BMD)들을 형성하도록, 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시키는 단계;
    상기 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드(denuded) 영역 및 제2 디누디드 영역 내로부터 상기 복수의 BMD들 중 일부를 제거하는 단계 - 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역 둘 다보다 더 높은 농도의 상기 복수의 BMD들을 갖는 상기 핸들 기판의 중앙 영역을 수직으로 둘러쌈 -;
    상기 핸들 기판 상에 절연층을 형성하는 단계; 및
    상기 핸들 기판과 반대 방향을 향하는 디바이스층의 표면을 노출하도록 상기 절연층 상에 반도체 물질을 포함하는 상기 디바이스층을 형성하는 단계 - 상기 제1 디누디드 영역은 상기 중앙 영역 및 상기 디바이스층 사이에 있고, 상기 중앙 영역은 상기 디바이스층의 대향하는 최외곽 측벽들을 지나 측방향으로 비-제로(non-zero) 거리들만큼 연장됨 -
    를 포함하는 반도체 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 복수의 BMD들은, 상기 복수의 벌크 마이크로 결함들의 제2 크기들보다 1,000 % 내지 20,000 % 더 큰 제1 크기들을 갖는 것인, 반도체 구조물을 형성하는 방법.
  3. 제1항에 있어서,
    상기 복수의 벌크 마이크로 결함들을 형성하도록 상기 핸들 기판에 대해 제1 열 공정을 수행하는 단계; 및
    상기 핸들 기판 내에서 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시켜서 상기 복수의 BMD들을 형성하도록, 상기 핸들 기판에 대해 제2 열 공정을 수행하는 단계
    를 더 포함하는 반도체 구조물을 형성하는 방법.
  4. 제1항에 있어서,
    상기 핸들 기판 내의 벌크 마이크로 결함의 개수를 제1 비-제로(non-zero) 개수에서 제2 비-제로 개수로 증가시키도록, 상기 핸들 기판에 대해 제1 열 공정을 수행하는 단계; 및
    상기 핸들 기판 내에서 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시켜서 상기 복수의 BMD들을 형성하도록, 상기 핸들 기판에 대해 제2 열 공정을 수행하는 단계
    를 더 포함하는 반도체 구조물을 형성하는 방법.
  5. 반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판을 형성하는 방법에 있어서,
    핸들 기판 내에 복수의 벌크 마이크로 결함들을 형성하도록 제1 열 공정을 수행하는 단계;
    상기 복수의 벌크 마이크로 결함들의 크기들을 증가시킴으로써 상기 핸들 기판 내에 복수의 벌크 매크로 결함(BMD)들을 형성하도록 제2 열 공정을 수행하는 단계;
    상기 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드 영역 및 제2 디누디드 영역 내로부터 상기 복수의 BMD들 중 일부를 제거하도록 제3 열 공정을 수행하는 단계 - 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역 둘 다보다 더 높은 농도의 상기 복수의 BMD들을 갖는 상기 핸들 기판의 중앙 영역을 수직으로 둘러쌈 -;
    상기 핸들 기판 상에 절연층을 형성하는 단계; 및
    상기 핸들 기판과 반대 방향을 향하는 디바이스층의 표면을 노출하도록 상기 절연층 상에 반도체 물질을 포함하는 상기 디바이스층을 형성하는 단계 - 상기 제1 디누디드 영역은 상기 중앙 영역 및 상기 디바이스층 사이에 있음 -
    를 포함하는 반도체-온-절연체(SOI) 기판을 형성하는 방법.
  6. 반도체-온-절연체(SOI) 기판을 형성하는 방법에 있어서,
    핸들 기판 내에 복수의 벌크 마이크로 결함들을 형성하는 단계;
    상기 핸들 기판 내에 복수의 벌크 매크로 결함(BMD)들을 형성하도록 상기 복수의 벌크 마이크로 결함들의 크기들을 증가시키는 단계;
    상기 핸들 기판의 대향 표면들을 따라 배열된 제1 디누디드 영역 및 제2 디누디드 영역 내로부터 상기 복수의 BMD들 중 일부를 제거하는 단계 - 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역은 상기 제1 디누디드 영역 및 상기 제2 디누디드 영역 둘 다보다 상기 복수의 BMD들의 더 높은 농도를 갖는 상기 핸들 기판의 중앙 영역을 수직으로 둘러쌈 -;
    상기 핸들 기판의 다수의 최외곽 표면들을 따라 제1 절연층을 형성하는 단계;
    희생 기판 상에 반도체 물질을 포함하는 디바이스층을 형성하는 단계;
    상기 디바이스층 상에 그리고 상기 희생 기판 상에 제2 절연층을 형성하는 단계;
    상기 제1 디누디드 영역이 상기 중앙 영역 및 상기 디바이스층 사이에 있도록, 상기 제1 절연층에 상기 제2 절연층을 본딩하는 단계; 및
    상기 핸들 기판과 반대 방향을 향하는 상기 디바이스층의 표면을 노출하도록 상기 희생 기판을 제거하는 단계
    를 포함하는 반도체-온-절연체(SOI) 기판을 형성하는 방법.
  7. 제6항에 있어서,
    상기 복수의 BMD들은 5 nm보다 큰 크기를 각각 갖는 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
  8. 제6항에 있어서,
    상기 중앙 영역은 상기 핸들 기판의 제1 최외곽 측벽과 상기 핸들 기판의 제2 최외곽 측벽 사이에서 측방향으로 연장된 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
  9. 제6항에 있어서,
    상기 디바이스층의 에지들을 따라 상기 디바이스층의 부분들을 제거하도록 상기 디바이스층을 패터닝하는 단계를 더 포함하는 반도체-온-절연체(SOI) 기판을 형성하는 방법.
  10. 제6항에 있어서,
    상기 중앙 영역은 상기 디바이스층의 대향하는 최외곽 측벽들을 지나 측방향으로 비-제로(non-zero) 거리들만큼 연장된 것인, 반도체-온-절연체(SOI) 기판을 형성하는 방법.
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