CN1155074C - 从低缺陷密度的单晶硅上制备硅-绝缘体结构 - Google Patents

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Abstract

本发明涉及一种硅-绝缘体(SOI)结构,它有一层低缺陷密度器件层,还可以有一具有较好吸附杂质能力的基底硅片。该器件层包含一中央轴,一圆周边缘,一个从中央轴延至圆周边缘的半径,以及一个第一轴对称区,其中基本没有堆积本征点缺陷。另外本发明还针对这样一种SOI结构,其有一片切氏单晶硅基底硅片,该基底硅片在经受几乎任意电子学器件制作过程都要采用的热处理周期时,能够形成一个理想的氧淀析物非均匀深度分布。

Description

从低缺陷密度的单晶硅上制备硅-绝缘体结构
技术领域
本发明针对有一层低缺陷密度器件层的硅-绝缘体(SOI)结构。更具体地讲,本发明针对一种SOI结构,其中器件层是从基本没有堆积本征点缺陷的一单晶硅片获得的。本发明还针对一种SOI结构,该结构有一单晶硅基底硅片(handle wafer),在经历几乎任意电子学器件制作过程都要采用的热处理周期时,能够形成氧淀析物一个理想的非均匀的深度分布。
背景技术
SOI结构通常包含一基底硅片,一器件层和在基底硅片和器件层之间的一层绝缘层(通常是一氧化层)。器件层的厚度通常在0.5到20微米之间。这样的硅片可以用本领域中各种已知技术来制作。例如,可以用硅片减薄技术,通常称之为背腐蚀SOI(也即BESOI),其中一片硅片与基底硅片结合在一起并缓慢地腐蚀到在基底硅片上只保留薄薄的一层硅。(参阅,例如U.S.Patent NO.5,189,500)。也可以只用一片硅片,其中用分子氧离子(O2 +)或原子氧离子(O+)注入硅片表面以下以形成一氧化层。这个方法通常称之为SIMOX(也即,用氧注入来隔离;参照,例如U.SPatent No.5,436,175和 Plasma Immersion Ion Implantation For Semiconductor Processing,Materials Chemistry and Physics 46(1996)132-139)。在制备SOI结构中,因为这个方法比起更通常采用的硅片减薄方法,减小了硅片消耗的数量,因而认为是更有利的。
SOI结构可以从依据切氏(Czochralski)方法生长的单晶硅棒上切割出的硅片来制备。近年来,已经认识到,生长过程中当硅棒在凝固后冷却时,在单晶硅中会形成许多缺陷。这些缺陷部分是由于存在过多的(即超过熔解极限的)称为空位或自间隙的本征点缺陷而引起。从熔液中生长出的硅单晶通常含有过多的这种或那种本征点缺陷,或者是晶格空位,或者是自间隙。已经有人提出硅中这些点缺陷的类型和初始浓度是在硅凝固时刻决定的,如果在系统中这些浓度达到临界过饱和的水平而点缺陷的移动性又足够高,那么,大概会发生一个反应,或一个堆积事件。硅中堆积本征点缺陷能严重的妨碍在生产复杂和高集成的电路,例如要用SOI结构的电路时材料的生产潜力。
空位型缺陷是下述这些可以观察到的缺陷来源:如D-缺陷,流型缺陷(Flow Pattern Defects)(FPDs),栅氧化完整性缺陷(Gate OxideIntegrity Defects)(GOI),晶源颗粒缺陷(Crystal Originated ParticleDefects)(COP),晶源光点缺陷(Crystal originated Light PointDefects)(LPDs),以及某些类型用红外光散射技术,如扫描红外显微镜及激光扫描断层技术来观察到的体缺陷。在过剩空位区域还存在另一种缺陷,它起了环状氧致堆垛层错(OISF)的核的作用。有人推测这种特殊的缺陷是存在多余空位所促成的高温成核氧聚结。
除了前面所述的空位型缺陷外,人们认为堆积空位缺陷,或原子间的空隙(voids),可以是造成“HF缺陷”(也即金属淀析缺陷)的原因。HF缺陷像这些其他空位型缺陷一样,被认为是现代SOI技术的一个重要的问题。
与自间隙有关的缺陷所知较少。通常认为是低密度的间隙型位错线或位错网络。这种缺陷与栅氧完整性(Gate Oxide integrity)失效无关,而后者是硅片的一个重要的性能标准,但是普遍认为这种缺陷是通常和漏电流问题相关的其他类型器件失效的原因。
如果包含堆积本征点缺陷的硅片被用来制作器件层的话,那么这些缺陷就会产生SOI衬底的性能问题。在SOI结构的基底硅片部分的金属性沾染也可以产生性能问题。在清洗和处理SOI结构时在基底硅片中引起的金属性沾染,在SOI过程使用的热处理中,可以在硅片基底中迁移,直至到达在基底硅片和器件层中间的氧化层。虽然一般讲,这些杂质不会通过氧化层到达器件层,氧化层是这些杂质淀析的优选位置,这种淀析起了损坏氧化层并干扰SOI器件性能的作用。
因而始终存在着对于这样一种SOI衬底的需要,它含有一个器件层,在器件层中基本没有堆积本征点缺陷。另外始终存在着对于这样一种SOI衬底的需要,它含有一个能够防止金属杂质在氧化层/硅界面上,或在界面附近淀析的基底硅片。
发明内容
因而,本发明的目标之一是提供一种硅-绝缘体结构,此结构有一器件层,它包含一较大径向宽度的轴对称区域,在这区域内基本没有由于晶格空位或硅自间隙堆积而引起的缺陷;提供这样一种结构,它有一个提高了吸附杂质能力的基底硅片;提供这样一种结构,其中基底硅片包含一片硅片,它能够在几乎所有电子学器件制造过程的热处理周期中,形成一理想的非均匀氧淀析物分布;以及提供这样一种结构,它更不容易在器件制作过程中形成金属淀析物缺陷。
因而,简而言之,本发明针对一种硅-绝缘体结构,它包含(1)一基底硅片(2)一单晶硅器件层,它有一中央轴,一圆周边缘,一由中央轴延向圆周边缘的半径,一个第一轴对称区,其中基本没有堆积本征点缺陷以及(3)在基底硅片和器件层之间的一层绝缘层。
本发明还针对一种硅一绝缘体结构,它包含(1)一基底硅片,这基底硅片包含一片切氏单晶硅片,它有二个相互平行的主表面,其中之一是硅片的前表面,另一个是硅片的后表面,在前后表面之间一个中央平面,一个连接前后表面的圆周边缘,一个表面层,它包含在前表面到距离D1之间硅片的第一个区域,D1的值如从前表面沿指向中央平面方向来量度,至少约10微米,以及一个体层,这体层包含中央平面到第一个区域之间硅片的第二个区域,这硅片的特征在于,它有一个晶格空位的非均匀分布,体层中的空位浓度大于表面层的空位浓度,而空位的峰值密度位于或接近中央平面并从峰值密度位置沿着指向基底硅片前表面的方向逐渐减小,(2)一单晶硅器件层,和(3)在基底硅片和器件层之间的一层绝缘层。
本发明还针对一种硅-绝缘体结构,这种结构包含(i)一片基底硅片,这基底硅片包含一片切氏单晶硅片,它有二个相互平行的主表面,其中之一是硅片的前表面,另一个是硅片的后表面,在前后表面之间一个中央平面,一个连接前后表面的圆周边缘,一个裸露区,它包含在前表面到距离D1之间的硅片的一个区域,D1的值,如从前表面沿指向中央平面方向来量度,至少约10微米,另外在裸露区中包含有间隙氧,这硅片的特征在于,在裸露区中,在距离等于二分之一D1处的间隙氧浓度至少为在裸露区中间隙氧浓度最大值的75%(ii)一单晶硅器件层,和(iii)在基底硅片和器件层之间的一层绝缘层。
本发明的其他目标和特性将某种程度地明确,部分地将在下面指出。
附图说明
图1是理想淀析硅片过程的示意图。
图2是一硅片(样品4-7)截面的照片,该硅片按例1所述来处理。
图3是一硅片(样品4-8)截面的照片,该硅片经受例1所述的一系列步骤。
图4是一硅片(样品3-14)截面的照片,该硅片经受例1所述的一系列步骤。
图5是经受例1中给出的一系列步骤以后,硅片中铂浓度的对数与从硅的表面算起的深度的关系图。
图6是一硅片(样品3-4)截面的照片,该硅经受例2中给出的一系列步骤。
图7是一硅片(样品3-5)截面的照片,该硅经受例2中给出的一系列步骤。
图8是一硅片(样品3-6)截面的照片,该硅经受例2中给出的一系列步骤。
图9是一硅片(样品1-8)截面的照片,该硅经受例3中给出的一系列步骤。
图10是体微观缺陷数密度与用例4中所述的理想淀析硅片方法来对单晶硅片进行快速热退火时气氛中氧的分压之间关系的对数曲线。
图11的曲线图是作为一个例子来显示自间隙,[I],和空位,[V],的初始浓度,怎样随着比值V/Go的增加而变化,其中V是生长速率而Go是平均轴向温度梯度。
图12的曲线图是作为一个例子来显示,对于给定的自间隙,[I],起始浓度,为形成堆积间隙缺陷所需的自由能的变化ΔG,是怎样随着温度,T,的降低而增加的。
图13的曲线图是作为一个例子来显示,自间隙,[I],和空位,[V],的起始浓度在沿着硅棒或硅片的半径方向,随着Go的数值增加,从而V/Go比值减小而变化。请注意,在V/I边界上,发生从空位为主材料向自间隙为主材料的转变。
图14是单晶硅棒或硅片的顶视图,其中分别显示了空位为主材料区域,V,和自间隙为主材料区域,I,以及在其间的V/I边界。
图15是一个单晶硅棒的纵向截面图,其中显示硅棒恒定直径部分的一个轴对称区的细节。
图16是一轴向切割并经历了一系列氧淀析热处理的硅棒的少数载流子寿命扫描所产生的图象,此图详尽的显示了一个空位为主材料的圆柱形区域,一个自间隙为主材料的环形轴对称区,它们之间的V/I边界,以及一个有堆积间隙缺陷的区域。
图17是提拉速率(也即籽晶上提速率)和晶体长度的函数关系图,它表明沿着一部分晶体长度,提拉速率是如何线性下降的。
图18是一轴向切割并经历了一系列如例6中所述的氧淀析热处理的硅棒的少数载流子寿命扫描所产生的图象。
图19是四根单晶硅棒的提拉速率和晶体长度的函数关系图,图中曲线分别用1-4标出,由此可得到如例6中所述用V*(Z)标出的曲线。
图20是在熔液/固体界面上的平均轴向温度梯度Go和径向位置的函数关系图,图中给出了如例7中所述的两种情况。
图21是空位,[V],或自间隙,[I],的初始浓度,与径向位置的函数关系图图中给出了如例7中所述的两种情况。
图22是温度和轴向位置的函数关系图,图中给出了如例8中所述的两种情况下,硅棒中的轴向温度分布。
图23是在图22中所述的两种冷却条件下得到的自间隙浓度图,在例8中有更详尽叙述。
图24是一轴向切割并经历了一系列氧淀析热处理的整根硅棒的少数载流子寿命扫描所产生的图象,如例9中所述。
图25本图说明V/I边界位置和单晶硅棒长度的函数关系,如例10中所述。
图26a是离硅棒肩部约100mm到约250mm的一段硅棒,经轴向切割,再经过一系列如例11中所述的氧淀析热处理步骤后,少数载流子寿命扫描所产生的图象。
图26b是离硅棒肩部约250mm到约400mm的一段硅棒,经轴向切割,再经过一系列如例11中所述的氧淀析热处理步骤后,少数载流子寿命扫描所产生的图象。
图27是在硅棒不同的轴位置上轴向温度梯度,Go,的曲线图,如例12中所述。
图28是在硅棒不同的轴位置上,V/Go的径向变化图,如例12中所述。
图29此图说明轴对称区域的宽度和冷却速率的关系,如例12中所述。
图30是轴向切割的一段硅棒的照片,这段硅棒位于整个硅棒离肩部约235mm到约350mm处,切割后经铜染色和缺陷显示腐蚀,如例12中所述。
图31是轴向切割的一段硅棒的照片,这段硅棒位于整个硅棒离肩部约305mm到约460mm处,切割后经铜染色和缺陷显示腐蚀,如例12中所述。
图32是轴向切割的一段硅棒的照片,这段硅棒位于整个硅棒离肩部约140mm到约275mm处,切割后经铜染色和缺陷显示腐蚀,如例12中所述。
图33是轴向切割的一段硅棒的照片,这段硅棒位于整个硅棒离肩部约600mm到约730mm处,切割后经铜染色和缺陷显示腐蚀,如例12中所述。
图34本图说明在不同配置的热区中可能得到的平均轴向温度梯度,Go(r),的径向变化。
图35本图说明在四种不同的热区配置中的硅棒的轴向温度分布。
图36是硅片(白色背景)的一个截面的放大照片,该硅片原没有增强氧化层,根据本方法在氮化气氛中热退火,接着经NEC-1处理。
图37是图36中硅片截面一部分的一张放大倍数更大的照片,它细致的表明确实没有裸露区。
图38是硅片(白色背景)的一个截面的放大照片,该硅片原没有增强氧化层,根据本方法在氮化气氛中退火,接着经受热氧化处理。
图39是图38中硅片截面一部分的一张放大倍数更大的照片,它更细致的表明裸露区的存在。
图40是硅片(白色背景)的一个截面的放大照片,该硅片原没有增强氧化层,根据本方法在氮化气氛中退火,接着在硅片的一个面上经受热氧化处理。
图41是图40中硅片截面一部分的一张放大倍数更大的照片,它细致的表明在硅片被屏蔽的一侧确实没有裸露区。
具体实施方式
根据本发明,一种硅-绝缘体结构含有一单晶硅器件层,此器件层有一较大半径宽度的轴对称区,其中基本没有空位或硅自间隙这种本征点缺陷的堆积。这样的器件层是更可取的,因为由于没有这种堆积缺陷,得到的SOI结构有提高性能的潜力。另外这种SOI结构可以有一个提高了吸附杂质能力的基底硅片,它在经受几乎任何电子器件制作过程的热处理周期中能形成氧淀析物的一个理想的非均匀分布。
基底硅片
为了制备SOI结构,本发明中的基底硅片可以从本领域中通用的几乎任意材料得到,例如石英或蓝宝石。然而本发明的基底硅片最好用”理想淀析”单晶硅片来制备。如同别处所描述的(参阅例如PCT/US98/03686),可以制备这样的硅片,它在几乎任意电子学器件制作过程中,将形成一足够的深度的裸露区以及一体区,这体区中含有足够密度的氧淀析物以起到内部吸气(“IG”)的作用。有利的是,用在半导体硅制造工业上普通使用的工具,几分钟就能把理想淀析硅片制作成。这方法在硅中建立了一”模板”,这模板确定或“印下“在电子学器件生产过程中氧淀析的方式。
理想淀析硅片的起始材料,是根据通常的切氏单晶生长方法生长的单晶硅棒,加以切割得到的单晶硅片。这种切氏方法以及标准的硅切片、研磨、腐蚀及抛光等技术已公开在,例如F、SHIMURA,SEMICOUDUCTOR  SILICON  CRYSTAL TE CHNOLGY,ACADEMIC PRESS,1989和 SILICON CHEMICAL ETCHING,(J.GRABMAIER ED.)SPRINGER-VERLAG,NEW YORK,1982(在此引入作为参考)。
切氏方法生长的硅,典型的氧浓度在约5×1017到9×1017atoms/cm3之间(ASTM标准F-121-83)。因为在理想淀析硅片中,硅片的氧淀析行为变得基本上与氧浓度无关,因而起始硅片的氧浓度可以在用切氏方法可以得到的浓度范围的任意处,甚至于可以超出这个范围。
在硅片籍以切割出的单晶硅棒中可以形成氧淀析成核中心,这取决于从硅的熔点温度(约1410℃)通过约750℃到约350℃的温度范围,单晶硅棒的冷却速率。然而起始材料中是否存在这些成核中心对本发明不是事关重要的,如果这些中心能够在不到约1300℃的温度下通过热处理硅片加以化解的话。某些热处理,例如在约800℃的温度下退火硅约四小时,可以使这些中心稳定化,以使它们在不大于1150℃的温度下不能被化解。对氧淀析物目前的检测极限是5×166淀析物/cm3。目前可用的技术不能直接检测氧淀析成核中心的存在(或密度)。然而可以用各种技术来间接检测其存在。如前所述,在硅中事先存在的氧淀析成核中心可以使之稳定化,并通过硅的氧化淀析热处理,淀析物能够在这些位置上生长。因而这些成核中心的存在就可以在氧淀析热处理后,例如在800℃下退火硅片四小时,然后在1000℃下退火硅片16小时,被间接的测量到。
在硅单晶中作为杂质存在的替代原子碳,有促使氧淀析成核中心形成的功能。由于这个理由和其他理由,单晶硅起始材料中的碳原子浓度最好要小,也即,单晶硅中的碳原子浓度应小于约5×1016atoms/cm3,小于1×1016 atoms/cm3较好,小于5×1015 atoms/cm3更好。
现请参照图1,理想淀析硅片的起始材料,单晶硅片1,有前表面3,后表面5,以及前后表面之间的一个想象的中央平面7,在文中用“前”“后”来区分硅片的二个通常是平面的主表面,这里所讲的硅片的前表面不一定是以后在上面要制作电子学器件的表面,这里所讲的硅片的后表面也不一定是与上面要制作电子学器件的表面相对的硅片的主表面。另外,因为硅片一般总有一些总厚度变化(TTV),一些凹凸不平,因此前表面上每一点和后表面上每一点的中间点不会精确地在一个平面内,然而作为一个实际问题,TTV,凹凸不平通常很小,以致作为很好的近似,可以讲中间点落在一个假象的中央平面上,这个面与前后表面有几乎相等的距离。
在第一个实施例中,硅片1在步骤S1中在包含氧的气氛下热处理,从而生长一层表面氧化层9,这氧化层包围了整个硅片。一般讲,这氧化层的厚度要大于在硅片上形成的自然氧化层(约15A°Angstroms,埃);氧化层的厚度最好不小于约20A°Angstroms,在某些实施例中,不低于25A°Angstroms,甚至于不低于约30A°Angstroms。然而,迄今为止的实验证据表明,厚度大于30A°Angstroms的氧化层,虽然没有干扰想要的效果,但也没有或几乎没有什么好处。
在步骤S2,硅片经受热处理,在此步骤中硅片被加热到高温,以形成从而增加了在硅片1中晶格空位13的数密度。这个热处理步骤最好在快速热退火炉中进行。在此炉中硅片被快速加热到目标温度并在这温度下退火短时间。通常硅片经受大于1150℃的温度,经受不小于1175℃更好,经受不小于约1200℃再好,在约1200℃与1275℃之间最好。
在第一个实验例中,快速热退火步骤是在存在氮化气氛下进行的,也就是说,气氛中包含氮气(N2)或能够氮化暴露硅表面的含氮的化合物气体如氨。该气氛中也可只由氮或氮化合物气体组成,也可以额外包含一种非氮化气体,例如氩。在获得退火温度时,硅片中各处的空位浓度几乎立刻增加。硅片在该温度下通常至少保持一秒钟,典型的至少保持数秒钟(例如至少3秒),最好保持数十秒(例如20、30、40,或50秒)。根据对硅片的特性的要求,也可以保持高达约60秒的时间(这已接近市售快速热退火炉的极限),这样得到的硅片将有较均匀的空位浓度(数密度)分布。
基于迄今为止的实验证据,在进行快速热退火步骤的气氛中,氧,水蒸汽和其他氧化气体的分压最好不要超过某个较小值,也即气氛中或者完全没有氧化气体的存在,或者这些气体的分压不足以注入足够数量的硅自间隙原子从而抑制空位浓度的建立,虽然尚未精确确定氧化气体浓度的低限,但已经表明氧的分压在0.01大气压(atm)或10,000ppma,没有观察到空位浓度增加和任何效应。因而,气氛中氧和其他氧化气体的分压小于0.01atm(10,000ppma)为好,气氛中这些气体的分压不超过约0.005atm(5,000ppma)更好,不超过0.002atm(2,000ppma)再好,不超过0.001atm(1000ppma)最好。
快速热退火步骤除了引起晶格空位形成以外,还引起在硅起始材料中没有稳定化的氧淀析成核中心的瓦解。这些成核中心可以在,例如,硅片籍以切割出的单晶硅棒生长过程中形成,也可以是硅片或硅片籍以切割出的硅棒以前的热历史中某些其他事件的结果,因而在起始材料中这些成核中心的是否存在不是事关重要的,如果在快速热退火步骤中这些中心能够被瓦解的话。
快速退火可以用很多种市售快速热退火(“RTA”)炉来实现,在这些炉中,硅片各自被一排排高功率灯加热。RTA炉能够快速加热硅片,例如它能把一片硅片在几秒钟内从室温加热到1200℃。一种市售RTA炉是AG Associates(Mountain View,CA)610型。
本征点缺陷(空位和硅自间隙)能够在单晶硅内扩散,其扩散速率与温度有关。因此本征点缺陷的浓度分布是本征点缺陷的扩散系数和复合率的函数,而复合率也是温度的函数。例如,硅片在快速热退火步骤中进行退火的温度附近,本征点缺陷是相对地可移动的,而在高达700℃的温度下,在半导体硅制造工业任意有实际意义的时间内,本征点缺陷几乎是不移动的。迄今为止的实验证据表明,空位的有效扩散速率,在低于约700℃时显著变慢,也许高达800℃,900℃以至于1000℃,在半导体硅制造工业任意有实际意义的时间内,能够认为空位是不能移动的。
在完成步骤S2以后,在步骤S3中,通过晶格空位在硅单晶中相对地可移动的温度范围,快速冷却硅片。当通过这个温度范围硅片的温度下降时,空位扩散到氧化层9处并被湮灭,从而导致空位浓度分布的变化,其变化程度依赖于硅片保持在这个温度范围内一个温度上时间的长短。如果硅片在这个温度范围内这个温度上保持无限长的时间,那么空位浓度将在整个硅片体内11再次变得足够均匀,其浓度的平衡值比才完成热处理步骤的瞬间晶格空位浓度要小许多。然而通过快速冷却硅片,会得到晶格空位的不均匀分布,空位浓度最大值在中央平面7上或在它附近,而沿着指向硅片的前表面3的方向或指向硅片后表面5的方向,空位浓度减小。一般讲,在这个温度范围内的平均冷却速率要不低于约每秒5℃,不低于约每秒20℃更好。根据裸露的要求深度,平均冷却速率可不低于约每秒50℃为好,不低于约每秒100℃更好,而对于某些应用,现在优选地用在每秒约100℃到每秒约200℃这样范围内的冷却速率。一旦硅片冷却到晶格空位在单晶硅中相对地可移动的温度范围以外的一个温度,冷却速率显得不再显著影响硅片的淀析特性,因而就不需要严格控制。通常冷却步骤可以处于和加热步骤同一气氛下进行。
在步骤S4,硅片经受氧淀析热处理。例如,硅片可以在800℃温度下退火4小时接着在1000℃温度下退火16小时。或者可以作为一种电子学器件制作过程的第一步,把硅片放进约800℃温度的炉子中。当加载到该温度下的炉子中去时,以前快速热处理过的硅片将有分离的区域,它们有不同的氧淀析行为。在高空位区(硅片体内),当硅片进入炉时,氧原子快速成团,在达到加载温度时,氧原子成团过程已经结束并达到氧原子团的一种分布,这分布只取决于空位的开始浓度。在低空位区域(靠近硅片表面),硅片行为和没有事先存在氧淀析成核中心的正常硅片一样,也即,没有观察到氧原子成团过程。如果温度升高到800℃以上或者如果该温度保持恒定,在富空位区中的原子团将生成淀析物,从而消耗了氧原子团,而在少空位区却什么也没有发生。通过把硅片分成各个不同空位浓度的区域,可以有效地建立起一块模板,通过该模板写下氧淀析图样,在晶片装进炉内的时刻,该图样即行固定。
如图1所示,在基底硅片中得到的氧淀析物的深度分布有这样的特征:有15及15′无氧淀析物材料的清晰区域(裸露区),它们从前表面3及后表面5分别延伸到深度、t和t′处。在这两个无氧淀析物区域15和15′之间,是区域17,它含有基本均匀的氧淀析物密度。
在区域17中氧淀析物的浓度首先取决于加热步骤,其次取决于冷却速率。通常在加热步骤中温度愈高,退火时间愈长,氧淀析物的浓度也愈大,惯常得到的淀析物浓度在约1×107到约5×1010淀析物/cm3范围内。
从前后表面出发无氧淀析物材料区(裸露区)15,15′的深度、t,t′,首先是通过晶格空位在硅中相对地可移动的温度范围的冷却速率的函数。一般讲,冷却速率愈小,t,t′愈大。可以得到的裸露区的深度至少约10,20,30,40,50,70甚至100微米。重要的是,裸露区的深度基本上和电子器件制作过程的细节无关,另外它也和氧的外扩散无关,而在常规工艺过程中是有关的。
虽然在本方法中使用的快速热处理可以导致从硅片的前后表面少量氧的外扩散,但外扩散的量显著的少于为形成裸露区的常规过程中观察到的数值。其结果是,理想淀析硅片的间隙氧浓度,作为离表面距离的函数是足够均匀的。例如,在氧淀析热处理以前,硅片从中心到离硅片表面不足15微米处,可以有颇为均匀的间隙氧浓度,如果从硅片中心到离硅片表面不足10微米有颇为均匀的间隙氧浓度则较好,从硅片中心到离硅片表面不足5微米更好,从硅片中心到离硅片表面不足3微米最好。在以上叙述中,颇为均匀的氧浓度意味着氧浓度变化不到约50%,不到约20%更好,如不到10%最好。
一般讲,氧淀析热处理并不导致显著数量的氧从热处理硅片向外扩散。因而裸露区内距离硅片表面几个微米以上地方的间隙氧浓度并不因淀析热处理而显著变化。例如,如果硅片的裸露区位于硅表面和距离D1(至少约10微米)之间,而D1是从硅的前表面指向中央平面来量度的,那么在裸露区中离开硅表面的距离为1/2 D1处的氧浓度一般至少为裸露区中间隙氧浓度峰值浓度的约75%。对于某些氧淀析热处理,在这位置的间隙氧浓度甚至可以更大,也即大于裸露区中最大氧浓度的至少80%,85%,90%,甚至95%。
在第二个实施例中,用非氮化气氛来代替在第一个实施例中在加热(快速热退火)和冷却步骤中所用的氮化气氛。适当的非氮化气氛包括氩,氦,氖,二氧化碳,和其他这类非氧化,非氮化元素和化合物气体或这些气体的混合气体。和氮化气氛一样,非氮化气氛可以含有一个比较小的氧的分压,也即小于0.01atm(10,000ppma)分压,如小于0.005atm(5,000ppma)更好,小于0.002atm(2,000ppma)再好,小于0.001atm(1000ppma)最好。
在第三个实施例中,免去步骤S1(热氧化步骤),起始硅片只有一自然氧化层。然而当这样的硅片在氮气氛下退火时,其效果与氧化层的厚度大于自然氧化层厚度(增强氧化层)的硅片在氮气中退火时观察到的不同。当具有增强氧化层的硅片在氮气氛下退火时,一旦硅片达到退火温度,整个硅片中的空位浓度几乎立即有一个基本均匀的增加;另外空位浓度并不随给定退火温度下退火时间的增加而显著增长。然而如果硅片只有一层自然氧化层,并且硅片的前后表面均在氮中退火,得到的硅片的空位浓度(数密度)的分布,在硅片的截面上通常是“U形”;也即,最高浓度将在前后表面上或几个微米内,而整个硅片体内将有一个相对恒定的和较小的浓度,硅片体内的最小浓度一开始和有增强氧化层硅片中得到的浓度近乎相等。另外,退火时间增加将导致只有自然氧化层的硅片中空位浓度的增加。
实验证据进一步表明,对于只有自然氧化层的硅片和有增强氧化层的硅片之间的行为上的差别,可以通过在气氛中加入分子氧或其他氧化气体来避免。换言之,当只有自然氧化层的硅片在含有一小的氧分压的氮化气氛中退火时,硅片的行为与有增强氧化层的硅片相同,虽然没有任何特别理论依据,可以认为比自然氧化层为厚的表面氧化层,作为一个屏障起了阻止硅氮化的作用。因而这氧化层可以在起始硅片上就有,也可以在退火步骤中通过生长一增强氧化层在该处形成。
因而根据本理想淀析硅片方法,在快速热退火步骤的气氛中最好包含至少约0.0001atm(100ppma)的氧分压,至少约0.0002atm(200ppma)更好。然而根据以前所述的理由,氧的分压以不超过0.01atm(10,000ppma)为好,低于0.005atm(5,000ppma)更好,低于0.002atm(2,000ppma)再好,低于0.001atm(1000ppma)最好。
然而应当指出,作为利用含有氧分压的气氛的一个替代方法,在根据步骤S2完成在氮气氛或中性气氛下退火后,只要使硅片在氧气氛下经受一次热退火或快速热退火处理。这个氧退火步骤可以在硅片已经冷却后进行,也可以在起始热退火步骤已经完成,硅片仍处在高温下进行。另外,上述氧退火步骤也可以在上述各种实施例中,被选用作为进一步改变硅片中空位浓度分布从而改变硅片中氧淀析图样的方法。
虽然没有特别的理论依据,我们相信,氧退火导致硅表面的氧化,其结果导致建立一向内流动的硅自间隙流,这个向内的自间隙流。通过先在表面引起复合然后向内引起复合,有逐渐改变空位浓度分布的效果。因而就可以建立一个低空位浓度的区域,它在经历氧淀析热处理之后,就形成具有这样深度的裸露区,这个深度对于在硅片上制作的器件的具体应用是优选的。
对于在体17内有峰值空位浓度的硅片,区域15及15′的深度t和t′,可以通过控制表面氧化速率选择性地增加。而氧化速率又依赖于许多因素,例如气氛条件,温度,该氧化步骤的时间。例如氧化速率随气氛中氧浓度增加而增加,而当使用热蒸汽时具有最大的速率。
应当指出,可以通过调整温度,退火的时间,和气氛条件(即气氛的组分以及氧的分压)经验地确定为优化深度t和/或t′氧化处理的精确条件。然而如果不用纯氧或热蒸汽,氧在气氛中的分压最好至少约0.0001atm(100ppma),至少约0.0002atm(200ppma)更好。在这方面应当指出,对于热退火步骤S2的关于氧含量或氧分压的限制对本方法这个选用的步骤并不适合。另外如果要基本保持区域17中的峰值空位浓度,氧化处理温度最好要超过约1150℃。如至少约等于热处理步骤S2中使用的温度更好。虽然没有特殊的理论依据,我们相信如果温度小于热处理中使用的温度,在区域17中的峰值空位浓度将由于空位和自间隙的直接复合而实际下降。
当氧化处理过程结束后,可以如步骤S3那样,通过晶格空位在单晶硅中相对地可移动的温度范围,迅速冷却硅片。通过快速冷却硅片,在硅基底内空位浓度分布有效地被“冻住”,从而建立一种晶格空位的非均匀分布。为了避免把已经建立的空位浓度分布丢失或擦除,在这个温度范围内以至少每秒5℃的平均速率来冷却是可取的。然而冷却速率至少每秒约20℃更好。应当注意到,当冷却速率变化时,得到的分布可以进一步修正,因而取决于要得到怎样的分布,平均冷却速率可以至少每秒约50℃,每秒约100℃,甚至高达每秒200℃或更高。
硅片一旦冷却到单晶硅中晶格空位相对地可移动的温度范围以外时,冷却速率对于硅片的淀析特性不再有显著影响,因而就不需要严格控制。通常,冷却步骤可以处于与加热步骤同一气氛下进行。
这个单独的氧化处理,是前面详细描述的用调整冷却速率来控制空位浓度分布的一个可取的替代方法。相应地,当使用此氧化处理时,在步骤S4的冷却速率可能要大于此处所述。另外应当注意到当t及t′的要求深度大于几十微米时,这种氧化处理是优选的方法。
应当进一步注意到,氧化处理提供的灵活性使得这种方法可以在空位浓度分布通常为“U形”的硅片上成功地进行。更具体地讲,如前所述,如果一片硅片,其表面只有一层自然氧化层,使它经受热退火步骤S2,这样得到的硅片将有通常为“U形”的空位分布。通过使该硅片经受氧化退火处理,空位浓度可以改变,选择性地决定暴露条件以产生一种和理想淀析硅片方法一致的所要求的空位分布。
在理想淀析硅片方法的其他实施例中,硅片的前表面和后表面可以暴露在不同气氛下,每一种气氛可以包含一种或多种氮化或非氮化气体。例如硅片前面暴露在非氮化气氛中,而背面可以暴露在氮化气氛中。另一种是,多片硅片(例如2,3或更多硅片)可以面对面地堆起来同时退火。当以这种方式退火时,面对面接触的那些面,在退火时与气氛机械的隔离。又一种是,取决于快速热退火步骤中使用的气氛和对硅片氧淀析物的分布的要求,氧化层可以只在硅片要求有裸露区一侧,例如前表面3上形成。(参阅图1)
制备理想淀析硅片的起始材料可以是抛光了的,也可以是仅研磨、腐蚀而没有抛光的硅片。另外这种硅片可以是以空位或自间隙点缺陷作为主要的本征点缺陷。例如这种硅片从中心到边缘可以是以空位为主、从中心到边缘以自间隙为主、或者包含空位主材料的中心核,环以自间隙主材料的轴对称环。
利用本发明的理想淀析硅片作为SOI结构的基底硅片(handlewafer)是优选的,因为它提供了一种方法,通过这种方法可以在本发明的绝缘氧化层以外,有效地把硅片体内的金属杂质陷入。因而由于金属杂质淀析而形成的淀析物,只在硅片体内形成并远离SOI结构中要紧的氧化层和器件层。
器件层
本发明SOI结构的器件层是单晶硅,它最好包含一个基本没有堆积本征点缺陷的区域。关于形成基本没有这种缺陷并由此可以得到器件层的单晶硅片,应该注意到本征点缺陷的类型和初始浓度,在硅棒从凝固温度(即约1410℃)冷却到大于1300℃的一个温度(也即不低于约1325℃,不低于约1350℃,或甚至不低于约1375℃)就被确定了;也即这些缺陷的类型和起始浓度由比值V/Go控制,其中V是生长速度而Go是在这温度范围内平均轴向温度梯度。
现在参看图11,当增加V/Go的数值时,在V/Go的临界值附近,发生从逐渐减小的自间隙占优势生长到逐渐增加的空位占优势生长的一个转变。根据目前可以得到的讯息,这个临界值约为2.1×10-5cm2/sK,其中Go在这样的条件下确定,在这个条件下,轴向温度梯度在上述温度范围内是恒定的。在这个临界值上,这些本征点缺陷处于平衡之中。然而当V/Go的值超过临界值,空位浓度增加。同样当V/Go的值降到临界值以下,自间隙浓度增加。如果系统中这些浓度达到临界过饱和的水平,并且如果点缺陷移动性足够高,那么一个反应,或一个堆积事件大概将发生。
相应的,如同其他处的报道(参阅例如PCT/US98/07365和PCT/US98/07304),已经发现,空位或自间隙堆积以引起缺陷的反应是能够被抑制的。虽然没有特别的理论依据,通常相信在晶棒生长和冷却的过程中,控制空位和自间隙的浓度以使系统自由能的变化(ΔG)绝不超出这些堆积反应会自发发生的某个临界值,那么这些反应就能被抑制。换言之,人们相信,通过防止系统变成空位或自间隙临界过饱和,就可以避免空位或自间隙的堆积。
建立一个足够低的空位或自间隙的初始浓度(由V/Go(r)来控制,其中V/Go(r)表示V/Go是径向位置的函数,以后将进一步讨论),使临界过饱和决不会达到,就能防止这缺陷的形成。然而在实践中,这种浓度难于在整个晶体半径上获得,因而一般讲,在晶体凝固以后(也即在建立由V/Go(r)确定的初始浓度以后),通过减小初始空位浓度或初始间隙浓度来避免临界过饱和。
由于自间隙较高的移动性(通常约10-4cm2/秒),而空位的移动性较小,因而就可以通过自间隙径向扩散到位于晶体表面的漏(sink),或扩散到位于晶体内部的空位为主区域,在相当大的距离范围内(也即约5cm到约10cm的距离或更多)去影响自间隙和空位的抑制。如果有足够的时间来允许本征点缺陷初始浓度的径向扩散,那么径向扩散就能有效地用来抑制自间隙和空位的浓度。一般讲,扩散时间依赖于自间隙和空位初始浓度的径向变化,较小的径向变化,需要较短的扩散时间。
通常,对于用切氏方法生长的单晶硅,平均轴向温度梯度,Go,随着半径的增大而增大。这意味着V/Go在棒的整个半径上不是单一的值。作为这种变化的结果,本征点缺陷的类型和初始浓度也不是恒定的。如果在沿着硅棒半径40的某些点上达到,如图13,14中V/I边界20所示的V/Go的临界值,材料将从空位占优势转向自间隙占优势。另外,此硅棒将包含一个以自间隙为主材料的轴对称区域60(其中硅自间隙原子的初始浓度随半径的增加而增加),包围在以空位为主材料圆柱形区80(其中,空位起始浓度随半径的增大而减小)外面。
当包含V/I边界的硅棒从凝固温度冷却时,间隙原子和空位沿径向的扩散会导致自间隙和空位的复合,从而导致V/I边界向内的移动。另外,当晶体冷却时,还将发生自间隙向晶体表面的径向扩散。在晶体冷却时,晶体表面能够保持近乎平衡的点缺陷浓度。点缺陷的径向扩散会趋于减小在V/I边界外的自间隙浓度和边界内的空位浓度。因而如果有足够长的扩散时间,各处的空位和自间隙浓度可以达到这样的状况:这些相应系统的自由能将小于会发生堆积反应的临界值。
参看图15,通过优选地控制了包括生长速度V,平均轴向温度梯度,Go,和冷却速率等晶体生长条件,使根据切氏方法生长的单晶硅棒100,包含一根中央轴120,一籽晶锥体140和尾部锥体160以及在籽晶锥体和尾部锥体之间的一个恒定直径区域180。籍以得到本发明硅片的硅棒的恒定直径部分有一个圆周边缘200,以及从中央轴120到圆周边缘200的半径40。生长条件控制到使形成(I)基本无缺陷的自间隙为主材料的轴对称区域60和/或(II)空位为主材料的轴对称区域80,其中至少一部分90是基本无缺陷的。当存在轴对称区域60和90时,它们可以有变化的宽度,这在下面将详细讨论。
生长速度V,平均轴向温度梯度Go,(如以前所定义的)通常控制到使比值V/Go的值在V/Go临界值的约0.5倍到约2.5倍之间(也即约1×10-5cm2/sK到约5×10-5cm2/sK,这数值是根据V/Go的临界值现在可以得到的讯息算出)。如果能使V/Go的值在V/Go临界值的约0.6倍到约1.5倍(也即约1.3×10-5cm/sK到3×10-5cm/sK)更好,使V/Go的值在V/Go临界值的约0.75倍到约1.25倍最好(也即约1.6×10-5cm/sK到约2.1×10-5cm/sK,这数值是根据V/Go临界值现在可以得到的讯息算出)。在某个具体的优选实例中,在轴对称区域90中的V/Go在V/Go临界值和V/Go的临界值的1.1倍之间。在另一个具体的优选实例中,在轴对称区域60中的V/Go的值在V/Go临界值的0.75倍和V/Go的临界值之间。
为了尽量增加轴对称区域60或90的宽度,硅棒从固化温度冷却到大于1050℃的一个温度,其时间长短最好(i)对于150mm标称直径的硅晶体,至少约5小时,不低于约10小时为好,不低于约15小时更好,(ii)对于200mm标称直径的硅晶体,至少约5小时,不低于约10小时为好,不低于约20小时更好,不低于约25小时再好,不低于约30小时最好,(iii)对于标称直径大于200mm的晶体,至少约20小时,不低于40小时为好,不低于60小时更好,不低于75小时最好。可以用本领域中已知的任何方法来减小热迁移,包括用绝缘体,加热器,辐射屏蔽和磁场,从而来控制冷却速率。
平均轴向温度梯度,G0,的控制可以通过晶体提拉器”热区”的设计来获得,也即制作加热器的石墨(或其他材料),绝缘,热和辐射屏蔽及其他。虽然设计的各个细节依赖于晶体提拉器的品牌和型号,然而一般讲,可以用本领域的各种现在已知的方法,通过控制熔液/固体界面上的热转移来控制Go,这些方法包括反射器,辐射屏蔽,通气管,光导管及加热器。一般讲,Go沿着半径方向上的变化可以通过在熔液/固体表面上方约一个晶体直径的范围内安置一个这样的装置而减到最小。通过调整该装置相对于熔液和晶体的位置,可以进一步控制Go。这可以通过调整该装置在热区中的位置,或者通过调整熔液表面在热区中的位置来实现。另外,如果使用一个加热器,还可以通过调整提供给加热器的功率来进一步控制Go。这些方法中的任一种方法或全部方法能够在成批切氏过程中用上,在这过程中,熔液使用殆尽。
对于本方法的某些实例,为制备基本无缺陷的硅片,平均轴向温度梯度Go,在硅棒直径上各个位置相对恒定通常是可取的。然而应当注意到,虽然热区设计的改进可以使Go的变化减到最小,但和保持一个恒定生长速率相联系的机械问题成为一个更加重要的因素。这是因为生长过程对于提拉速率的任何变化变得较前敏感得多,而它又反过来影响了生长速率V。从过程控制方面来讲,这意味着沿硅棒半径Go的数值有所变化是有利的。然而Go数值的显著差别,又导致自间隙的高浓度,通常愈靠近边缘愈高,从而增加了避免形成堆积本征点缺陷的困难。
鉴于如上所述,Go的控制涉及尽量减小Go径向变化和保持有利的过程控制条件这两者之间的平衡。因而,在晶体长度已有约一个硅棒直径以后,提拉速率一般在约0.2mm/minute(毫米/分)到约0.8mm/minute之间。提拉速率在约0.25mm/minute到约0.6mm/minute更好,在约0.3mm/minute到约0.5mm/minute之间再好。应当注意到提拉速率既依赖于晶体直径,又依赖于晶体提拉器的设计。上述的范围通常是对于200mm直径晶体的。一般讲,当晶体直径增加时,提拉速率要减小。然而晶体提拉器也可设计成允许提拉速率比这里所述的为高。因而,晶体提拉器最好设计得既能使提拉速率尽可能快,同时还能顾及符合本发明的一个或多个轴对称区域的形成。
通过控制从固化温度(约1410℃)到某个温度的冷却速率可以控制自间隙扩散的数量,在该温度上,对于半导体硅制造工业实际目的,可以认为硅自间隙已不能移动。在硅的凝固温度附近,也即约1410℃,硅自间隙原子的可移动性很强。然而这个移动性随单晶棒的温度的减小而减小。一般讲,自间隙的扩散速率下降这么大的程度以至于在小于约700℃的温度时,也许在高达800℃,900℃,1000℃甚至1050℃时,在半导体硅制造工业有实际意义的时间内,它们基本上是不动的。
在这方面应当注意到,虽然从理论上讲,发生自间隙堆积反应的温度可以在一个宽广的温度范围内变化,但作为一个实际问题,对于常规的切氏方法生长的硅单晶,这个温度范围似乎是比较窄的。这是根据切氏方法生长的硅一般得到的初始自间隙浓度的范围是比较窄的这一事实所引起的一个结果。因而一般讲,自间隙堆积即使要发生,它也只发生在约1100℃到800℃的温度范围内,典型的发生在1050℃温度上。
因而,在自间隙可移动的温度范围内,取决于热区的温度,冷却速率通常在约0.1℃/minute(℃/分)到约3℃/minute之间。冷却速率在约0.1℃/minute到约1.5℃/minute较好,在约0.1℃/minute到约1℃/minute更好,在约0.1℃/minute到约0.5℃/minute再好。
在自间隙可移动的温度范围内,通过控制硅棒的冷却速率,自间隙可以有更长的时间扩散到位于晶体表面的漏或到空位为主的区域并在那里被湮灭。从而减小了这种间隙的浓度,起了防止堆积事件发生的作用。通过控制冷却速率,利用间隙的扩散性可以放松对V/Go的要求,否则为了得到无堆积缺陷的轴对称区,可能需要对V/Go有苛刻的要求。换言之,可以通过控制冷却速率以使间隙有更长的时间来扩散这一事实的结果是:为了得到无堆积缺陷的轴对称区,可以接受的V/Go值,相对于临界值而言,有较大的范围。
为了在晶体足够长的恒定直径部分得到这样的冷却速率,必须考虑硅棒底锥的生长过程,以及考虑底锥生长完成以后硅棒的处理。通常在硅棒恒定直径部分生长完成以后,要增加提拉速率以使硅棒开始变细形成底锥。然而提拉速率的这种增长,如以前所讨论的,可能使恒定直径部分的下端在间隙足够可移动的温度范围内,冷却得更快。因而,这些间隙可能没有足够的时间扩散到漏上从而被湮灭;也即,在硅棒下端的浓度可能没有被减小到足够的程度,从而可能形成间隙缺陷的堆积。
为了防止在硅棒下端形成这种缺陷,最好按切氏方法使硅棒的恒定直径部分有均匀的热历史。为了得到均匀的热历史,可以通过把硅棒从熔液中以比较均匀的速率拉出,不仅在生长恒定直径部分时,还要在生长晶体的底锥时,甚至也许在生长底锥之后都要保持。更具体的讲,当开始生长底锥时,最好建立这样的底锥提拉速率,它能保证仍然保持在约1050℃温度以上的硅棒恒定直径部分的任一区域,比起已经冷却到1050℃以下的恒定直径部分的其他区域,将经历相同的热历史,而后者包含一个无堆积本征点缺陷的轴对称区域。可以用,例如(i)相对于在生长晶体恒定直径部分时坩埚和晶体的旋转速率,降低生长底锥时坩埚和晶体的旋转速率,和/或(ii)相对于底锥生长时常规提供的功率,在底锥生长时增加提供给用于加热硅熔液的加热器的功率,以得到比较恒定的提拉速率。这些过程变量的附加调整可以单独使用,也可以联合使用。
如前所述,存在着空位为主而又没有堆积间隙缺陷区域的最小半径。这个最小半径的值取决于V/Go(r)和冷却速率。因为晶体提拉器和热区设计可以不同,因而前面给出V/Go(r),提拉速率及冷却速率的范围也可以不同。同样的,这些条件沿着生长晶体的长度也可以不同化。同样如前所述,在某些实例中,无堆积间隙缺陷的间隙为主区域的宽度被优选地最大化了的。因而在一个给定的晶体提拉器中,沿着生长晶体的长度,最好把这个区域的宽度保持在一个值上,这个值尽可能接近,而不要超过晶体半径和空位为主区域的最小半径的差值。
对于一给定的晶体提拉器热区设计,为了使轴对称区域60和90的宽度最大化所需的晶体提拉速率分布可以通过实验来确定。一般讲,这个经验方法包含,首先得到在一个确定的晶体提拉器中生长晶体轴向温度分布的便捷易得的数据,以及在同一提拉器中生长晶体平均轴向温度梯度的径向变化的数据。这些数据一起被用来提拉一根或多根单晶硅棒,然后对它们分析,以确定是否存在堆积间隙缺陷。以这样的方法,就可以确定最佳提拉速率分布。
除了由于在沿着硅棒半径,Go的增加而引起V/Go的径向变化,还可以由于V的变化,或由于切氏过程中Go的自然的变化,而引起V/Go的轴向变化。对于一个标准的切氏过程,因为要调整提拉速率以使在整个生长周期中,保持硅棒有恒定直径,因而V是变化的。提拉速率的这些调整或变化反过来又使得V/Go沿着恒定直径部分的硅棒长度变化。因而在本方法中用控制提拉速率以使硅棒的轴对称区域的宽度最大化是可取的。然而硅棒的直径可能因此发生变化。为了保证得到的硅棒有一个恒定的直径,最好让硅棒生长到一个大于所要求的直径,接着用本领域中的标准方法来去除硅棒表面多余的材料,从而保证得到一根有恒定直径的硅棒。
再参照图15,本发明的器件层籍以得到的硅片是从单晶硅棒100中切割出的。这硅棒可以包含一个自间隙为主材料的轴对称区域60,该区域还可以包围一空位为主材料的圆柱形区域80,而这圆柱形区中的一部分或全部可以是基本没有堆积本征点缺陷的区域90;自间隙为主的区域60也可以自中心延伸到边缘,空位为主区域90也可以由中心延伸到边缘。
在另一个实施方案中,从V/I边界20沿着半径40指向轴120来量度的轴对称区域90的宽度,至少约15mm,不低于硅棒恒定直径部分半径的约7.5%较好,不低于约15%更好,不低于约25%再好,不低于约50%最好。而在一个特殊的优选方案中,轴对称区域90包含硅棒的轴120,也即轴对称区域90和圆柱形区域80重合。换言之,硅棒100包含了一个空位为主材料的圆柱形区域,其中至少一部分是无堆积缺陷的。另外,轴对称区域90延伸的长度,至少是硅棒恒定直径部分长度的约20%,至少约40%较好,至少约60%更好,至少约80%再好。
在又一个实施方案中,此硅片可以从一单晶硅棒100上得到。这硅棒包含一个轴对称区域60,如从圆周边缘220向内沿半径指向中央轴120来量度,该区域的宽度220通常不小于硅棒恒定直径部分半径的约30%。在某些实施方案中,至少约40%,至少约60%,或甚至至少约80%。另外,轴对称区通常延伸的长度260不小于硅棒恒定直径部分长度的约20%,不小于约40%较好,不小于约60%更好,不小于约80%再好。
应当注意到轴对称区60和90的宽度沿着中央轴120的长度可以有一些变化。因而对于一给定长度的轴对称区,轴对称区60的宽度220用测量从硅棒100的圆周边缘沿半径到离中央轴最远的一点的距离来确定。换言之,宽度是用轴对称区域60给定长度内确定的最短距离来量度的。同样,轴对称区域90的宽度用测量从V/Z边界20沿半径到离中央轴最远的一点的距离来确定。换言之,宽度是用轴对称区域90给定长度内确定的最短距离来量度的。
通过控制生长条件,可以得到基本没有堆积本征点缺陷的硅片。用这样一片硅片作为SO1结构器件层的原材料就产生有这样一个器件层的结构,这个器件层是包含一个径向足够宽的,基本没有堆积本征点缺陷的轴对称区域。由于消除了许多与器件层中存在这种缺陷有关的性能问题,这样一个器件层是有利的。
应当注意到,如果本发明的SOI结构的基底硅片由一片理想淀析硅片构成,那么最好在SOI的器件层附着在基底硅片之前,就进行理想淀析硅片过程,这在后面还要进一步讨论。如果用这样的实施方案,那么在理想淀析硅片过程结束和开始制备SOI结构以前,对基底硅片中的氧淀析成核中心进行稳定化是可取的。另外,如果采用此方法,那么在形成SOI结构时,例如在硅片结合过程,假如SOI过程的处理时间和温度对氧淀析物形成是足够的话,就可以实现步骤S4的氧淀析热处理。
然而还应当注意到,理想淀析硅片过程也可以在准备好SOI结构以后再进行。虽然没有任何特殊的理论依据,可以相信SOI结构的行为和典型的单晶硅片一样,其氧化层如同一自由表面,空位和自间隙可以从这表面上发射出去或扩散到这表面。
SO1结构的制备
有一个基本没有堆积缺陷器件层的SOI结构,如前所述,可以用对”低缺陷密度”单晶硅片进行离子注入的方法来直接得到。如以前指出的那样,离子注入法在本领域中是标准的(参阅如US PATENT NO5,436,175)。如果还要使该结构包含一”理想淀析”基底硅片,那么在低缺陷密度硅片上的理想淀析硅片过程最好在离子注入以前进行。当采用这样的方法时,氧化层将位于裸露区内。
也可以把低缺陷密度硅片与一片基底硅片结合,然后用本领域中通用的硅片减薄技术(参阅例如U.S.Patent NO 5,024,723)腐蚀掉一部分低缺陷密度硅片来制备本发明的SOI结构。如果还要使该SOI结构包含一个”理想淀析”基底硅片,那么最好在基底硅片经受理想淀析硅片过程以后再把低密度硅片结合到基底硅片上去。然而也可以先把低缺陷密度硅片结合到一切氏型单晶硅片上以后,再使整个SO1结构经历一理想淀析硅片过程。
晶格空位的测量
在单晶硅中晶格空位的测量可以用铂扩散分析来实现。通常把铂沉积在样品上并在一个水平表面内扩散,扩散时间和扩散温度最好选择得使Frank-Turuball机制支配着铂扩散但又足以达到铂原子空位染色的稳态。对于有本发明中典型空位浓度的硅片,可以用730℃温度下扩散20分钟,虽然在一个较低的温度下,例如680℃,似乎能更加准确的显示空位。另外为了尽可能减小可能有的硅化过程的影响,铂沉积方法最好只产生小于单原子层的表面浓度,铂扩散技术在他处已有描述,例如,Jacob et al., J.Appl.Phys.,vol.82,p.182(1997);Zimmermann and Ryssel,″The Modeling of Platiaum Diffusion InSilicon Under Non-Equilibrium Conditions,″ J.Electrochemical Society,Vol.139,p.256(1992);Zimmermann,Goesele,Seilenthal andEichiner. ″Vacancy  Concentration  Wafer  Mapping  In  Silicon,″Journal of Crystal Growth,vol.129,p.582(1993);Zimmermann andFalster,″Investigation Of The Nucleation of Oxygen Precipitates inCzochralski Silicon At An Early Stage,″ Appl.Phys Lett.,vol.60,p.3250(1992);and Zimmermann and Ryssel, Appl.Phys.A,vol.55,p.121(1992)。
堆积缺陷的视觉检测
堆积缺陷可以用许多不同的技术来检测。例如,流型(flowpattern)缺陷或D-缺陷通常是这样来检测的:先把单晶硅样品在Secco腐蚀液中腐蚀约30分钟,然后再对样品进行显微镜观察(参阅例如HYamagishi et al.,Semicond Sci.Technol,7,A135(1992))。虽然上述是检测堆积空位缺陷的标准方法,然而这方法也可以用来检测堆积间隙缺陷。在用此技术时,这种缺陷显示为样品表面的大坑。
堆积缺陷也可以用激光散射技术来检测,例如激光散射断层学,这种技术较之其他腐蚀技术,有较小的缺陷密度检测极限。
另外,用一种在加热条件下能够扩散到单晶硅基层中去的金属来染色这些缺陷,也可以视觉检测堆积本征点缺陷。具体的讲,单晶硅样品,例如硅片,硅块或硅条,通过下述步骤,可以视觉检查这种缺陷是否存在:先在这些样品表面涂一层含有能够染色这些缺陷的金属化合物,例如硝酸铜的浓熔液。然后把涂了熔液的样品在约900℃到约1000℃的温度下加热5到15分钟以使金属扩散进样品。接着把加热过的样品冷却到室温,从而使金属达到临界过饱和并淀析在的样品基底存在缺陷的位置上。
冷却以后,先使样品经受一次非缺陷显示腐蚀,用光洁腐蚀液来处理样品约8到12分钟,以去除表面溅留物和淀析物。典型的光洁腐蚀熔液包含约55%硝酸(重量百分浓度70%),约20%的氢氟酸(重量百分浓度49%)和25%的盐酸(浓熔液)。
接着用去离子水清洗样品并使它经受第二次腐蚀,即把它浸入Secco或Wriget腐蚀液或用该熔液处理35到55分钟。通常用包含1比2的0.15M的重铬酸钾和氢氟酸(重量百分浓度49%)的Seeco腐蚀液来腐蚀样品,这个腐蚀步骤将显示可能存在的堆积缺陷。
一般讲,用上面叙述的铜染色方法可以区分没有堆积缺陷的间隙为主材料区域和空位为主材料的区域,以及区分上述区域和包含堆积缺陷的区域。无缺陷自间隙为主材料不含有由腐蚀揭示的染色特征,而无缺陷空位为主材料(在以前所描述的高温氧核化解处理以前)含有氧核铜染色所引起的腐蚀小坑。
定义
此处所用的下述短语和名词有如下给定含义:“堆积本征点缺陷”指由于下面两类反应引起的缺陷(i),在这反应中空位堆积引起D-缺陷,流型(flow pattern)缺陷,栅氧化完整性(gate Oxide iutegrity)缺陷,晶源颗粒(crystal originated particle)缺陷,晶源光点(crystaloriginated light point)缺陷,和其他与空位有关的缺陷,或(ii)在这反应中自间隙堆积引起位错线和位错网络,以及其他与自间隙有关的缺陷;“堆积间隙缺陷”是指硅自间隙原子堆积反应引起的堆积本征点缺陷;“堆积空位缺陷”是指由于晶格空位堆积而引起的堆积空位点缺陷;“半径”是指硅片或硅棒的中央轴到圆周边缘的距离;“基本没有堆积本征点缺陷”是指堆积缺陷的浓度小于这些缺陷的检测极限,当前为约103defects/cm3;“V/I边界”是指沿着硅棒或硅片半径的这样一个位置,在这个位置上材料从空位为主转变成自间隙为主,及“空位为主”和“自间隙为主”表示在这材料中本征点缺陷分别是空位占优势还是自间隙占优势。
实例
例1到例5说明理想氧淀析方法。例6到例12说明这样的单晶的制备:它含有一个空位为主材料的轴对称区域,或一个自间隙为主材料的轴对称区域,或两者都有,其中基本没有堆积本征点缺陷,如前所述。所有这些例子不应当解释为限制性的理想氧淀析方法。
例1
用切氏方法拉出的单晶,切割,抛光以得到硅片。这些硅片接着经受表面氧化步骤(S1),在氮或氩中快速热退火步骤(S2),快速冷却步骤(S3),再经受氧稳定化和生长步骤(S4),其条件见表I。在步骤S1-S4之前硅片的起始氧浓度(Oi),步骤S4以后硅片体内的氧淀析物密度(OPD),步骤S4以后裸露区的深度(DZ)在表中同时给出。图2,3,4给出经上述步骤以后硅片的截面(这些图是放大二百倍以后的照片);图2为样品4-7,图3为样品4-8,图4为样品3-14
表I
    样品     4-7     4-8     3-14
    S1 在含在1%的氧的氮气氛中,在1000℃下加热15分 在含在1%的氧的氮气氛中,在1000℃下加热15分     无此步骤
    S2 在氮气氛中在1250℃中加热35秒 在氩气氛中在1250℃下加热35秒 在氮气氛中在1250℃中加热35秒
    S3     100℃/秒     100℃/秒     100℃/秒
    S4 在氮气氛中在800℃4小时再在1000℃下16小时 在氮气氛中在800℃4小时再在1000℃下16小时 在氮气氛中在800℃4小时再在1000℃下16小时
    Oi(atoms/cm3)     7×1017     6.67×1017     7.2×1017
    OPD(atoms/cm3)     1×1010     4.4×109     1.69×1010
    DZ(μm深度)     70     95     0
另外,用铂扩散技术把样品4-7中的晶格空位密度显示了出来。铂浓度和从硅片表面算起的深度的关系在图5中给出(0深度对应晶片前侧)。
例2
为了表明本发明的方法相对地独立于切氏生长硅片的氧浓度,三片具有不同氧浓度的硅片经受在例1中所述的相同的一系列步骤。每个步骤的条件,在步骤S1-S4之前硅片的起始氧浓度(Oi),在步骤S4之后在硅片体内的氧淀析物密度(OPD),在步骤S4以后从硅片表面算起的裸露区的深度(DZ)在表(II)中给出。图6,7,8给出经上述步骤以后的硅片的截面图(这些图是放大二百倍以后的照片):图6为样品3-4,图7为样品3-5,图8为样品3-6。
表II
    样品     3-4     3-5     3-6
    S1 在含在1%的氧的氮气氛中,在1000℃下加热15分 在含在1%的氧的氮气氛中,在1000℃下加热15分 在含在1%的氧的氮气氛中,在1000℃下加热15分
    S2 在氮气氛中在1250℃中加热35秒 在氩气氛中在1250℃下加热35秒 在氮气氛中在1250℃中加热35秒
    S3     125℃/秒     125℃/秒     125℃/秒
    S4 在氮气氛中在800℃4小时,再在1000℃下16小时 在氮气氛中在800℃4小时,再在1000℃下16小时 在氮气氛中在800℃4小时,再在1000℃下16小时
    Oi     6×1017     7×1017     8×1017
    (atoms/cm3)
    OPD(atoms/cm3)     4×1010     1×1010     6×1010
    DZ(μm深度)     ~40     ~40     ~40
例3
为了表明本发明的方法相对地独立于氧淀析稳定化和生长步骤(S4)中所用的条件,用一片硅片(样品1-8),它有和例2中样品3-4相同的起始氧浓度,经受相同的步骤系列,只是采用专利的,商用16兆DRAM方法作为氧淀析稳定化和生长步骤S4。图9给出这样得到的硅片的截面(本图是放大二百倍以后的照片)。在步骤S4以后,样品1-8和3-4有相近的体内氧淀析物密度(样品1-8为7×1010/cm3而样品3-4为4×1010/cm3)以及相近的裸露区深度(约40微米)。
例4
本例给出在热处理过程中增加气氛中氧的浓度将会引起的体微观缺陷(BMD)密度,即氧淀析物密度以及裸露区(DZ)的深度可以观察到的趋势。三组硅片在不同的处理条件下经受快速热退火处理,组A中的硅片在氮气氛下在1200℃退火30秒,组B中的硅片在同样条件下退火20秒,组C中的硅片在氩气氛下在1200℃退火30秒。在这例中三组硅片中的任一片硅片都没有经历预氧化的步骤。
如后面表III所表明的,在每一组中,氧的分压由上至下逐渐增加。一旦退火完成后,用本领域中标准的方法确定每片硅片的BMD密度和DZ的深度,结果在后面的表III中给出。
表III
    硅片组     氧分压   体微观缺陷密度(缺陷/cm3)     DZ深度(微米)
    A     250ppma     6.14×109     70
    A     500ppma     6.24×109     80
    A     1000ppma     2.97×109     80
    A     2000ppma     7.02×108     100
    A     5000ppma     2.99×107     ND
    A     1×106ppma     6.03×106     ND
    B     500ppma     2.59×109     80
    B     1000ppma     1.72×109     100
    B     2000ppma     9.15×108     100
    B     5000ppma     2.65×107     ND
    B     1×106ppma     2.17×106     ND
    C     250ppma     2.65×109     90
    C     500ppma     4.03×109     70
    C     1000ppma     1.72×109     140
    C     5000ppma     1.69×108     120
ND=未确定
上述数据表明,气氛中氧的分压增加时,体微观缺陷的数密度减小。另外当氧的分压达到10000Ppma时,体微观缺陷的数密度与经过氧淀析热处理而事先没有根据本发明进行快速热退火的硅片中的体微观缺陷的数密度已无法区别。
例5
氧化热退火处理
为了说明本发明的氧化热退火处理,从用切氏方法生长的单晶硅棒得到的硅片在只有一层自然氧化层的情况下,来经受热退火处理步骤(S2)。在每一种情况下,硅片是在含氨的气氛下在约1180℃的快速热退火炉中退火约3分钟然后快速冷却(S3)。现参照图36和图37,可以看到,在经历氧稳定化和生长步骤(S4)和NEC-1处理以后,这种过程条件产生基本没有裸露区的硅片,而体氧淀析物密度(OPD)大于约1×1010atoms/cm3
如果在冷却步骤(S3)以后及步骤S4之前,硅片经历一个氧化热步骤,那么与图36和37中的硅片相反,就可以形成一个裸露区。现参看图38和39,在冷却以后,硅片表面稍加腐蚀以去除可能存在的氮化层。然后把硅片在快速退火炉中,在含氧气氛下,在本例中氧的浓度是100%,加热到1180℃,约3分钟。在经过氧稳定化和生长步骤(S4)以及NEC-1处理后,可以观察到这样过程条件产生的硅片有深度为60μm的裸露区和大于约1×1010atoms/cm3的体氧淀析物密度(OPD)。
现参照图40和41,可以观察到,氧化热退火步骤可以只在硅片的一侧进行。单侧处理可以通过屏蔽硅片不予处理的一侧来实现。图40和41中硅片经受处理的方式与图38和39中的硅片相同,唯一差别是先在硅片的一侧用低温化学气相沉积(CVD)的方法生成一层氮化硅,从而把该侧屏蔽起来。在经过氧稳定化和生长步骤(S4)以及NEC-1处理以后,可以观察到硅片在没有屏蔽的一侧(前面)有深度约60μm的裸露区,而硅片屏蔽的一侧(后面)基本没有裸露区。硅片的体淀析物密度(OPD)大于约1×1010atoms/cm3
应当注意到,为了得到本方法的结果,用硅片表面腐蚀的方法来除去原先存在的氮化层不一定是必要的,然而表面腐蚀是可选用的,相应地,这也不应看成限制性的。
还应进一步注意到,鉴于例5,在存在氧化气氛下热退火硅片可以有效地形成裸露区。另外在本发明的其他实例中形成的裸露区可以用这个热氧化处理来进一步修正。例如样品4-7和样品4-8(例1),如在氧化淀析热处理步骤S4之前,先让它们经受热氧化处理,其裸露区的深度就可以增加。同样,对于样品3-14(例1),如让该硅片经历此热氧化处理,就可以形成裸露区。
含有一个基本没有缺陷的轴对称区域的单晶硅。
例6
对于已存在热区设计的单晶提拉器的优化步骤。
先在这样条件下生长一200mm的单晶棒:沿着晶体长度,提拉速率从约0.75mm/min线性的降低到约0.35mm/min。图17给出提拉速率和晶体长度的函数关系。选择这样的提拉速率是为了根据在晶体提拉器中正在生长的200mm硅棒中预先设定的轴向温度分布和预先设定的平均温度梯度,Go,即在熔液/固体界面上轴向温度梯度,的径向变化,以保证硅棒的一端从中央到边缘是空位为主材料而硅棒的另一端从中央到边缘是间隙为主的材料。这样生长的硅棒沿纵向切割后加以分析,以确定在何处开始形成堆积的间隙缺陷。
图18是沿纵向切割后硅棒少数载流子的扫描图,其部位是从离硅棒肩部约635mm到760mm处,为了揭示缺陷分布图样,切割后经受一系列的氧淀析热处理。在晶体位置约680mm处,能够看到一片堆积间隙缺陷280。这位置对应于临界提拉速率V*(680mm)=0.33mm/min。在这点,轴对称区域60(间隙为主材料但没有堆积间隙缺陷)的宽度达到最大值;空位为主区域80的宽度,R* v(680)约为35mm,而轴对称区域的宽度R* I(680)约为65mm。
接着以稳态提拉速率来生长一组4根单晶硅棒,其中有的提拉速率较第一个200mm硅棒得到最大轴对称区域宽度时的提拉速率要大一些,有的则要小一些。图19给出这4根晶体提拉速率和晶体长度的函数关系,分别用1-4标出。这4根晶体接着被分析并确定在什么轴向位置(相应的提拉速率)上,堆积间隙缺陷开始出现或开始消失。图19中标出了这四个经验确定的点(用“*”标出)。在这些点之间内插并从这些点外推产生一条曲线,在图19中用V*(z)标出。这曲线,在一级近似下,表示了在该晶体提拉器中,对于200mm晶体,为使轴对称区域宽度具有最大值,提拉速率与长度的函数关系。
如果以其他的提拉速率来生长更多的晶体,并进一步来分析这些晶体,将能使实验确定的V*(z)更精确。
例7
减小Go(r)径向变化
图20和21说明通过减小在熔液/固体界面上轴向温度梯度,Go(r),的径向变化,可以改善晶体质量。计算了两个具有不同Go(r)情况下空位和间隙的初始浓度(熔液/固体界面上方1cm处)(1)Go(r)=2.65+5×10-4r2(K/mm)和(2)Go(r)=2.65+5×10-5r2(K/mm)。两种情况下,都把提拉速率调整到使富空位硅和富间隙硅的界面在半径为3cm处。在第一种情况和第二种情况中所用的提拉速率分别是0.4和0.35mm/min。从图21可以清楚看到,在晶体富间隙部分间隙的初始浓度因初始轴向温度梯度径向变化的减小而大大减小。这就导致材料质量的改进,因为材料变得更容易避免由于间隙过饱和而引起间隙缺陷团的形成。
例8
增加间隙外扩散时间
图22和23说明,可以通过增加间隙外扩散的时间来改进质量。计算了晶体在二种不同轴温度分布,dT/dz,情况下的间隙浓度。两种情况下,熔液/固体界面上的轴向温度梯度是相同的,因而间隙的初始浓度(熔液/固体界面上方1cm处)是相同的。在此例中,提拉速率调整到使整个晶体都是富间隙的。两种情况下提拉速率相同都是0.32mm/min。对情况2,较长的间隙外扩散时间导致间隙浓度全面的减小。这就导致材料质量的改进,因为材料变得更容易避免由于间隙过饱和而引起的间隙缺陷团的形成。
例9
用变化的提拉速率生长一根700mm长,150mm直径的晶体。提拉速率从肩部处约为1.2mm/min线性变化到离肩部430mm处约为0.4mm/min,然后再线性变化到离肩部700mm处约为0.65mm/min。在这个特殊的晶体提拉器中,在这样的条件下,在离肩部320mm到525mm的晶体长度上,整个半径是在富间隙条件下生长的。参照图24,在轴位置约525mm,提拉速率约为0.47mm/min处,晶体在整个直径上没有堆积本征点缺陷。换言之,存在着这样一小段晶体,在这段晶体中,轴对称区域,也即基本没有堆积缺陷的区域的宽度等于硅棒的半径。
例10
如例6中所述,以不同的速率来生长一系列单晶硅棒,然后通过分析以确定堆积间隙缺陷开始出现或开始消失的轴向位置(以及相应的提拉速率)。在这些点中内插及从这些点外推,画在提拉速率与轴向位置的关系图上,就得到一条曲线,该曲线在一级近似下,表示了在该晶体提拉器中对于200mm晶体为使轴对称区域宽度具有最大值,提拉速率与长度的函数关系。接着以其他的提拉速率生长了更多的晶体,对这些晶体的进一步分析,以使这个经验确定的优选提拉速率曲线更精确。
用此数据以及遵循此优选提拉速率曲线,生长了1000mm长200mm直径的晶体。从该晶体不同轴向位置切割出硅片,再用本领域中标准的氧淀析方法进行分析以(i)确定是否形成堆积间隙缺陷(ii)确定作为切片半径的函数的V/I边界的位置。以这样的方法确定了轴对称区的存在以及这个区域的宽度,后者是晶体长度或位置的函数。
图25的曲线给出了轴位置在离开硅棒的肩部约200mm到约950mm处所得到的结果。这些结果表明,对于单晶硅棒的生长,可以确定一条提拉速率曲线以使得硅棒的恒定直径部分可以包含一轴对称区,如从圆周边缘沿半径指向硅棒中心轴的方向来量度,其宽度至少是恒定直径部分半径尺寸的40%。这些结果还表明沿着硅棒中心轴测量,轴对称区域的长度约为硅棒恒定直径部分长度的75%。
例11
用逐渐减小的提拉速率生长了一根长度为1100mm而直径为150mm的硅棒。在硅棒恒定直径的肩部处的提拉速率约为1mm/min。提拉速率指数下降到约0.4mm/min,此速率对应于离肩部约200mm的轴向位置。接着提拉速率线性下降,直至在硅棒恒定直径部分的底部附近达到0.3mm/min的速率。
在这个特殊的热区配置中,在这样的过程条件下,得到的硅棒包含这样一个区域,在此区域中轴对称区域的宽度大致和硅棒的半径相同。现参看图26A和26B,它们是一部分硅棒径轴向切割并经一系列氧淀析热处理后少数载流子寿命扫描产生的图象,给出的是轴位置从约100mm到约250mm和约250mm到400mm临近两段硅棒的结果。从这些图中可以看到,轴向位置从离肩部约170mm到290mm,硅棒内存在一个区域,在这个区域中,在整个直径范围内,没有堆积本征点缺陷。换言之,在硅棒内存在这样一个区域,在其中轴对称区域,也即基本没有堆积间隙缺陷的区域的宽度,与硅棒的半径大体相等。
另外,轴位置从约125mm到约170mm的区域和约290mm到大于400mm的区域,存在无堆积本征点缺陷的间隙为主材料的轴对称区,环绕在同样无本征点缺陷空位为主材料,通常为圆柱形核的外面。
最后,在轴位置从100mm到约125mm的区域内,存在无堆积本征点缺陷的间隙为主材料的轴对称区域,环绕在空位为主材料通常为圆柱形核外面。而在空位为主材料内,有一个无堆积缺陷的轴对称区域,环绕在含有堆积空位缺陷的核外面。
例12
冷却速率和V/I边界的位置
根据切氏方法并用不同的热区配置生长了一系列的单晶硅棒(150mm和200mm标称直径),其中热区配置是用本领域中常规方法设计的,它将影响硅在约1050℃温度以上的驻留时间。每一根硅棒的提拉速率沿着硅棒的长度是变化的以企图得到一个从堆积空位点缺陷区域到堆积间隙点缺陷区域的转变。
硅棒生长以后,把它沿着与生长方向平行的中央轴纵向切割,然后再把它分成厚度为2mm的多片。用以前叙述过的铜染色技术,一组这样的纵向切片被加热并故意的沾染铜,其加热条件要适宜于高浓度的间隙铜原子的熔解。在热处理之后,样品迅速冷却,在这段时间内,铜杂质或者外扩散,或者淀积在存在氧原子团或堆积间隙缺陷的地方。经过标准的缺陷显现腐蚀,可以视觉检查样品是否有淀析杂质;凡没有淀析杂质的区域对应于没有堆积间隙缺陷的区域。
另一组这样的纵向切片,使之经受一系列氧化淀析热处理以使在载流子寿命成象前,能引起成核和生长新的氧原子团。用寿命成象中的对比带来确定和测量在每一根硅棒的不同轴位置上,瞬间的熔液/固体界面的形状。熔液/固体界面形状的讯息接着用于估计平均轴向温度梯度Go的绝对值和它的径向变化,这在后面还要进一步讨论。此讯息,连同提拉速率一起,还用来估计V/Go的径向变化。
为了更加精确的估计生长条件对单晶硅棒质量的影响,作了几个假设,这些假设基于迄今为止的实验证据,相信是正确的。首先,为了用冷却到产生间隙缺陷堆积的温度所用时间来简化热历史的处理,假设1050℃上下是发生硅自间隙缺陷堆积的温度的合理近似。这个温度似乎符合在用不同冷却速率所做的实验中观察到的堆积自间隙缺陷密度的变化。虽然,如前所述,自间隙浓度也是堆积是否发生的一个因素,然而可以认为在1050℃以上的温度,堆积是不会发生的。因为给出了切氏型生长方法典型的间隙浓度范围,可以合理的假定在这温度以上,这个系统是不会变成临界间隙过饱和的。换言之,对于切氏生长方法得到的典型的间隙浓度,可以合理的假定,这个系统在约1050℃温度以上,不会变成临界过饱和,因而不会发生堆积事件。
把生长条件对单晶硅质量的影响加以参数化的第二个假设是硅自间隙扩散率随温度的变化可以忽略。换言之,假定了在1400℃和1050℃之间的任何一个温度上,自间隙以相同的速率扩散。了解到把约1050℃作为堆积温度的一个合理近似,这个假设的要点在于从熔点冷却下来的冷却曲线的细节是无关紧要的。扩散距离只与从熔点冷却到约1050℃所花总的时间有关。
利用每一种热区设计的轴向温度分布数据,和对于每一根硅棒的实际提拉速率分布的数据,从约1400℃到约1050℃所需总的冷却时间就可以算出。应当注意到,对于每一种热区,温度的变化率是比较均匀的。这种均匀性意味着,对于堆积间隙缺陷的成核温度,也即约1050℃,的选择的任何误差,可以认为只导致计算出的冷却时间的少许误差。
为了确定硅棒的空位为主区域的径向范围(R空位),或确定轴对称区域的宽度,还假设由寿命图确定的空位为主核的半径和凝固时的这一点相当,该点的V/Go等于V/Go临界值。换言之,通常假设轴对称区的宽度由冷却到室温以后V/I边界的位置确定。指出这一点是因为,如前所述,当硅棒冷却时可以发生空位和自间隙的复合。如确实发生复合,V/I边界的实际位置将向硅棒中央轴移动。这里所指的正是这最后位置。
为了简化在凝固时晶体中的平均轴向温度梯度Go的计算,熔液/固体界面的形状假定是熔点的等温面。晶体的表面温度用有限元模型(FEA)技术和热区设计的细节来计算。在晶体中整个温度场,因而Go,用以下恰当的边界条件解拉普拉斯方程推出:也即沿着熔液/固体界面的熔点和用FFA算出的沿着晶体轴向的表面温度。从准备好并加以计算的一根硅棒在各个轴位置上得到的结果在图27中给出。
为了估计Go的径向变化对起始间隙浓度的影响,假设在V/I边界和晶体表面径向中间位置R’是硅自间隙可以从硅棒发出的最远点,不论这个漏是在空位为主区域或是在晶体表面。用上述硅棒的生长速率和Go的数据就可以算出在位置R’上的V/Go和在V/I边界上的V/Go(即V/Go临界值),其差值提供了起始间隙浓度径向变化的一个标志,也提供了它对剩余间隙达到晶体表面的漏或空位为主区域能力的影响的一个标志。
对这组具体的数据,晶体质量与V/Go径向变化似乎没有系统的依赖关系。如在图28中可以看到,在这个样品中,硅棒中的轴向依赖是最小的。在这个实验系列中涉及的生长条件代表了范围相当窄的Go的径向变化。因此对于解决晶体质量(也即是否存在堆积本征点缺陷带)和Go径向变化清晰的依赖关系,这组数据是太窄了。
如前所述,准备好的每根硅棒的样品,在各个轴位置上都来估计是否存在堆积间隙缺陷。对考察的每一个轴向位置,可以作出样品质量与轴对称区域宽度之间的关联。现参照图29,可以画出这样一张图,它比较了给定样品的质量与样品在某个特殊的轴位置,从凝固温度冷却到1050℃所许可的时间之间关系。象如同预期的那样,该图表明轴对称区域的宽度(也即R晶体-R空位)对于在该特殊的温度范围内样品的冷却历史有强的依赖关系。上述趋势显示,为了增加轴对称区域的宽度,需要更长的扩散时间或更慢的冷却速率。
基于该图给出的数据,可以算出一条最佳拟合曲线,它表示在这特殊的温度范围内,一个给定的硅棒直径,硅的质量从”好”(也即没有缺陷)到”坏”(也即包含缺陷)的转变与所许可的冷却时间的函数关系。在轴对称区的宽度与冷却时间之间的普遍关系可以用下述方程来表示:
                 (R晶体-R转变)2=Deff*t1050℃
其中
R晶体是硅棒的半径
R转变是样品的某个轴位置上轴对称区域的半径,间隙为主材料在该位置从无缺陷转变为有缺陷或相反转变。
Deff是一个常数,约为9.3×10-4cm2-1,它表示间隙扩散率的时间温度平均值,和
T1050℃是对于样品给定的轴位置,从凝固温度冷却到1050℃所需要的时间。
再参照图29,可以看到,对于给定的硅棒直径,为了要得到具有要求直径的轴对称区,可以估算出冷却时间。例如,对于直径为150mm的硅棒,如果在约1410℃到约1050℃的温度范围内,这部分硅棒允许冷却约10到15小时,那么可以得到宽度与硅棒半径大致相等的轴对称区域。同样,对于一根直径为200mm的硅棒,如果在这个温度范围内,这部分硅棒允许冷却约25到约35小时,那么可以得到宽度与硅棒半径大致相等的轴对称区域。如果这条线继续外推,对于直径约300mm的硅棒可能需要约65到约75小时的冷却时间以得到一个宽度与硅棒半径大致相等的轴对称区域。在这方面应当注意到当硅棒直径增加时,由于间隙扩散到在硅棒表面上的漏或空位核距离的增加,需要增加冷却时间。
现参照图30,31,32,和33,从中可以观察到对于各个硅棒增加冷却时间的效果。其中的每一张图描绘出标准直径为200mm的硅棒的一部分,从图30到图33,由凝固温度到1050℃的冷却时间逐步增加。
参照图30,给出了轴位置为离肩部235mm到350mm之间的一段硅棒。在轴位置为255mm处,无堆积间隙缺陷的轴对称区域的宽度达到最大值,这值约是硅棒半径的约45%。在这个位置以外,发生从没有这种缺陷的区域到存在这种区域的转变。
现参照图31,给出了轴位置为离肩部305mm到460mm之间的一段硅棒。在轴位置为360mm处,无堆积间隙缺陷的轴对称区域的宽度达到最大值,这值约是硅棒半径的约65%,在这个位置以外,开始形成缺陷。
现参照图32,给出了轴位置为离肩部140mm到275mm之间的一段硅棒。在轴位置为210mm处,轴对称区域的宽度约等于硅棒的半径,也即在这范围内的一小段硅棒是不存在堆积本征点缺陷的。
现参照图33,给出了轴位置为离肩部600mm到730mm的一段硅棒。在轴位置从约640mm到约665mm范围内,轴对称区的宽度与硅棒半径约相等,另外其中轴对称区域的宽度约等于硅棒半径的这段硅棒的长度比起图32中硅棒所观察到的对应长度要长。
因而,当把图30,31,32,33放在一起考察,这些图表明了冷却到1050℃的冷却时间对于无缺陷轴对称区的宽度和长度的影响。一般讲,含有堆积间隙缺陷的区域是由于连续降低晶体提拉速率,导致过大的起始间隙浓度所引起的,这部分晶体的冷却时间不足以把这过大的起始间隙浓度减低下来。较长的轴对称区域意味着对于这种无缺陷材料生长可以有更大的提拉速率(也即初始浓度)范围。增加冷却时间就允许有较高的起始间隙浓度,因为可以得到足够的径向扩散时间以把浓度减小到间隙缺陷堆积所需的临界浓度以下。换言之,对于较长的冷却时间,较低的提拉速率(因而较高的初始间隙浓度)仍能得到最大的轴对称区域60。因而较长的冷却时间使得获得最大轴对称区域直径所需条件中,提拉速率的允许范围变大,从而放松了对过程控制的限制。因而硅棒在大长度上获得轴对称区域的过程就变得容易一些。
现在再参照图33,轴位置从离肩部665mm到大于730mm这段范围内,存在一个无堆积缺陷以空位为主材料区域,这个区域的宽度与硅棒的直径相等。
从上述数据可以看出,用控制冷却速率,可以减小自间隙浓度。因为有更长的时间让间隙扩散到它们可能被湮灭的区域。其结果是,在单晶硅棒的一个足够大的区域内,防止了堆积间隙缺陷的形成。
根据以上所述,可以看到本发明的几个目标已经达到。因为在不超出本发明的范围下,可以对上述组成和过程作各种各样的改变,因而意示着所叙述的全部内容均应解释为示例性的而不是限制性的。

Claims (120)

1.一种绝缘体上硅的结构,该结构包含:
一个基底硅片
一单晶硅器件层,它有一中央轴,一圆周边缘,一个从中央轴延至圆周边的半径,以及一个第一轴对称区,其中有一种占优势的本征点缺陷,而又基本没有堆积本征点缺陷;以及,
在基底硅片和器件层之间的一个绝缘层。
2.按照权利要求1的结构,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为该层半径长度的至少约30%。
3.按照权利要求1的结构,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为该层半径长度的至少约40%。
4.按照权利要求1的结构,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为该层半径长度的至少约80%。
5.按照权利要求2,3或4的结构,其中第一轴对称区通常是环状的并且该结构还包含了第二个通常是圆柱状的区域,在其中,空位是主要的本征点缺陷,第二个区域位于第一个区域的沿半径向内。
6.按照权利要求1的结构,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于该层的直径的长度。
7.按照权利要求1的结构,其中在第一轴对称区内,空位是主要的本征点缺陷,第一轴对称区包含层的中央轴或沿层的半径方向量度至少有约15mm的宽度。
8.按照权利要求7的结构,其中第一轴对称区域的宽度为层的半径长度的至少约25%。
9.按照权利要求7的结构,其中第一轴对称区域的宽度为层的半径长度的至少约50%。
10.按照权利要求7,8或9的结构,其中还包含了第二个总是环状的区域,在这个区域中,硅自间隙是主要的本征点缺陷,第二个区域位于第一个区域的沿半径向外,并且基本没有堆积本征点缺陷。
11.按照权利要求7的结构,其中第一轴对称区的宽度约等于层的半径的长度。
12.按照权利要求1的结构,其中基底硅片包含一片切氏单晶硅片,它有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个表面层,这个表面层包含了在前表面和距离D1之间的硅片的第一个区域,D1从前表面指向中央平面来测量,  至少约10微米,以及一个体层,它包含了在中央平面和第一个区域之间的硅片的第二个区域,硅片中有不均匀的晶格空位分布,在体层中的空位浓度大于表面层的空位浓度,空位浓度分布的峰值密度位于中央平面上或在中央平面附近,空位浓度从峰值密度位置沿着指向基底硅片前表面的方向通常减小。
13.按照权利要求1的结构,其中基底硅片包含一片切氏单晶硅片,它有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,以及一个裸露区,该裸露区包含硅片从前表面到距离D1的一个区域,D1沿着指向中央平面的方向来测量,至少约10微米,该裸露区含有间隙氧,硅片在裸露区位于约二分之一D1距离处的间隙氧浓度为裸露区中最大间隙氧浓度的至少约75%。
14.按照权利要求1的结构,其中基底硅片包含一片切氏单晶硅片,它有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个前表面层,它由距离为D2以内硅片的第一个区域构成,D2从前表面算起不大于15微米,以及一个体层,该体层包含中央平面和前表面层之间的硅片的第二个区域,该体层有基本均匀的氧浓度,以及这样的晶格空位浓度,使得硅片经受基本上由800℃退火4小时和1000℃退火16小时这两步骤组成的氧淀析热处理后,硅片将含有氧淀析物,该氧淀析物浓度分布在体层内的峰值密度在中央平面上或在中央平面附近,体层内淀析物的浓度沿着指向前表面层的方向通常减小。
15.一种绝缘体上硅的结构,该结构包含:
一个基底硅片,它包含一切氏单晶硅片,其有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个表面层,该表面层包含了在前表面和距离D1之间的硅片的第一区域,D1从前表面并指向中央平面来测量,至少约10微米,以及一个体层,它包含了在中央平面和第一个区域之间硅片的第二个区域,该硅片的特征在于它有不均匀的晶格空位分布,在体层中的空位浓度大于表面层的空位浓度,空位分布的峰值密度位于中央平面上或在中央平面附近,空位浓度从峰值密度位置沿着指向基底硅片前表面的方向通常减小;
一单晶硅器件层;和
在基底硅片和器件层之间的一层绝缘层。
16.按照权利要求15的结构,其中D1至少约20微米。
17.按照权利要求15的结构,其中D1至少约50微米。
18.按照权利要求15,16或17的结构,其中在离基底硅片表面超过3微米处的间隙氧浓度至少约为体层内间隙氧浓度的50%。
19.按照权利要求15,16或17的结构,其中在离基底硅片表面超过10微米处的间隙氧浓度至少约为体层内间隙氧浓度的80%。
20.按照权利要求15,16或17的结构,其中器件层有一中心轴,一圆周边缘,一从中心轴到圆周边缘的半径,以及一个第一轴对称区域,该区域中基本无堆积本征点缺陷。
21.按照权利要求20的结构,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径方向向内延伸,其宽度,从圆周边缘沿半径向中央轴来量度,至少约为层的半径长度的40%。
22.按照权利要求20的结构,其中在第一轴对称区域内,空位是主要的本征点缺陷,第一轴对称区包含层的中央轴或沿层的半径方向量度至少有约15mm的宽度。
23.一种在绝缘体上硅的结构,该结构包含:
一个基底硅片,它包含一切氏单晶硅片,其有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,以及一个裸露区,该裸露区包含硅片从前表面到距离D1的一个区域,D1沿着指向中央平面的方向来测量,至少约10微米,该裸露区含有间隙氧,该硅片的特征在于在裸露区位于约二分之一D1距离处的间隙氧浓度至少约为裸露区中最大间隙氧浓度的75%;
一单晶硅器件层和
在基底硅片和器件层之间的一绝缘层。
24.按照权利要求23的结构,其中D1至少约20微米。
25.按照权利要求23的结构,其中D1至少约50微米。
26.按照权利要求23,24或25的结构,其中在裸露区位于约二分之一D1距离处的间隙氧浓度至少约为裸露区中最大间隙氧浓度的80%。
27.按照权利要求23,24或25的结构,其中在裸露区位于约二分之一D1处的间隙氧浓度至少约为裸露区中最大间隙氧浓度的90%。
28.按照权利要求23,24,或25的结构,其中器件层有一中央轴,一圆周边缘,一根从中央轴指向圆周边缘的半径以及一个第一轴对称区域,其中基本无堆积本征点缺陷。
29.按照权利要求28的结构,其中在第一轴对称区域硅自间隙是主要本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其宽度从圆周边缘沿半径向中央轴来量度,至少约为层的半径长度的40%。
30.按照权利要求28的结构,其中在第一轴对称区域内,空位是主要的本征点缺陷,第一轴对称区包含层的中央轴或沿层的半径方向量度至少有约15mm的宽度。
31.一种绝缘体上硅的结构,该结构包括:
一单晶硅器件层,它有一中心轴,一圆周边缘,一个从中心轴延伸至圆周边缘的半径,以及一个第一轴对称区,其中有一种占优势的本征点缺陷而又基本上没有堆积本征点缺陷。
一单晶硅器件层,它有一中心轴,一圆周边缘,一个从中心轴延伸至圆周边缘的半径,以及第二个轴对称区,其中基本上没有堆积本征点缺陷;以及
处于基底硅片和器件层之间的绝缘层。
32.根据权利要求31的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴测量的宽度,为该层半径长的至少约30%。
33.根据权利要求32的结构,其中第一轴对称区通常是环形的并且该结构还包含了通常是圆柱状的第三轴对称区,其中,空位是主要的本征点缺陷,第三个区域位于器件层第一个区域的沿半径向内。
34.根据权利要求32的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为该层半径长的至少约80%。
35.根据权利要求34的结构,其中第一轴对称区通常是环形的,并且该结构还包含了通常是圆柱状的第三轴对称区,其中空位是主要的本征点缺陷,第三个区域位于器件层第一个区域的沿半径向内。
36.根据权利要求31的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于该层半径长。
37.根据权利要求31提出的结构,其中器件层的氧含量少于约13PPMA。
38.根据权利要求31的结构,其中在第一轴对称区内,空位是主要的本征点缺陷,第一轴对称区包含层的中心轴或沿层的半径方向量度时至少约15mm的宽度。
39.根据权利要求38的结构,进一步包含通常是环状的第三轴对称区,其中硅自间隙是主要的本征点缺陷,第三个区域位于第一个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
40.根据权利要求38的结构,其中第一轴对称区的宽度为层半径长的至少约25%。
41.根据权利要求40的结构,进一步包含通常是环状的第三轴对称区,其中硅自间隙是主要的本征点缺陷,第三个区域位于第一个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
42.根据权利要求38的结构,其中第一轴对称区的宽度约等于层半径长。
43.根据权利要求31的结构,其中在第二轴对称区内,硅自间隙是主要的本征点缺陷,第二轴对称区从基底片的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为基底片半径长的至少约30%。
44.根据权利要求43的结构,其中第二轴对称区通常是环形的,并且该结构还包含通常是圆柱状的第三轴对称区,其中空位是主要的本征点缺陷,第三个区域位于基底片第二个区域的沿半径向内。
45.根据权利要求31的结构,其中在第二轴对称区内,硅自间隙是主要的本征点缺陷,第二轴对称区从基底片的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为基底片半径长的至少约80%。
46.根据权利要求31的结构,其中第二轴对称区通常是环形的,并且该结构还包含通常是圆柱状的第三轴对称区,其中空位是主要的本征点缺陷,第三个区域位于基底片第二个区域的沿半径向内。
47.根据权利要求41的结构,其中在第二轴对称区内,硅自间隙是主要的本征点缺陷,第二轴对称区从基底片的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于基底片半径长。
48.根据权利要求47的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于该层半径长。
49.根据权利要求47的结构,其中在第一轴对称区内,空位是主要本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于该层半径长。
50.根据权利要求31提出的结构,其中基底片的氧含量少于约13PPMA。
51.根据权利要求31的结构,其中在第二轴对称区内,空位是主要的本征点缺陷,第二轴对称区包含层的中心轴或沿基底片的半径方向测量时有至少约15mm的宽度。
52.根据权利要求51的结构,进一步包含通常是环状的第三轴对称区,其中硅自间隙是主要的本征点缺陷,第三个区域位于第二个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
53.根据权利要求51的结构,其中第二轴对称区的宽度为基底片半径长的至少约25%。
54.根据权利要求53的结构,进一步包含通常是环状的第三轴对称区,其中硅自间隙是主要的本征点缺陷,第三个区域位于第二个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
55.根据权利要求51的结构,其中第二轴对称区的宽度约等于基底片半径长。
56.根据权利要求51的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于该层半径长。
57.根据权利要求51的结构,其中在第一轴对称区内,空位是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,约等于该层半径长。
58.根据权利要求43的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为器件层半径长的至少约30%。
59.根据权利要求58的结构,其中第一轴对称区通常是环形的,并且该结构还包含了通常是圆柱状的第三轴对称区,其中空位是主要的本征点缺陷,第三个区域位于器件层第一个区域的沿半径向内。
60.根据权利要求59的结构,其中第二轴对称区通常是环形的,并且该结构还包含通常是圆柱状的第四轴对称区,其中空位是主要的本征点缺陷,第四个区域位于基底片第二个区域的沿半径向内。
61.根据权利要求43的结构,其中在第一轴对称区内,空位是主要的本征点缺陷,第一轴对称区包含层的中心轴或沿层的半径方向量度时至少约15mm的宽度。
62.根据权利要求61的结构,进一步包含通常是环状的第三轴对称区,其中硅自间隙是主要的本征点缺陷,第三个区域位于第一个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
63.根据权利要求62的结构,其中第二轴对称区通常是环形的,并且该结构还包含通常是圆柱状的第四轴对称区,其中空位是主要的本征点缺陷,第四个区域位于基底片第二个区域的沿半径向内。
64.根据权利要求51的结构,其中在第一轴对称区内,硅自间隙是主要的本征点缺陷,第一轴对称区从器件层的圆周边缘沿半径向内延伸,其从圆周边缘沿半径指向中心轴来测量的宽度,为器件层半径长的至少约30%。
65.根据权利要求64的结构,其中第一轴对称区通常是环形的,并且该结构还包含了通常是圆柱状的第三轴对称区,其中空位是主要的本征点缺陷,第三个区域位于器件层第一个区域的沿半径向内。
66.根据权利要求65的结构,进一步包含通常是环状的第四轴对称区,其中硅自间隙是主要的本征点缺陷,第四个区域位于第二个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
67.根据权利要求51的结构,其中在第一轴对称区内,空位是主要的本征点缺陷,第一轴对称区包含层的中心轴或沿层的半径方向量度时至少约15mm的宽度。
68.根据权利要求54的结构,进一步包含通常是环状的第三轴对称区,其中硅自间隙是主要的本征点缺陷,第三个区域位于第一个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
69.根据权利要求67的结构,进一步包含通常是环状的第四轴对称区,其中硅自间隙是主要的本征点缺陷,第四个区域位于第二个区域的沿半径向外,并且基本上没有堆积本征点缺陷。
70.根据权利要求31的结构,其中基底硅片还包含两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个表面层,这个表面层包含了在前表面和距离D1之间的硅片的第一个区域,D1从前表面指向中央平面来测量,至少约10微米,以及一个体层,它包含了在中央平面和第一个区域之间的硅片的第二个区域,硅片中有不均匀的晶格空位分布,在体层中的空位浓度大于表面层中的空位浓度,空位浓度分布的峰值位于中央平面上或在中央平面附近,空位浓度从峰值密度位置沿着指向基底硅片前表面的方向通常减小。
71.根据权利要求31的结构,其中基底硅片还包含两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,以及一个裸露区,该裸露区包含硅片从前表面到距离D1的一个区域,D1沿着指向中央平面的方向来测量,至少约10微米,该裸露区含有间隙氧,硅片在裸露区位于约二分之一D1距离处的间隙氧浓度为裸露区中最大间隙氧浓度的至少约75%。
72.根据权利要求31的结构,其中基底硅片还包含两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个前表面层,它由距离为D2以内硅片的第一个区域构成,D2从前表面算起不大于15微米,以及一个体层,该体层包含中央平面和前表面层之间硅片的第二个区域,该体层有基本均匀的氧浓度,以及这样的晶格空位浓度,使得硅片经受基本上由800℃退火4小时和1000℃退火16小时这两步骤组成的氧淀析热处理后,硅片将含有氧淀析物,该氧淀析物浓度分布在体层的峰值密度在中央平面上或在中央平面附近,体层内淀析物的浓度沿着指向前表面层的方向通常减小。
73.一种制备绝缘体上硅片的过程,该过程包含向硅单晶片中注入氧,该硅单晶片有一中心轴,一圆周边缘,以及一个从中心轴延伸至圆周边缘的半径,其中硅片中基本上没有堆积空位型缺陷。
74.根据权利要求73的过程,其中硅单晶片的氧含量少于约13PPMA。
75.根据权利要求73的过程,其中硅单晶中碳的浓度少于约5×1016原子/cm3
76.根据权利要求73的过程,其中硅单晶中碳的浓度少于约5×1015原子/cm3
77.根据权利要求73的过程,还包含使单晶硅片经受一理想淀析晶片处理。
78.根据权利要求77的过程,其中单晶硅片经受理想淀析片处理先于在片中注入氧。
79.根据权利要求77的过程,其中单晶硅片经受理想淀析片处理后于在片中注入氧。
80.一种制备绝缘体上硅片的过程,该过程包含注入氧到硅单晶片中,该硅单晶片有一中心轴,一圆周边缘,一个从中心轴延伸至圆周边缘的半径,以及第一个轴对称区,其中有一种占优势的本征点缺陷而又基本上没有堆积本征点缺陷。
81.根据权利要求80的过程,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从片的圆周边缘沿半径向内延伸,其宽度,从圆周边缘沿半径向中心轴来测量,至少约为片的半径长度的30%。
82.根据权利要求81的过程,其中第一轴对称区通常是环形,并且片还包含通常是圆柱形的第二轴对称区域,其中空位是主要本征点缺陷,第二区域在片中处于第一区域的沿半径向内。
83.根据权利要求80的过程,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从片的圆周边缘沿半径向内延伸,其宽度,从圆周边缘沿半径向中心轴来测量,至少约为片的半径长度的80%。
84.根据权利要求83的过程,其中第一轴对称区通常是环形,并且片还包含通常是圆柱形的第二轴对称区域,其中空位是主要本征点缺陷,第二区域在片中处于第一区域的沿半径向内。
85.根据权利要求80的过程,其中在第一轴对称区域内,硅自间隙是主要的本征点缺陷,第一轴对称区从片的圆周边缘沿半径向内延伸,其宽度,从圆周边缘沿半径向中心轴来测量,约等于片的半径长度。
86.根据权利要求80的过程,其中硅单晶片的氧含量少于约13PPMA。
87.根据权利要求80的过程,其中硅单晶中碳的浓度少于约5×1016原子/cm3
88.根据权利要求80的过程,其中硅单晶中碳的浓度少于约5×1015原子/cm3
89.根据权利要求80的过程,其中在第一轴对称区域中,空位是主要本征点缺陷,第一轴对称区包含片的中心轴或沿片的半径测量至少约15mm的宽度。
90.根据权利要求89的过程,进一步包含通常是环形的第二轴对称区域,其中硅自间隙是主要本征点缺陷,第二区域处于第一区域的沿半径向外。
91.根据权利要求89的过程,其中第一轴对称区的宽度为片半径长度的至少约25%。
92.根据权利要求91的过程,还包括通常是环形的第二轴对称区域,其中硅自间隙是主要本征点缺陷,第二区位于第一区的沿半径向外。
93.根据权利要求80的过程,其中第一周对称区以空位作为主要本征点缺陷,它的宽度约等于片半径长度。
94.根据权利要求80的过程,还包含使单晶硅片经受一理想淀析片过程。
95.根据权利要求94的过程,其中单晶硅片经受理想淀析片过程先于在片中注入氧。
96.根据权利要求94的过程,其中在向片中注入氧之后使单晶硅片经受理想淀析片过程。
97.一种制备绝缘体上硅的过程,其包含在一硅单晶片中注入氧,该硅单晶片有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个表面层,这个表面层包含了在前表面和距离D1之间的硅片的第一个区域,D1从前表面指向中央平面来测量,至少约10微米,以及一个体层,它包含了在中央平面和第一个区域之间的硅片的第二个区域,硅片中有不均匀的空位浓度,在体层中的空位浓度大于表面层中的空位浓度,使得硅片经受氧淀析热处理后,在表面层形成一裸露区而氧簇或淀析物形成在体层中,体层中氧簇或淀析物的浓度主要地依赖于空位的浓度。
98.根据权利要求97,其中D1至少约20微米。
99.根据权利要求97,其中D1至少约50微米。
100.根据权利要求97,其中D1处于约30微米和约100微米之间。
101.根据权利要求97,其中硅片的碳浓度少于约1×1016原子/cm3
102.根据权利要求97的过程,其中离硅片表面大于3微米距离处间隙氧浓度至少约为体层内间隙浓度的50%。
103.根据权利要求97的过程,其中离硅片表面大于10微米距离处间隙氧浓度至少约为体层内间隙氧浓度的80%。
104.一种制备绝缘体上硅的过程,其包含在一硅单晶片中注入氧,该硅单晶片有两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个表面层,这个表面层包含了在前表面和距离D1之间的硅片的第一个区域,D1从前表面指向中央平面来测量,至少约10微米,以及一个体层,它包含了在中央平面和第一个区域之间的硅片的第二个区域,硅片有其非对称空位浓度分布,其中最大浓度处于中央平面和前表面层之间,空位浓度从前表面到最大浓度区通常增加,在前表面层和体层之中的空位浓度有这样的差别,使得在超过750℃的温度下的热处理能够在硅片中的前表面层形成一个裸露区和在体区中形成氧簇或淀析物,在体层中的氧簇或淀析物的浓度主要地依赖于空位的浓度。
105.根据权利要求104的过程,其中D1至少约为20微米。
106.根据权利要求104的过程,其中D1至少约为50微米。
107.根据权利要求104的过程,其中D1处于约30微米和约100微米之间。
108.根据权利要求104,其中硅片的碳浓度少于约1×1016原子/cm3
109.根据权利要求104的过程,其中离硅片表面大于3微米距离处间隙氧浓度至少约为体层内间隙氧浓度的50%。
110.根据权利要求104的过程,其中离硅片表面大于10微米距离处间隙氧浓度至少约为体层内间隙氧浓度的80%。
111.根据权利要求104的过程,其中空位浓度从前表面到最大浓度区通常增加而从最大浓度区到后表面通常减小,在前表面层,后表面层和体层中的空位浓度差异是这样的,使得在超过750℃的温度下的热处理能够在硅片中的前表面层和后表面层形成一个裸露层以及在体区中形成氧簇或淀析物,在体层中的氧簇或淀析物的浓度主要地依赖于空位的浓度。
112.根据权利要求104的过程,其中空位浓度在处于前表面层和中央平面之间的第一最大浓度区域之中有第一个最大浓度,而在处于第一最大浓度区域和后表面层之间的第二最大浓度区域有第二最大浓度,空位浓度从前表面到第一最大浓度区通常增大,从第一最大浓度区到处于第一最大浓度区与第二最大浓度区之间的一个最小浓度区通常减小,从这个最小浓度区到第二最大浓度区通常增大而从第二最大浓度区到后表面通常减小,在前表面层,后表面层和体层之间的空位浓度差异是这样的,使得在超过750℃的温度下的热处理能够在硅片中的前表面层和后表面层形成一个裸露区以及在体区中形成氧簇或淀析物,在体层中的氧簇或淀析物的浓度主要地依赖于空位的浓度。
113.根据权利要求112的过程,其中最小浓度区域处于第一最大浓度区和中央平面之间。
114.根据权利要求112的过程,其中第二最大浓度区处于中央平面上。
115.根据权利要求112的过程,其中空位浓度在处于前表面层和中央平面之间的第一最大浓度区域之中有第一个最大浓度而在处于后表面层和中央平面之间的第二个最大浓度区域有第二最大浓度,空位浓度从前表面到第一最大浓度区通常增大,从第一最大浓度区到中央平面通常减小,从中央平面到第二最大浓度区通常增加而从第二最大浓度区到后表面通常减小,在前表面层,后表面层和体层之间的空位浓度差异是这样的,使得在超过750℃的温度下的热处理能够在硅片中的前表面层和后表面层形成一个裸露区以及在体区中形成氧簇或淀析物,在体层中的氧簇或淀析物的浓度主要地依赖于空位的浓度。
116.一种绝缘体上硅结构,该结构包括:
一单晶硅器件层,其中具有主要本征点缺陷而又基本上没有堆积空位型缺陷;
一单晶硅基底硅片;以及
在器件层和基底硅片之间的绝缘层。
117.根据权利要求116所提出的结构,其中器件层的氧含量少于约13PPMA。
118.根据权利要求116的结构,其中基底硅片还包含两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个表面层,这个表面层包含了在前表面和距离D1之间的硅片的第一个区域,D1从前表面指向中央平面来测量,至少约10微米,以及一个体层,它包含了在中央平面和第一个区域之间的硅片的第二个区域,硅片有非均匀的空位浓度,在体层中的空位浓度大于表面层中的空位浓度,使得硅片经受氧淀析热处理后,在表面层形成一裸露区而氧簇或淀析物形成在体层中,体层中氧簇或淀析物的浓度主要依赖于空位的浓度。
119.根据权利要求116的结构,其中基底硅片还包含两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,以及一个裸露区,该裸露区包含硅片从前表面到距离D1的一个区域,D1沿着指向中央平面的方向来测量,至少约10微米,该裸露区含有间隙氧,硅片在裸露区位于约二分之一D1距离处的间隙氧浓度为裸露区中最大间隙氧浓度的至少约75%。
120.根据权利要求116的结构,其中基底硅片还包含两个通常是平行的主平面,其中一个是前表面而另一个是硅片的后表面,一个在前后表面之间的中央平面,一个连接前后表面的圆周边缘,一个前表面层,它由距离为D2以内硅片的第一个区域构成,D2从前表面算起不大于15微米,以及一个体层,该体层包含中央平面和前表面层之间硅片的第二个区域,该体层有基本均匀的氧浓度,以及这样的晶格空位浓度,使得硅片经受基本上由800℃退火4小时和1000℃退火16小时这两步骤组成的氧淀析热处理后,硅片将含有氧淀析物,该氧淀析物浓度分布在体层的峰值密度在中央平面上或在中央平面附近,体层内淀析物的浓度沿着指向前表面层的方向通常减小。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503594B2 (en) * 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
MY127594A (en) * 1997-04-09 2006-12-29 Memc Electronic Materials Low defect density, vacancy dominated silicon
US6379642B1 (en) * 1997-04-09 2002-04-30 Memc Electronic Materials, Inc. Vacancy dominated, defect-free silicon
EP1090166B1 (en) * 1998-06-26 2002-03-27 MEMC Electronic Materials, Inc. Process for growth of defect free silicon crystals of arbitrarily large diameters
EP1114454A2 (en) * 1998-09-02 2001-07-11 MEMC Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US7079241B2 (en) * 2000-04-06 2006-07-18 Invitrogen Corp. Spatial positioning of spectrally labeled beads
CN1313651C (zh) * 1998-10-14 2007-05-02 Memc电子材料有限公司 基本无生长缺陷的外延硅片
US6312516B2 (en) 1998-10-14 2001-11-06 Memc Electronic Materials, Inc. Process for preparing defect free silicon crystals which allows for variability in process conditions
EP1125008B1 (en) * 1998-10-14 2003-06-18 MEMC Electronic Materials, Inc. Thermally annealed, low defect density single crystal silicon
JP4233651B2 (ja) * 1998-10-29 2009-03-04 信越半導体株式会社 シリコン単結晶ウエーハ
US20030051656A1 (en) 1999-06-14 2003-03-20 Charles Chiun-Chieh Yang Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
US6391662B1 (en) 1999-09-23 2002-05-21 Memc Electronic Materials, Inc. Process for detecting agglomerated intrinsic point defects by metal decoration
US6635587B1 (en) 1999-09-23 2003-10-21 Memc Electronic Materials, Inc. Method for producing czochralski silicon free of agglomerated self-interstitial defects
DE60010496T2 (de) * 1999-09-23 2005-04-07 Memc Electronic Materials, Inc. Czochralski-Verfahren zur Herstellung Silizium-Einkristalle durch Steuerung der Abkühlgeschwindigkeit
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi
US6599815B1 (en) 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6339016B1 (en) 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
US6858307B2 (en) 2000-11-03 2005-02-22 Memc Electronic Materials, Inc. Method for the production of low defect density silicon
US7105050B2 (en) * 2000-11-03 2006-09-12 Memc Electronic Materials, Inc. Method for the production of low defect density silicon
JP5045710B2 (ja) * 2000-11-28 2012-10-10 株式会社Sumco シリコンウェーハの製造方法
JP4720058B2 (ja) 2000-11-28 2011-07-13 株式会社Sumco シリコンウェーハの製造方法
US7008874B2 (en) * 2000-12-19 2006-03-07 Memc Electronics Materials, Inc. Process for reclaiming semiconductor wafers and reclaimed wafers
KR100805518B1 (ko) 2001-01-26 2008-02-20 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 산화 유도된 적층 결함을 실질적으로 포함하지 않는베이컨시 지배 코어를 갖는 낮은 결함 밀도의 실리콘
US6743495B2 (en) 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
US6897084B2 (en) * 2001-04-11 2005-05-24 Memc Electronic Materials, Inc. Control of oxygen precipitate formation in high resistivity CZ silicon
EP1710830A3 (en) * 2001-06-22 2007-11-28 MEMC Electronic Materials, Inc. Silicon on insulator structure having intrinsic gettering
EP1423871A2 (en) * 2001-06-22 2004-06-02 MEMC Electronic Materials, Inc. Process for producing silicon on insulator structure having intrinsic gettering by ion implantation
KR100881511B1 (ko) * 2001-07-10 2009-02-05 신에쯔 한도타이 가부시키가이샤 실리콘웨이퍼의 제조방법, 실리콘 에피텍셜 웨이퍼의제조방법 및 실리콘 에피텍셜 웨이퍼
US6998353B2 (en) * 2001-11-05 2006-02-14 Ibis Technology Corporation Active wafer cooling during damage engineering implant to enhance buried oxide formation in SIMOX wafers
US6808781B2 (en) * 2001-12-21 2004-10-26 Memc Electronic Materials, Inc. Silicon wafers with stabilized oxygen precipitate nucleation centers and process for making the same
US7201800B2 (en) * 2001-12-21 2007-04-10 Memc Electronic Materials, Inc. Process for making silicon wafers with stabilized oxygen precipitate nucleation centers
KR100973393B1 (ko) * 2001-12-21 2010-07-30 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 질소/탄소 안정화된 산소 침전물 핵형성 중심을 가진 이상적인 산소 침전 실리콘 웨이퍼
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
CN1324664C (zh) * 2002-04-10 2007-07-04 Memc电子材料有限公司 用于控制理想氧沉淀硅片中洁净区深度的方法
JP2004172391A (ja) * 2002-11-20 2004-06-17 Sumitomo Mitsubishi Silicon Corp シリコンウェーハおよびその製造方法
WO2005013318A2 (fr) * 2003-07-29 2005-02-10 S.O.I.Tec Silicon On Insulator Technologies Procede d’obtention d’une couche mince de qualite accrue par co-implantation et recuit thermique
DE102004021113B4 (de) * 2004-04-29 2006-04-20 Siltronic Ag SOI-Scheibe und Verfahren zu ihrer Herstellung
DE102004041378B4 (de) * 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Sumco Soiウェーハの製造方法
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
US7919815B1 (en) * 2005-02-24 2011-04-05 Saint-Gobain Ceramics & Plastics, Inc. Spinel wafers and methods of preparation
EP1882057A2 (en) * 2005-05-19 2008-01-30 MEMC Electronic Materials, Inc. A high resistivity silicon structure and a process for the preparation thereof
US7422796B2 (en) 2005-07-19 2008-09-09 E. I. Du Pont De Nemours And Company Film structures having improved oxygen transmission
FR2890662B1 (fr) * 2005-09-14 2008-09-19 St Microelectronics Sa Procede d'epitaxie a faible budget thermique et son utilisation
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
EP1992942B1 (en) * 2006-03-03 2017-12-13 Niigata University Quantitative evaluation device and method of atom vacancy existing in silicon wafer
FR2899380B1 (fr) * 2006-03-31 2008-08-29 Soitec Sa Procede de revelation de defauts cristallins dans un substrat massif.
US7566951B2 (en) * 2006-04-21 2009-07-28 Memc Electronic Materials, Inc. Silicon structures with improved resistance to radiation events
MY157902A (en) * 2006-05-19 2016-08-15 Memc Electronic Materials Controlling agglomerated point defect and oxygen cluster formation induced by the lateral surface of a silicon single crystal during cz growth
US7575988B2 (en) * 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
FR2903808B1 (fr) 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
FR2903809B1 (fr) * 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP5276347B2 (ja) * 2007-07-03 2013-08-28 国立大学法人 新潟大学 シリコンウェーハ中に存在する原子空孔の定量評価装置、その方法、シリコンウェーハの製造方法、及び薄膜振動子
US7895548B2 (en) 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US20090108408A1 (en) * 2007-10-29 2009-04-30 Synopsys, Inc. Method for Trapping Implant Damage in a Semiconductor Substrate
US9472423B2 (en) 2007-10-30 2016-10-18 Synopsys, Inc. Method for suppressing lattice defects in a semiconductor substrate
US8195884B2 (en) * 2008-09-18 2012-06-05 International Business Machines Corporation Network on chip with caching restrictions for pages of computer memory
US8618554B2 (en) 2010-11-08 2013-12-31 International Business Machines Corporation Method to reduce ground-plane poisoning of extremely-thin SOI (ETSOI) layer with thin buried oxide
JP5752264B2 (ja) * 2010-12-27 2015-07-22 シャンハイ シングイ テクノロジー カンパニー リミテッドShanghai Simgui Technology Co., Ltd 不純物のゲッタリングプロセスで絶縁層付きの半導体基板を製造する方法
CN102168314B (zh) * 2011-03-23 2012-05-30 浙江大学 直拉硅片的内吸杂工艺
FR2977974B1 (fr) * 2011-07-13 2014-03-07 Soitec Silicon On Insulator Procede de mesure de defauts dans un substrat de silicium
FR2986106B1 (fr) 2012-01-20 2014-08-22 Soitec Silicon On Insulator Procede de fabrication de substrats semi-conducteur, et substrats semi-conducteur
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
US9029243B2 (en) 2012-10-08 2015-05-12 Infineon Technologies Ag Method for producing a semiconductor device and field-effect semiconductor device
US9312120B2 (en) * 2014-08-29 2016-04-12 Infineon Technologies Ag Method for processing an oxygen containing semiconductor body
DE102020107236B4 (de) * 2019-09-30 2023-05-04 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum herstellen eines halbleiter-auf-isolator(soi)-substrats
US11710656B2 (en) 2019-09-30 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor-on-insulator (SOI) substrate

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583375B2 (ja) 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
JPS5680139A (en) 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
JPS59119842A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS59119822A (ja) 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
US4548654A (en) 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4505759A (en) 1983-12-19 1985-03-19 Mara William C O Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals
JPS61219795A (ja) * 1985-03-25 1986-09-30 Mitsubishi Metal Corp 析出核の形成速度が速いシリコン単結晶ウエハおよびその製造法
JPS62105998A (ja) 1985-10-31 1987-05-16 Sony Corp シリコン基板の製法
US4851358A (en) 1988-02-11 1989-07-25 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US4981549A (en) 1988-02-23 1991-01-01 Mitsubishi Kinzoku Kabushiki Kaisha Method and apparatus for growing silicon crystals
US5264189A (en) 1988-02-23 1993-11-23 Mitsubishi Materials Corporation Apparatus for growing silicon crystals
JPH01242500A (ja) 1988-03-25 1989-09-27 Mitsubishi Metal Corp シリコン基板の製造方法
JPH0232535A (ja) 1988-07-21 1990-02-02 Kyushu Electron Metal Co Ltd 半導体デバイス用シリコン基板の製造方法
US5194395A (en) 1988-07-28 1993-03-16 Fujitsu Limited Method of producing a substrate having semiconductor-on-insulator structure with gettering sites
JPH02180789A (ja) 1989-01-05 1990-07-13 Kawasaki Steel Corp Si単結晶の製造方法
JPH039078A (ja) 1989-06-05 1991-01-16 Komatsu Ltd 斜板式ピストンモータ
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH03185831A (ja) 1989-12-15 1991-08-13 Komatsu Denshi Kinzoku Kk 半導体装置の製造方法
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
JPH04108682A (ja) 1990-08-30 1992-04-09 Fuji Electric Co Ltd 化合物半導体単結晶製造装置および製造方法
IT1242014B (it) * 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JP2613498B2 (ja) 1991-03-15 1997-05-28 信越半導体株式会社 Si単結晶ウエーハの熱処理方法
JP3016897B2 (ja) 1991-03-20 2000-03-06 信越半導体株式会社 シリコン単結晶の製造方法及び装置
JPH04294540A (ja) 1991-03-25 1992-10-19 Nippon Steel Corp 半導体の製造方法
JP2758093B2 (ja) * 1991-10-07 1998-05-25 信越半導体株式会社 半導体ウェーハの製造方法
JP2726583B2 (ja) 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JPH05155700A (ja) 1991-12-04 1993-06-22 Nippon Steel Corp 積層欠陥発生核を有するゲッタリングウエハの製造方法および同方法により製造されたシリコンウエハ
US5296047A (en) 1992-01-28 1994-03-22 Hewlett-Packard Co. Epitaxial silicon starting material
JPH0684925A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
KR950703079A (ko) 1993-01-06 1995-08-23 다나까 미노루 반도체단결정의 결정품질을 예측하는 방법 및 그 장치(method of predicting crystal quality of semiconductor single crystal and apparatus thereof)
KR0139730B1 (ko) 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US5401669A (en) 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
US5659192A (en) 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JPH07106512A (ja) * 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたsimox処理方法
IT1280041B1 (it) 1993-12-16 1997-12-29 Wacker Chemitronic Procedimento per il tiraggio di un monocristallo di silicio
DE4414947C2 (de) 1993-12-16 1998-12-17 Wacker Siltronic Halbleitermat Verfahren zum Ziehen eines Einkristalls aus Silicium
JP2725586B2 (ja) 1993-12-30 1998-03-11 日本電気株式会社 シリコン基板の製造方法
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
JP2895743B2 (ja) 1994-03-25 1999-05-24 信越半導体株式会社 Soi基板の製造方法
US5474020A (en) 1994-05-06 1995-12-12 Texas Instruments Incorporated Oxygen precipitation control in czochralski-grown silicon cyrstals
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3458342B2 (ja) 1994-06-03 2003-10-20 コマツ電子金属株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JP2874834B2 (ja) 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH0845944A (ja) 1994-07-29 1996-02-16 Sumitomo Sitix Corp シリコンウェーハの製造方法
JPH0845947A (ja) 1994-08-03 1996-02-16 Nippon Steel Corp シリコン基板の熱処理方法
JP3285111B2 (ja) 1994-12-05 2002-05-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法
US5611855A (en) 1995-01-31 1997-03-18 Seh America, Inc. Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth
US5487355A (en) * 1995-03-03 1996-01-30 Motorola, Inc. Semiconductor crystal growth method
US5788763A (en) 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
US5593494A (en) 1995-03-14 1997-01-14 Memc Electronic Materials, Inc. Precision controlled precipitation of oxygen in silicon
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JP2826589B2 (ja) 1995-03-30 1998-11-18 住友シチックス株式会社 単結晶シリコン育成方法
JPH08293589A (ja) * 1995-04-21 1996-11-05 Hitachi Ltd 半導体基板および半導体装置
JP3085146B2 (ja) 1995-05-31 2000-09-04 住友金属工業株式会社 シリコン単結晶ウェーハおよびその製造方法
JPH08337490A (ja) 1995-06-09 1996-12-24 Shin Etsu Handotai Co Ltd 結晶欠陥の少ないシリコン単結晶及びその製造方法
JP3006669B2 (ja) 1995-06-20 2000-02-07 信越半導体株式会社 結晶欠陥の均一なシリコン単結晶の製造方法およびその製造装置
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Soi基板およびその製造方法
JPH0982726A (ja) * 1995-09-12 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP3381816B2 (ja) 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JP4020987B2 (ja) 1996-01-19 2007-12-12 信越半導体株式会社 ウエーハ周辺部に結晶欠陥がないシリコン単結晶およびその製造方法
DE19613282A1 (de) 1996-04-03 1997-10-09 Leybold Ag Vorrichtung zum Ziehen von Einkristallen
JPH09326396A (ja) 1996-06-04 1997-12-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5779791A (en) * 1996-08-08 1998-07-14 Memc Electronic Materials, Inc. Process for controlling thermal history of Czochralski-grown silicon
JPH1084101A (ja) * 1996-09-06 1998-03-31 Shin Etsu Handotai Co Ltd Soi基板の作製方法およびsoi基板
JPH10152395A (ja) 1996-11-21 1998-06-09 Komatsu Electron Metals Co Ltd シリコン単結晶の製造方法
KR100240023B1 (ko) 1996-11-29 2000-01-15 윤종용 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼
EP0954018B1 (en) 1996-12-03 2010-02-17 Sumco Corporation Method for manufacturing semiconductor silicon epitaxial wafer and semiconductor device
JPH10223497A (ja) * 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
US6503594B2 (en) * 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
SG64470A1 (en) 1997-02-13 1999-04-27 Samsung Electronics Co Ltd Methods of manufacturing monocrystalline silicon ingots and wafers by controlling pull rate profiles in a hot zone furnace and ingots and wafers manufactured thereby
US6045610A (en) 1997-02-13 2000-04-04 Samsung Electronics Co., Ltd. Methods of manufacturing monocrystalline silicon ingots and wafers by controlling pull rate profiles in a hot zone furnance
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6379642B1 (en) * 1997-04-09 2002-04-30 Memc Electronic Materials, Inc. Vacancy dominated, defect-free silicon
DE69841714D1 (de) 1997-04-09 2010-07-22 Memc Electronic Materials Silicium mit niedriger Fehlerdichte und idealem Sauerstoffniederschlag
MY127594A (en) * 1997-04-09 2006-12-29 Memc Electronic Materials Low defect density, vacancy dominated silicon
JPH1126390A (ja) 1997-07-07 1999-01-29 Kobe Steel Ltd 欠陥発生防止方法
JPH1179889A (ja) 1997-07-09 1999-03-23 Shin Etsu Handotai Co Ltd 結晶欠陥が少ないシリコン単結晶の製造方法、製造装置並びにこの方法、装置で製造されたシリコン単結晶とシリコンウエーハ
JP3144631B2 (ja) 1997-08-08 2001-03-12 住友金属工業株式会社 シリコン半導体基板の熱処理方法
TW429478B (en) 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JP3346249B2 (ja) 1997-10-30 2002-11-18 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
JP2998724B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 張り合わせsoi基板の製造方法
JPH11150119A (ja) 1997-11-14 1999-06-02 Sumitomo Sitix Corp シリコン半導体基板の熱処理方法とその装置
JP3596257B2 (ja) 1997-11-19 2004-12-02 三菱住友シリコン株式会社 シリコン単結晶ウェーハの製造方法
JP3634133B2 (ja) 1997-12-17 2005-03-30 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法及びシリコン単結晶ウエーハ
JP4147599B2 (ja) 1997-12-26 2008-09-10 株式会社Sumco シリコン単結晶及びその製造方法
JP3627498B2 (ja) 1998-01-19 2005-03-09 信越半導体株式会社 シリコン単結晶の製造方法
JP3955375B2 (ja) 1998-01-19 2007-08-08 信越半導体株式会社 シリコン単結晶の製造方法およびシリコン単結晶ウエーハ
US6077343A (en) 1998-06-04 2000-06-20 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer having few defects wherein nitrogen is doped and a method for producing it
WO2000008677A1 (en) * 1998-08-05 2000-02-17 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
EP1114454A2 (en) * 1998-09-02 2001-07-11 MEMC Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US6336968B1 (en) * 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
DE69941196D1 (de) * 1998-09-02 2009-09-10 Memc Electronic Materials Wärmebehandelte Siliziumscheiben mit verbesserter Eigengetterung
CN1313651C (zh) * 1998-10-14 2007-05-02 Memc电子材料有限公司 基本无生长缺陷的外延硅片
DE10006589A1 (de) * 1999-05-26 2000-12-07 Samsung Electronics Co Ltd Czochralski-Zugvorrichtungen und Zugverfahren zum Herstellen von monokristallinen Siliziumblöcken
KR100805518B1 (ko) * 2001-01-26 2008-02-20 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 산화 유도된 적층 결함을 실질적으로 포함하지 않는베이컨시 지배 코어를 갖는 낮은 결함 밀도의 실리콘

Also Published As

Publication number Publication date
US6849901B2 (en) 2005-02-01
WO2000013211A3 (en) 2000-09-08
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JP2014135498A (ja) 2014-07-24
WO2000013211A9 (en) 2000-06-02
JP5753649B2 (ja) 2015-07-22
EP1114454A2 (en) 2001-07-11
JP2002524845A (ja) 2002-08-06
US6342725B2 (en) 2002-01-29
US20080020168A1 (en) 2008-01-24
JP2009147357A (ja) 2009-07-02
CN1321336A (zh) 2001-11-07
US20020113265A1 (en) 2002-08-22

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