JP2895743B2 - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
- Publication number
- JP2895743B2 JP2895743B2 JP6079602A JP7960294A JP2895743B2 JP 2895743 B2 JP2895743 B2 JP 2895743B2 JP 6079602 A JP6079602 A JP 6079602A JP 7960294 A JP7960294 A JP 7960294A JP 2895743 B2 JP2895743 B2 JP 2895743B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- silicon wafer
- layer
- soi
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 235000012431 wafers Nutrition 0.000 claims description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 59
- 229910052710 silicon Inorganic materials 0.000 claims description 59
- 239000010703 silicon Substances 0.000 claims description 59
- 239000001301 oxygen Substances 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 58
- 238000010438 heat treatment Methods 0.000 description 31
- 239000013078 crystal Substances 0.000 description 18
- 230000007547 defect Effects 0.000 description 9
- 238000007689 inspection Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 238000001739 density measurement Methods 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 235000018734 Sambucus australis Nutrition 0.000 description 1
- 244000180577 Sambucus australis Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000000386 microscopy Methods 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、シリコンウエーハを絶
縁被膜を介して結合せしめたＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法に関し、特
に半導体素子を形成せしめるための単結晶層の結晶質が
改善されたＳＯＩ基板の製造方法に関する。
縁被膜を介して結合せしめたＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法に関し、特
に半導体素子を形成せしめるための単結晶層の結晶質が
改善されたＳＯＩ基板の製造方法に関する。
【０００２】
【従来の技術】絶縁基板上にシリコン単結晶を成長（以
下この構造をＳＯＩ構造という）させたいという要望
は、集積回路の開発当初からあった。それは、素子間の
分離、従って微細化が可能になること、さらに耐圧性、
耐ソフトエラー及び耐ラッチアップなど、半導体素子の
高信頼度化が容易になること、そして寄生容量の低減に
よる高速化実現など、種々の理由からである。
下この構造をＳＯＩ構造という）させたいという要望
は、集積回路の開発当初からあった。それは、素子間の
分離、従って微細化が可能になること、さらに耐圧性、
耐ソフトエラー及び耐ラッチアップなど、半導体素子の
高信頼度化が容易になること、そして寄生容量の低減に
よる高速化実現など、種々の理由からである。
【０００３】そして、これらの特徴は、素子の微細化、
高密度化を求める集積回路技術においてますます重要視
される一方、近年電子交換、放電型プリンタまたプラズ
マディスプレイ定電圧電源回路、自動車エレクトロニク
スなどのエレクトロニクス分野で、同一シリコンチップ
上に部分的に高圧デバイスを搭載したいわゆるパワーＩ
Ｃの需要の増大と共に、新たに絶縁体基板上の厚肉シリ
コン単結晶層例えば５〜５０μｍに対する要望が生まれ
てきた。
高密度化を求める集積回路技術においてますます重要視
される一方、近年電子交換、放電型プリンタまたプラズ
マディスプレイ定電圧電源回路、自動車エレクトロニク
スなどのエレクトロニクス分野で、同一シリコンチップ
上に部分的に高圧デバイスを搭載したいわゆるパワーＩ
Ｃの需要の増大と共に、新たに絶縁体基板上の厚肉シリ
コン単結晶層例えば５〜５０μｍに対する要望が生まれ
てきた。
【０００４】パワーＩＣのアイソレーションのために
は、ｐｎ接合では、逆耐圧の点から不適当であり、また
発熱、それに伴う漏洩電流の増加、不安定現象の誘発の
防止にはどうしてもＳｉＯ２によるアイソレーションの
使用が望ましい訳である。
は、ｐｎ接合では、逆耐圧の点から不適当であり、また
発熱、それに伴う漏洩電流の増加、不安定現象の誘発の
防止にはどうしてもＳｉＯ２によるアイソレーションの
使用が望ましい訳である。
【０００５】かかるＳＯＩ構造を実現するためには、単
結晶絶縁体基板（たとえばサファイア基板）の上に気相
成長法でシリコン単結晶を直接成長させる方法がある
が、結晶的に良質のシリコンの単結晶層を得られず、実
用的に成功しているとはいえない。この他、シリコン単
結晶層中に酸素イオンを打ち込んで、シリコンウエーハ
全面に埋め込み酸化膜層を作る技術（ＳＩＭＯＸ：Ｓｅ
ｐａｒａｔｉｏｎ ｂｙＩｍｐｌａｎｔｅｄ Ｏｘｙｇ
ｅｎ）も注目されているが、やはり結晶性や埋め込み酸
化膜の質に問題があり、結晶層の耐圧性が充分でないの
で実用化は遠い。
結晶絶縁体基板（たとえばサファイア基板）の上に気相
成長法でシリコン単結晶を直接成長させる方法がある
が、結晶的に良質のシリコンの単結晶層を得られず、実
用的に成功しているとはいえない。この他、シリコン単
結晶層中に酸素イオンを打ち込んで、シリコンウエーハ
全面に埋め込み酸化膜層を作る技術（ＳＩＭＯＸ：Ｓｅ
ｐａｒａｔｉｏｎ ｂｙＩｍｐｌａｎｔｅｄ Ｏｘｙｇ
ｅｎ）も注目されているが、やはり結晶性や埋め込み酸
化膜の質に問題があり、結晶層の耐圧性が充分でないの
で実用化は遠い。
【０００６】これらのＳＯＩ構造の製造技術に対して、
より実用化が早いとして注目されるのが本発明に係わる
シリコンウエーハどうしをＳｉＯ２膜を介して直接結合
する技術である。この方法によるＳＯＩ基板は、ＣＺ法
による良質の単結晶が、半導体素子形成用に活用され、
また介在するＳｉＯ２膜は、熱酸化で形成され、耐圧に
不足はないといわれる。
より実用化が早いとして注目されるのが本発明に係わる
シリコンウエーハどうしをＳｉＯ２膜を介して直接結合
する技術である。この方法によるＳＯＩ基板は、ＣＺ法
による良質の単結晶が、半導体素子形成用に活用され、
また介在するＳｉＯ２膜は、熱酸化で形成され、耐圧に
不足はないといわれる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来技
術によって作られたＳＯＩ基板は、その半導体素子を形
成する単結晶シリコン層（以下ＳＯＩ層という）は、比
較的薄い場合、例えば２μｍ未満の厚さの場合には、Ｓ
ＯＩ層において結晶性に何ら問題が発生しないが、厚肉
の結晶層例えば２０〜３０μｍあるいはそれを越える
と、ＳＯＩ層に、格子間酸素の析出物に起因する微小欠
陥（Ｏｘｉｄａｔｉｏｎ ｉｎｄｕｃｅｄＳｔａｃｋｉ
ｎｇ Ｆａｕｌｔｓ：以下ＯＳＦとする）が多発するこ
とが本発明者らによって確認され、従って、前述のパワ
ーＩＣなどに厚肉のＳＯＩ層を使用した場合は、併設さ
れる微細構造の集積回路素子の特性劣化への影響が大き
く、大きな技術的問題となることが予想された。
術によって作られたＳＯＩ基板は、その半導体素子を形
成する単結晶シリコン層（以下ＳＯＩ層という）は、比
較的薄い場合、例えば２μｍ未満の厚さの場合には、Ｓ
ＯＩ層において結晶性に何ら問題が発生しないが、厚肉
の結晶層例えば２０〜３０μｍあるいはそれを越える
と、ＳＯＩ層に、格子間酸素の析出物に起因する微小欠
陥（Ｏｘｉｄａｔｉｏｎ ｉｎｄｕｃｅｄＳｔａｃｋｉ
ｎｇ Ｆａｕｌｔｓ：以下ＯＳＦとする）が多発するこ
とが本発明者らによって確認され、従って、前述のパワ
ーＩＣなどに厚肉のＳＯＩ層を使用した場合は、併設さ
れる微細構造の集積回路素子の特性劣化への影響が大き
く、大きな技術的問題となることが予想された。
【０００８】したがって本発明の目的は、上述のように
厚肉のＳＯＩ層を有するＳＯＩ基板において、該ＳＯＩ
層の、主としてＯＳＦの発生防止と、半導体素子の形成
に適した良質の無欠陥層、すなわちＤＺ層を有するＳＯ
Ｉ基板の製造方法を提供することにある。
厚肉のＳＯＩ層を有するＳＯＩ基板において、該ＳＯＩ
層の、主としてＯＳＦの発生防止と、半導体素子の形成
に適した良質の無欠陥層、すなわちＤＺ層を有するＳＯ
Ｉ基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係るＳＯＩ基板
の製造方法は、２枚のシリコンウエーハを、該シリコン
の酸化膜を介して結合させたＳＯＩ基板の製造方法であ
って、 （１）格子間酸素濃度が１６ｐｐｍａ（ＪＥＩＤＡ規
格）以下の第１のシリコンウエーハの表面に熱酸化によ
ってシリコン酸化膜を形成し、 （２）前記第１のシリコンウエーハを、前記シリコン酸
化膜を介して、これを支持する台材となる第２のシリコ
ンウエーハに重ね合わせて、熱処理することにより結合
ウエーハを得、 （３）該結合ウエーハの第１のシリコンウエーハ側を研
削、研磨することにより、第２のシリコンウエーハ上に
シリコン酸化膜を介して厚さ５μｍ以上のＳＯＩ層（単
結晶シリコン層）を有するＳＯＩ基板を得ることを特徴
とする。
の製造方法は、２枚のシリコンウエーハを、該シリコン
の酸化膜を介して結合させたＳＯＩ基板の製造方法であ
って、 （１）格子間酸素濃度が１６ｐｐｍａ（ＪＥＩＤＡ規
格）以下の第１のシリコンウエーハの表面に熱酸化によ
ってシリコン酸化膜を形成し、 （２）前記第１のシリコンウエーハを、前記シリコン酸
化膜を介して、これを支持する台材となる第２のシリコ
ンウエーハに重ね合わせて、熱処理することにより結合
ウエーハを得、 （３）該結合ウエーハの第１のシリコンウエーハ側を研
削、研磨することにより、第２のシリコンウエーハ上に
シリコン酸化膜を介して厚さ５μｍ以上のＳＯＩ層（単
結晶シリコン層）を有するＳＯＩ基板を得ることを特徴
とする。
【００１０】 次に、実施例を挙げて説明する前に、それ
らの説明の理解を深めるために本発明の契機となった実
験とそれに伴う知見について述べる。実験は次のように
行われた。
らの説明の理解を深めるために本発明の契機となった実
験とそれに伴う知見について述べる。実験は次のように
行われた。
【００１１】 チョクラルスキー法で引上げられた直径１
２５ｍｍ、導電型Ｎ型、格子間酸素濃度が約１８．５ｐ
ｐｍａ，厚さ約５００μｍのウエーハ片面を鏡面研磨し
たシリコンウエーハを用意した。鏡面研磨後のシリコン
ウエーハは、研磨時に使用したウエーハ固定用の接着剤
や研磨剤等をリンスして除去した後、アンモニア過酸化
水素系洗浄液による仕上げ洗浄を行った。上記鏡面は結
合面として用いられ、その表面粗さは、Ｒａ＝０．４ｎ
ｍ以下に仕上げられた。
２５ｍｍ、導電型Ｎ型、格子間酸素濃度が約１８．５ｐ
ｐｍａ，厚さ約５００μｍのウエーハ片面を鏡面研磨し
たシリコンウエーハを用意した。鏡面研磨後のシリコン
ウエーハは、研磨時に使用したウエーハ固定用の接着剤
や研磨剤等をリンスして除去した後、アンモニア過酸化
水素系洗浄液による仕上げ洗浄を行った。上記鏡面は結
合面として用いられ、その表面粗さは、Ｒａ＝０．４ｎ
ｍ以下に仕上げられた。
【００１２】 次に、上記シリコンウエーハについて、こ
れが半導体素子を形成するための単結晶シリコン層にな
ることを想定し、図１（ａ）に示すようにＡ，Ｂ，Ｃ，
Ｄの４通りのサンプルについて実験を行った。 Ａ．ＯＳＦ検査用熱処理をした後、ＯＳＦ密度を測定す
る（通常行われるシリコンウエーハの検査方法） Ｂ．熱酸化処理と結合熱処理をしたものについて、その
ままＯＳＦ密度を測定する Ｃ．熱酸化処理、結合熱処理をしたものについて、ＯＳ
Ｆ検査用熱処理をした後、ＯＳＦ密度を測定する Ｄ．本発明におけると同様の方法により、熱酸化処理を
した第１のシリコンウエーハをＳＯＩ層とし、これを支
持するための台材となる第２のシリコンウエーハと重ね
合わせて結合熱処理を行なって結合ウエーハを得、その
後ＳＯＩ層となる第１のシリコンウエーハ側を厚さ１．
５μｍに薄層化したＳＯＩ基板について、ＯＳＦ検査用
熱処理を施し、ＳＯＩ側のＯＳＦ密度を測定する。な
お、上記各種処理工程の条件は、図１（ａ）に示される
通りである。
れが半導体素子を形成するための単結晶シリコン層にな
ることを想定し、図１（ａ）に示すようにＡ，Ｂ，Ｃ，
Ｄの４通りのサンプルについて実験を行った。 Ａ．ＯＳＦ検査用熱処理をした後、ＯＳＦ密度を測定す
る（通常行われるシリコンウエーハの検査方法） Ｂ．熱酸化処理と結合熱処理をしたものについて、その
ままＯＳＦ密度を測定する Ｃ．熱酸化処理、結合熱処理をしたものについて、ＯＳ
Ｆ検査用熱処理をした後、ＯＳＦ密度を測定する Ｄ．本発明におけると同様の方法により、熱酸化処理を
した第１のシリコンウエーハをＳＯＩ層とし、これを支
持するための台材となる第２のシリコンウエーハと重ね
合わせて結合熱処理を行なって結合ウエーハを得、その
後ＳＯＩ層となる第１のシリコンウエーハ側を厚さ１．
５μｍに薄層化したＳＯＩ基板について、ＯＳＦ検査用
熱処理を施し、ＳＯＩ側のＯＳＦ密度を測定する。な
お、上記各種処理工程の条件は、図１（ａ）に示される
通りである。
【００１３】 そのうち、ＯＳＦ密度測定の通常の方法に
ついて説明すれば、上記シリコンウエーハ（Ａ，Ｃ）ま
たはＳＯＩ基板（Ｄ）の場合のように、先ず加湿酸素雰
囲気中で１１００℃／１時間の条件でＯＳＦ検査用熱処
理を行ったものについて、２５％フッ酸で処理して酸化
膜を除去し、セコエッチング液による選択エッチングを
行い、シリコンウエーハの鏡面側表面（ＳＯＩ基板の場
合はＳＯＩ層表面）のＯＳＦ密度を測定する。このＯＳ
Ｆ密度測定は、微分干渉顕微鏡による倍率５０〜２００
倍の十字スキャンニング法で行った。なお、シリコンウ
エーハやＳＯＩ層の深さ方向のＯＳＦ密度変化を測定す
る時は、その測定部分についてｔａｎθ＝０．１（５°
４４′）のアングルポリッシュをし、その研磨面のＯＳ
Ｆ密度を測定する。
ついて説明すれば、上記シリコンウエーハ（Ａ，Ｃ）ま
たはＳＯＩ基板（Ｄ）の場合のように、先ず加湿酸素雰
囲気中で１１００℃／１時間の条件でＯＳＦ検査用熱処
理を行ったものについて、２５％フッ酸で処理して酸化
膜を除去し、セコエッチング液による選択エッチングを
行い、シリコンウエーハの鏡面側表面（ＳＯＩ基板の場
合はＳＯＩ層表面）のＯＳＦ密度を測定する。このＯＳ
Ｆ密度測定は、微分干渉顕微鏡による倍率５０〜２００
倍の十字スキャンニング法で行った。なお、シリコンウ
エーハやＳＯＩ層の深さ方向のＯＳＦ密度変化を測定す
る時は、その測定部分についてｔａｎθ＝０．１（５°
４４′）のアングルポリッシュをし、その研磨面のＯＳ
Ｆ密度を測定する。
【００１４】 次に、以上の実験結果について考察する。
図１（ｂ）に示すように、ＯＳＦ検査用熱処理だけでは
ＯＳＦ密度が低いウエーハ（サンプルＡ）でも、加湿酸
素雰囲気中で、似たような熱処理を２回または３回受け
ると（サンプルＢ，Ｃ）、ＯＳＦ密度は増加するのが観
察された。しかし、同一特性のシリコンウエーハを用
い、かつ同じ３回の熱処理を受けたＳＯＩ基板の薄いＳ
ＯＩ層（サンプルＤ）では、ＯＳＦ密度の増加は見られ
ず、熱酸化処理及び結合熱処理を経ないシリコンウエー
ハ（サンプルＡ）と同じ低いＯＳＦ密度を示した。な
お、図２はサンプルＤの薄層化する前の結合ウエーハに
おけるＳＯＩ層（第１のシリコンウエーハ）厚さ方向の
ＯＳＦ密度の変化を観察した写真である。ただし、ここ
ではＯＳＦ検査用熱処理は省略している。
図１（ｂ）に示すように、ＯＳＦ検査用熱処理だけでは
ＯＳＦ密度が低いウエーハ（サンプルＡ）でも、加湿酸
素雰囲気中で、似たような熱処理を２回または３回受け
ると（サンプルＢ，Ｃ）、ＯＳＦ密度は増加するのが観
察された。しかし、同一特性のシリコンウエーハを用
い、かつ同じ３回の熱処理を受けたＳＯＩ基板の薄いＳ
ＯＩ層（サンプルＤ）では、ＯＳＦ密度の増加は見られ
ず、熱酸化処理及び結合熱処理を経ないシリコンウエー
ハ（サンプルＡ）と同じ低いＯＳＦ密度を示した。な
お、図２はサンプルＤの薄層化する前の結合ウエーハに
おけるＳＯＩ層（第１のシリコンウエーハ）厚さ方向の
ＯＳＦ密度の変化を観察した写真である。ただし、ここ
ではＯＳＦ検査用熱処理は省略している。
【００１５】 本実験におけるサンプルＤの最終的なＳＯ
Ｉ層の厚さは１．５μｍの薄層で、その表面にはＯＳＦ
欠陥は殆ど発見されないが、この現象は、ＳＯＩ層の厚
さ方向についてＯＳＦ密度を測定した図２の写真の観察
結果と一致する。しかも驚くべきことに、結合界面より
２０〜３０μｍまでほとんど無欠陥の領域即ちＤＺ層が
広がり、それより離れるとＯＳＦが多く発生しているこ
とが観察される。
Ｉ層の厚さは１．５μｍの薄層で、その表面にはＯＳＦ
欠陥は殆ど発見されないが、この現象は、ＳＯＩ層の厚
さ方向についてＯＳＦ密度を測定した図２の写真の観察
結果と一致する。しかも驚くべきことに、結合界面より
２０〜３０μｍまでほとんど無欠陥の領域即ちＤＺ層が
広がり、それより離れるとＯＳＦが多く発生しているこ
とが観察される。
【００１６】 結晶欠陥がシリコンウエーハ表面より下方
に発生した場合、これがＯＳＦの核となるので、その表
面層はＤＺ層となり、従って図１のサンプルＡにおける
ＯＳＦ密度の測定結果と、上記写真観察における結合熱
処理後のＳＯＩ層中のＯＳＦ密度の結合界面からの距離
依存性とを、比較考量すると、両者の結果は、矛盾しな
い。
に発生した場合、これがＯＳＦの核となるので、その表
面層はＤＺ層となり、従って図１のサンプルＡにおける
ＯＳＦ密度の測定結果と、上記写真観察における結合熱
処理後のＳＯＩ層中のＯＳＦ密度の結合界面からの距離
依存性とを、比較考量すると、両者の結果は、矛盾しな
い。
【００１７】 即ち、従来のＳＯＩ基板において、ＯＳＦ
あるいは上記結晶欠陥がデバイス製作上、問題を提起し
なかったのは、ＳＯＩ基板に求められるＳＯＩ層の厚さ
が、薄層であって厚くても高々１０μｍを超えることが
なかったためである。しかし、本発明の対象である３０
μｍや５０μｍのような厚物のＳＯＩ層の場合には、そ
の結合界面より離れた表面層のＯＳＦ密度が異常に高く
なるので、このような厚物のＳＯＩ層を利用する場合に
は、この結晶欠陥密度を低減する手段が必要になる。そ
こで〔実施例〕に示すようなシリコンウエーハの格子間
酸素濃度をふった試験を行なった。
あるいは上記結晶欠陥がデバイス製作上、問題を提起し
なかったのは、ＳＯＩ基板に求められるＳＯＩ層の厚さ
が、薄層であって厚くても高々１０μｍを超えることが
なかったためである。しかし、本発明の対象である３０
μｍや５０μｍのような厚物のＳＯＩ層の場合には、そ
の結合界面より離れた表面層のＯＳＦ密度が異常に高く
なるので、このような厚物のＳＯＩ層を利用する場合に
は、この結晶欠陥密度を低減する手段が必要になる。そ
こで〔実施例〕に示すようなシリコンウエーハの格子間
酸素濃度をふった試験を行なった。
【００１８】
【作用】ＳＯＩ層（第１のシリコンウエーハ）の格子
間酸素濃度を１６ｐｐｍａ以下とすること、ＳＯＩ層
がＳｉ／ＳｉＯ２界面の近傍にあること（埋込み酸化膜
を持つＳＯＩ構造は格子間Ｓｉの集合の場所を分散させ
ていると考えられる）、結合前の熱酸化でＳＯＩ層表
面の格子間酸素濃度が下がり、一方、ＳＯＩ層となる第
１のシリコンウエーハの結合された面は、結合熱処理後
にはバルク内部となり、ウエーハ表面とは応力が異なり
酸素が析出しにくくなること、などが共働的に作用して
厚肉ＳＯＩ層の結晶欠陥の発生が防止されるものと推察
される。
間酸素濃度を１６ｐｐｍａ以下とすること、ＳＯＩ層
がＳｉ／ＳｉＯ２界面の近傍にあること（埋込み酸化膜
を持つＳＯＩ構造は格子間Ｓｉの集合の場所を分散させ
ていると考えられる）、結合前の熱酸化でＳＯＩ層表
面の格子間酸素濃度が下がり、一方、ＳＯＩ層となる第
１のシリコンウエーハの結合された面は、結合熱処理後
にはバルク内部となり、ウエーハ表面とは応力が異なり
酸素が析出しにくくなること、などが共働的に作用して
厚肉ＳＯＩ層の結晶欠陥の発生が防止されるものと推察
される。
【００１９】
【実施例】次に、実施例を挙げて本発明を更に詳細に説
明する。 ［実施例１〜３及び比較例１］ 下記数種の格子間酸素濃度を有する、片面が鏡面研磨さ
れた、２枚で対をなすシリコンウエーハを準備し、上述
の実験例Ｄと同一の熱酸化処理及び結合熱処理を行い、
ＳＯＩ層となる第１のシリコンウエーハの表面を研削、
研磨により約５０μｍの厚さのＳＯＩ層を有するＳＯＩ
基板を作成し、そのＯＳＦ密度を測定した。ＯＳＦ密度
検査用の熱処理条件は、前述の条件と同一である。な
お、格子間酸素濃度として、１８．５ｐｐｍａ（比較例
１）、１６．１ｐｐｍａ（実施例１）、１５．０ｐｐｍ
ａ（実施例２）、及び９．８ｐｐｍａ（実施例３）が選
択された。１８．５ｐｐｍａの場合は、シリコンウエー
ハの周辺寄りのところで、部分的にＯＳＦ密度の高いと
ころ（１０ケ／ｃｍ２を越える）が観察されたが、他の
ウエーハについては、ＯＳＦ密度が５ケ／ｃｍ２以下で
あった。なお、図３は図２の場合と同じく、実施例２に
おけるＳＯＩ層（第１のシリコンウエーハ）の厚さ方向
でみたＯＳＦ密度の観察図であるが、その全厚さ（６０
０μｍ）について、ＯＳＦの発生はほとんど認められな
い。なおこの場合も、ＯＳＦ検査用熱処理は省略してい
る。
明する。 ［実施例１〜３及び比較例１］ 下記数種の格子間酸素濃度を有する、片面が鏡面研磨さ
れた、２枚で対をなすシリコンウエーハを準備し、上述
の実験例Ｄと同一の熱酸化処理及び結合熱処理を行い、
ＳＯＩ層となる第１のシリコンウエーハの表面を研削、
研磨により約５０μｍの厚さのＳＯＩ層を有するＳＯＩ
基板を作成し、そのＯＳＦ密度を測定した。ＯＳＦ密度
検査用の熱処理条件は、前述の条件と同一である。な
お、格子間酸素濃度として、１８．５ｐｐｍａ（比較例
１）、１６．１ｐｐｍａ（実施例１）、１５．０ｐｐｍ
ａ（実施例２）、及び９．８ｐｐｍａ（実施例３）が選
択された。１８．５ｐｐｍａの場合は、シリコンウエー
ハの周辺寄りのところで、部分的にＯＳＦ密度の高いと
ころ（１０ケ／ｃｍ２を越える）が観察されたが、他の
ウエーハについては、ＯＳＦ密度が５ケ／ｃｍ２以下で
あった。なお、図３は図２の場合と同じく、実施例２に
おけるＳＯＩ層（第１のシリコンウエーハ）の厚さ方向
でみたＯＳＦ密度の観察図であるが、その全厚さ（６０
０μｍ）について、ＯＳＦの発生はほとんど認められな
い。なおこの場合も、ＯＳＦ検査用熱処理は省略してい
る。
【００２０】 本発明において注目されるもう一つの理由
は、次の通りである。半導体素子を形成するためのシリ
コンウエーハについては従来より、比較的高濃度（大凡
１６ｐｐｍａ以上）の格子間酸素を含ませることによっ
てイントリンシックゲッタリング熱処理（以下、ＩＧ処
理とする）を施し、シリコンウエーハの半導体素子を設
ける層側にＤＺ層を形成せしめる技術が知られている。
ＩＧ熱処理の代表的な手法として、次のような方法が例
示される。 （第１段階）高温熱処理： １１００〜１２００℃／１〜２５時間（Ｎ２またはＯ２雰囲気） （第２段階）低温熱処理： ６５０〜８００℃／２〜１０時間（Ｎ２またはＯ２雰囲気） （第３段階）中温熱処理： ９００〜１１００℃／５〜１０時間 現実には高温熱処理が、通常２０時間位行われている。
は、次の通りである。半導体素子を形成するためのシリ
コンウエーハについては従来より、比較的高濃度（大凡
１６ｐｐｍａ以上）の格子間酸素を含ませることによっ
てイントリンシックゲッタリング熱処理（以下、ＩＧ処
理とする）を施し、シリコンウエーハの半導体素子を設
ける層側にＤＺ層を形成せしめる技術が知られている。
ＩＧ熱処理の代表的な手法として、次のような方法が例
示される。 （第１段階）高温熱処理： １１００〜１２００℃／１〜２５時間（Ｎ２またはＯ２雰囲気） （第２段階）低温熱処理： ６５０〜８００℃／２〜１０時間（Ｎ２またはＯ２雰囲気） （第３段階）中温熱処理： ９００〜１１００℃／５〜１０時間 現実には高温熱処理が、通常２０時間位行われている。
【００２１】 これに対して、本発明のＳＯＩ基板を製造
するに当たっての熱処理は、図１（ａ）に示されるよう
に、サンプルＤについて同じく３段階の熱処理である
が、上記の場合と対比すると、熱処理温度は同一レベル
であるが、その時間は短くなる傾向が認められる。しか
も通常、単枚のシリコンウエーハの場合のＤＺ層形成の
要件と較べると、ＳＯＩ基板のＳＯＩ層は、低格子間酸
素濃度の方がＤＺ層の形成に有効に作用していることで
ある。
するに当たっての熱処理は、図１（ａ）に示されるよう
に、サンプルＤについて同じく３段階の熱処理である
が、上記の場合と対比すると、熱処理温度は同一レベル
であるが、その時間は短くなる傾向が認められる。しか
も通常、単枚のシリコンウエーハの場合のＤＺ層形成の
要件と較べると、ＳＯＩ基板のＳＯＩ層は、低格子間酸
素濃度の方がＤＺ層の形成に有効に作用していることで
ある。
【００２２】 本発明において、ＳＯＩ層となる第１のシ
リコンウエーハの熱酸化膜は、シリコンウエーハの洗浄
直後に形成されるので、ＳＯＩ層となる第１のシリコン
ウエーハを外部汚染から保護する効果があり、これによ
っても結晶欠陥の発生が抑制され、本発明による例えば
パワーＩＣの特性向上が可能となる。台材となる第２の
シリコンウエーハは、単にＳＯＩ層の機械的な支持層の
役目を果たすので、必ずしも高純度のシリコン単結晶で
あることは要求されないが、これが同一のシリコン単結
晶であれば、少なくとも熱処理時の汚染や熱応力による
技術的トラブルは少なくなる。
リコンウエーハの熱酸化膜は、シリコンウエーハの洗浄
直後に形成されるので、ＳＯＩ層となる第１のシリコン
ウエーハを外部汚染から保護する効果があり、これによ
っても結晶欠陥の発生が抑制され、本発明による例えば
パワーＩＣの特性向上が可能となる。台材となる第２の
シリコンウエーハは、単にＳＯＩ層の機械的な支持層の
役目を果たすので、必ずしも高純度のシリコン単結晶で
あることは要求されないが、これが同一のシリコン単結
晶であれば、少なくとも熱処理時の汚染や熱応力による
技術的トラブルは少なくなる。
【００２３】
【発明の効果】以上の説明で明らかなように、本発明の
ＳＯＩ基板の製造方法によれば、特に厚物のＳＯＩ層に
おいて、ＯＳＦの発生をほとんど皆無に抑制することが
できる。このため、ＳＯＩ基板の用途がパワーＩＣ等将
来性ある大きな分野にまで拡大される。また、ＳＯＩ層
側の第１のシリコンウエーハに熱酸化膜を形成し、それ
を絶縁膜としてＳＯＩ基板を製造するので、同ウエーハ
の外部からの不純物汚染を防ぐことができる。
ＳＯＩ基板の製造方法によれば、特に厚物のＳＯＩ層に
おいて、ＯＳＦの発生をほとんど皆無に抑制することが
できる。このため、ＳＯＩ基板の用途がパワーＩＣ等将
来性ある大きな分野にまで拡大される。また、ＳＯＩ層
側の第１のシリコンウエーハに熱酸化膜を形成し、それ
を絶縁膜としてＳＯＩ基板を製造するので、同ウエーハ
の外部からの不純物汚染を防ぐことができる。
【図１】Ａ．単枚のシリコンウエーハについて、通常の
ＯＳＦ密度測定をした場合、 Ｂ．単枚のシリコンウエーハについて、ＳＯＩ基板製造
に必要な２段階の熱処後にＯＳＦ密度測定をした場合、 Ｃ．単枚のシリコンウエーハを、ＳＯＩ基板製造に必要
な２段階の熱処理後に、Ａの方法によりＯＳＦ密度測定
をした場合、 Ｄ．２枚のシリコンウエーハについてＣの方法によりＳ
ＯＩ基板を製造し、そのＳＯＩ層についてＡの方法によ
りＯＳＦ密度測定をした場合、のそれぞれ示す実験と、
その結果を説明する図である。
ＯＳＦ密度測定をした場合、 Ｂ．単枚のシリコンウエーハについて、ＳＯＩ基板製造
に必要な２段階の熱処後にＯＳＦ密度測定をした場合、 Ｃ．単枚のシリコンウエーハを、ＳＯＩ基板製造に必要
な２段階の熱処理後に、Ａの方法によりＯＳＦ密度測定
をした場合、 Ｄ．２枚のシリコンウエーハについてＣの方法によりＳ
ＯＩ基板を製造し、そのＳＯＩ層についてＡの方法によ
りＯＳＦ密度測定をした場合、のそれぞれ示す実験と、
その結果を説明する図である。
【図２】結合熱処理後の結合ウエーハについて、アング
ルポリッシュ法によるＳＯＩ層（第１のシリコンウエー
ハ）内の結晶欠陥の厚さ方向の分布を示す微分干渉顕微
鏡写真である。
ルポリッシュ法によるＳＯＩ層（第１のシリコンウエー
ハ）内の結晶欠陥の厚さ方向の分布を示す微分干渉顕微
鏡写真である。
【図３】実施例２の結合熱処理後の結合ウエーハについ
て、アングルポリッシュ法によるＳＯＩ層（第１のシリ
コンウエーハ）内の結晶欠陥の厚さ方向の状態を示す微
分干渉顕微鏡写真である。
て、アングルポリッシュ法によるＳＯＩ層（第１のシリ
コンウエーハ）内の結晶欠陥の厚さ方向の状態を示す微
分干渉顕微鏡写真である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中澤 一志 長野県更埴市大字屋代1393番地 長野電 子工業株式会社内 (56)参考文献 特開 平５−235007（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/12 H01L 21/02 H01L 21/762
Claims (1)
- 【請求項１】 ２枚のシリコンウエーハを、該シリコン
の酸化膜を介して結合させたＳＯＩ基板の製造方法であ
って、 （１）格子間酸素濃度が１６ｐｐｍａ（ＪＥＩＤＡ規
格）以下の第１のシリコンウエーハの表面に熱酸化によ
ってシリコン酸化膜を形成し、 （２）前記第１のシリコンウエーハを、前記シリコン酸
化膜を介して、これを支持する台材となる第２のシリコ
ンウエーハに重ね合わせて、熱処理することにより結合
ウエーハを得、 （３）該結合ウエーハの第１のシリコンウエーハ側を研
削、研磨することにより、第２のシリコンウエーハ上に
シリコン酸化膜を介して厚さ５μｍ以上のＳＯＩ層（単
結晶シリコン層）を有するＳＯＩ基板を得ることを特徴
とするＳＯＩ基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079602A JP2895743B2 (ja) | 1994-03-25 | 1994-03-25 | Ｓｏｉ基板の製造方法 |
| US08/408,798 US5478408A (en) | 1994-03-25 | 1995-03-23 | SOI substrate and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079602A JP2895743B2 (ja) | 1994-03-25 | 1994-03-25 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263652A JPH07263652A (ja) | 1995-10-13 |
| JP2895743B2 true JP2895743B2 (ja) | 1999-05-24 |
Family
ID=13694569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6079602A Expired - Lifetime JP2895743B2 (ja) | 1994-03-25 | 1994-03-25 | Ｓｏｉ基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5478408A (ja) |
| JP (1) | JP2895743B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255882A (ja) * | 1995-03-16 | 1996-10-01 | Komatsu Electron Metals Co Ltd | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| JP3085184B2 (ja) * | 1996-03-22 | 2000-09-04 | 住友金属工業株式会社 | Ｓｏｉ基板及びその製造方法 |
| US6090688A (en) * | 1996-11-15 | 2000-07-18 | Komatsu Electronic Metals Co., Ltd. | Method for fabricating an SOI substrate |
| US5994761A (en) * | 1997-02-26 | 1999-11-30 | Memc Electronic Materials Spa | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
| CN1316072C (zh) * | 1997-04-09 | 2007-05-16 | Memc电子材料有限公司 | 低缺陷密度、理想氧沉淀的硅 |
| KR100258096B1 (ko) * | 1997-12-01 | 2000-06-01 | 정선종 | 에스오아이(soi) 기판 제조방법 |
| US6617034B1 (en) * | 1998-02-02 | 2003-09-09 | Nippon Steel Corporation | SOI substrate and method for production thereof |
| EP0949360A1 (en) * | 1998-04-07 | 1999-10-13 | Shin-Etsu Handotai Company Limited | Process for producing a silicon single crystal by Czochralski method. |
| JPH11307747A (ja) | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| US6828690B1 (en) * | 1998-08-05 | 2004-12-07 | Memc Electronic Materials, Inc. | Non-uniform minority carrier lifetime distributions in high performance silicon power devices |
| US6336968B1 (en) | 1998-09-02 | 2002-01-08 | Memc Electronic Materials, Inc. | Non-oxygen precipitating czochralski silicon wafers |
| WO2000013226A1 (en) | 1998-09-02 | 2000-03-09 | Memc Electronic Materials, Inc. | Process for preparing an ideal oxygen precipitating silicon wafer |
| CN1155074C (zh) | 1998-09-02 | 2004-06-23 | Memc电子材料有限公司 | 从低缺陷密度的单晶硅上制备硅-绝缘体结构 |
| US6284384B1 (en) * | 1998-12-09 | 2001-09-04 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering |
| US6057170A (en) * | 1999-03-05 | 2000-05-02 | Memc Electronic Materials, Inc. | Method of measuring waviness in silicon wafers |
| EP2037009B1 (en) * | 1999-03-16 | 2013-07-31 | Shin-Etsu Handotai Co., Ltd. | Method for producing a bonded SOI wafer |
| US20030051656A1 (en) | 1999-06-14 | 2003-03-20 | Charles Chiun-Chieh Yang | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering |
| JP2001044398A (ja) * | 1999-07-30 | 2001-02-16 | Mitsubishi Materials Silicon Corp | 張り合わせ基板およびその製造方法 |
| US6544837B1 (en) | 2000-03-17 | 2003-04-08 | International Business Machines Corporation | SOI stacked DRAM logic |
| WO2002084728A1 (en) * | 2001-04-11 | 2002-10-24 | Memc Electronic Materials, Inc. | Control of thermal donor formation in high resistivity cz silicon |
| CN100446196C (zh) * | 2001-06-22 | 2008-12-24 | Memc电子材料有限公司 | 通过离子注入产生具有本征吸除的绝缘体衬底硅结构的方法 |
| US6798526B2 (en) * | 2002-09-12 | 2004-09-28 | Seh America, Inc. | Methods and apparatus for predicting oxygen-induced stacking fault density in wafers |
| KR100519759B1 (ko) * | 2003-02-08 | 2005-10-07 | 삼성전자주식회사 | 잉크젯 프린트헤드 및 그 제조방법 |
| US7566951B2 (en) * | 2006-04-21 | 2009-07-28 | Memc Electronic Materials, Inc. | Silicon structures with improved resistance to radiation events |
| US7670895B2 (en) | 2006-04-24 | 2010-03-02 | Freescale Semiconductor, Inc | Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer |
| US7491622B2 (en) | 2006-04-24 | 2009-02-17 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a layer formed using an inductively coupled plasma |
| US7528078B2 (en) | 2006-05-12 | 2009-05-05 | Freescale Semiconductor, Inc. | Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer |
| US20090004458A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Diffusion Control in Heavily Doped Substrates |
| US20090004426A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates |
| EP2993686B1 (en) * | 2013-05-01 | 2021-05-26 | Shin-Etsu Chemical Co., Ltd. | Method for producing hybrid substrate |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
| US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
| US5366924A (en) * | 1992-03-16 | 1994-11-22 | At&T Bell Laboratories | Method of manufacturing an integrated circuit including planarizing a wafer |
| US5276338A (en) * | 1992-05-15 | 1994-01-04 | International Business Machines Corporation | Bonded wafer structure having a buried insulation layer |
-
1994
- 1994-03-25 JP JP6079602A patent/JP2895743B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-23 US US08/408,798 patent/US5478408A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263652A (ja) | 1995-10-13 |
| US5478408A (en) | 1995-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2895743B2 (ja) | Ｓｏｉ基板の製造方法 | |
| EP0966034B1 (en) | Method of manufacturing silicon-on-insulator substrate | |
| KR0139730B1 (ko) | 반도체 기판 및 그 제조방법 | |
| US6613678B1 (en) | Process for manufacturing a semiconductor substrate as well as a semiconductor thin film, and multilayer structure | |
| JPH0684925A (ja) | 半導体基板およびその処理方法 | |
| JPH06232141A (ja) | 半導体基板の作成方法及び固体撮像装置の製造方法 | |
| US5272119A (en) | Process for contamination removal and minority carrier lifetime improvement in silicon | |
| JPH0817163B2 (ja) | エピタキシャルウェーハの製造方法 | |
| Miyazaki et al. | Influence of crystal-originated “particle” microstructure on silicon wafers on gate oxide integrity | |
| KR970000708B1 (ko) | 실리콘체(silicon body)의 제조방법 | |
| JP2735407B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0837286A (ja) | 半導体基板および半導体基板の製造方法 | |
| JP3287524B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH11204534A (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| JPH05326467A (ja) | 半導体基板及びその製造方法 | |
| JP2007311672A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2000031439A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JP4529036B2 (ja) | 半導体用薄膜ウェハの製造方法 | |
| JPH08236735A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JP2010040638A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH01298726A (ja) | 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 | |
| JPH05129309A (ja) | 張り合わせ基板 | |
| JPH1084101A (ja) | Ｓｏｉ基板の作製方法およびｓｏｉ基板 | |
| JP3297091B2 (ja) | 半導体装置 | |
| JP4356039B2 (ja) | エピタキシャルシリコンウェーハの製造方法 |