JP3297091B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、特に高い製造歩留り及
び高信頼度の酸化膜を有する微細化、高集積化されたも
のに好適する半導体装置に関する。
び高信頼度の酸化膜を有する微細化、高集積化されたも
のに好適する半導体装置に関する。
【０００２】
【従来の技術】周知の通り、半導体装置には高機能化等
の要求にともない微細化、高集積化が進んでいる。それ
にともないＣＺ（引上）法やＦＺ（浮融帯）法等で製造
されたシリコン単結晶から製造されるウェーハの結晶欠
陥に起因すると考えられる製造歩留りの低下や、ＭＯＳ
トランジスタのゲート酸化膜の信頼性劣化等の問題が顕
在化してきている。
の要求にともない微細化、高集積化が進んでいる。それ
にともないＣＺ（引上）法やＦＺ（浮融帯）法等で製造
されたシリコン単結晶から製造されるウェーハの結晶欠
陥に起因すると考えられる製造歩留りの低下や、ＭＯＳ
トランジスタのゲート酸化膜の信頼性劣化等の問題が顕
在化してきている。
【０００３】またサブミクロンデバイスでは、今まで問
題とされてきた酸化誘起の積層欠陥（ＯＳＦ）や転位等
のマクロな構造欠陥がある場合には、製造歩留りはほぼ
零になってしまい、酸化誘起の積層欠陥や転位等がない
場合でも結晶に起因する製造歩留りやゲート酸化膜の信
頼性の低下の問題が生じていた。
題とされてきた酸化誘起の積層欠陥（ＯＳＦ）や転位等
のマクロな構造欠陥がある場合には、製造歩留りはほぼ
零になってしまい、酸化誘起の積層欠陥や転位等がない
場合でも結晶に起因する製造歩留りやゲート酸化膜の信
頼性の低下の問題が生じていた。
【０００４】そして、このような問題を検討し解決すべ
く、例えば引上げ速度や熱履歴等の結晶の育成条件を種
々変化させてウェ−ハを作製し、さらに同一のデバイス
製造工程で半導体素子を作製し比較した場合において
も、育成条件の差により製造歩留りやゲート酸化膜の信
頼性に差が生じることが判明したものの、半導体素子の
どの様な結晶特性が製造歩留りやゲート酸化膜の信頼性
に影響を与えるものであるか明確になっておらず、これ
を明確にすることが求められていた。
く、例えば引上げ速度や熱履歴等の結晶の育成条件を種
々変化させてウェ−ハを作製し、さらに同一のデバイス
製造工程で半導体素子を作製し比較した場合において
も、育成条件の差により製造歩留りやゲート酸化膜の信
頼性に差が生じることが判明したものの、半導体素子の
どの様な結晶特性が製造歩留りやゲート酸化膜の信頼性
に影響を与えるものであるか明確になっておらず、これ
を明確にすることが求められていた。
【０００５】
【発明が解決しようとする課題】上記のように従来、製
造歩留りの低下やゲート酸化膜の信頼性劣化等の問題が
生じ、このような問題が半導体素子のどの様な結晶特性
によるものかを明確にすることが求められている。この
ような状況に鑑みて本発明はなされたもので、その目的
とするところは製造歩留りやゲート酸化膜の信頼性等の
問題と結晶特性との関係を明確にし、高い製造歩留りで
高信頼度の酸化膜を有する半導体装置を提供することに
ある。
造歩留りの低下やゲート酸化膜の信頼性劣化等の問題が
生じ、このような問題が半導体素子のどの様な結晶特性
によるものかを明確にすることが求められている。この
ような状況に鑑みて本発明はなされたもので、その目的
とするところは製造歩留りやゲート酸化膜の信頼性等の
問題と結晶特性との関係を明確にし、高い製造歩留りで
高信頼度の酸化膜を有する半導体装置を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子が形成される半導体基板の表面より１〜１０
μｍの深さに該表面と平行なミラー面を形成し、このミ
ラー面のアルカリ性水溶液による異方性エッチングを１
〜３０ｎｍ行ったとき、ミラー面上に形成される０．１
〜０．２μｍの結晶欠陥の密度が０．１〜１０個／ｃｍ
2 であることを特徴とするものであり、また、半導体素
子が形成される半導体基板の表面より１００μｍ以上深
い部分の酸素析出密度が５×１０4 ｃｍ-2以上であるこ
とを特徴とするものである。
半導体素子が形成される半導体基板の表面より１〜１０
μｍの深さに該表面と平行なミラー面を形成し、このミ
ラー面のアルカリ性水溶液による異方性エッチングを１
〜３０ｎｍ行ったとき、ミラー面上に形成される０．１
〜０．２μｍの結晶欠陥の密度が０．１〜１０個／ｃｍ
2 であることを特徴とするものであり、また、半導体素
子が形成される半導体基板の表面より１００μｍ以上深
い部分の酸素析出密度が５×１０4 ｃｍ-2以上であるこ
とを特徴とするものである。
【０００７】
【作用】上記のように構成された半導体装置は、半導体
基板の表面より１〜１０μｍの深さでの０．１〜０．２
μｍの結晶欠陥の密度が０．１〜１０個／ｃｍ2 となっ
ている。そして結晶欠陥の密度の大小によってゲート酸
化膜の耐圧及びＰＮ接合リーク電流が増減し、製造歩留
りやゲート酸化膜の信頼度が左右されるが、この結晶欠
陥の密度が少なくてゲート酸化膜の耐圧が高く、ＰＮ接
合リーク電流も低い状態になっており、さらに０．１個
／ｃｍ2 以上であるので密度が小さすぎることによる半
導体基板内の酸素析出密度が小さく、製造工程の汚染に
よる製造歩留りが低下してしまうこともなく、高い製造
歩留りで高信頼度の酸化膜を有する半導体装置が提供で
きる。
基板の表面より１〜１０μｍの深さでの０．１〜０．２
μｍの結晶欠陥の密度が０．１〜１０個／ｃｍ2 となっ
ている。そして結晶欠陥の密度の大小によってゲート酸
化膜の耐圧及びＰＮ接合リーク電流が増減し、製造歩留
りやゲート酸化膜の信頼度が左右されるが、この結晶欠
陥の密度が少なくてゲート酸化膜の耐圧が高く、ＰＮ接
合リーク電流も低い状態になっており、さらに０．１個
／ｃｍ2 以上であるので密度が小さすぎることによる半
導体基板内の酸素析出密度が小さく、製造工程の汚染に
よる製造歩留りが低下してしまうこともなく、高い製造
歩留りで高信頼度の酸化膜を有する半導体装置が提供で
きる。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【０００９】先ず第１の実施例を図１及び図２を参照し
て説明する。図１は要部断面図であり、図２は特性図で
ある。
て説明する。図１は要部断面図であり、図２は特性図で
ある。
【００１０】図１において、１はｐ型シリコン（Ｓｉ）
半導体基板２上に通常の製造工程を経て形成された半導
体素子で、半導体基板２の表面３にゲート酸化膜４を設
けてポリシリコンのゲート電極５が形成されている。６
は半導体基板２の表面３にひ素（Ａｓ）をイオン注入し
て形成されたソース・ドレイン拡散層であり、７はフィ
ールド酸化膜である。
半導体基板２上に通常の製造工程を経て形成された半導
体素子で、半導体基板２の表面３にゲート酸化膜４を設
けてポリシリコンのゲート電極５が形成されている。６
は半導体基板２の表面３にひ素（Ａｓ）をイオン注入し
て形成されたソース・ドレイン拡散層であり、７はフィ
ールド酸化膜である。
【００１１】上記の半導体素子１は、ＣＺ法によって形
成された直径６インチでｐドープｎ型１Ω・ｃｍの（１
００）のＣＺウェーハを用いて形成された半導体装置の
１６ＭＤＲＡＭの１つの半導体素子である。そしてこの
ＣＺウェーハは公知のシリコン単結晶の引上げ装置を用
い、平均引上げ速度を従来速度の約半分の速度の０．４
ｍｍ／分程度として引き上げられたものである。
成された直径６インチでｐドープｎ型１Ω・ｃｍの（１
００）のＣＺウェーハを用いて形成された半導体装置の
１６ＭＤＲＡＭの１つの半導体素子である。そしてこの
ＣＺウェーハは公知のシリコン単結晶の引上げ装置を用
い、平均引上げ速度を従来速度の約半分の速度の０．４
ｍｍ／分程度として引き上げられたものである。
【００１２】そこで、本実施例の半導体装置の上面を研
磨し半導体基板２の表面３から５μｍの部分にミラー面
８を形成した後、アルカリ性エッチング液（ＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：：１：５（重量比））で１
０ｎｍの異方性エッチングを行い０．１〜０．２μｍの
大きさの結晶欠陥（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｉｃｒ
ｏ Ｄｅｆｅｃｔ）の密度を調べたところ１個／ｃｍ2
であった。また表面３より２００μｍの深さでの酸素析
出密度が５×１０3 ｃｍ-2であった。
磨し半導体基板２の表面３から５μｍの部分にミラー面
８を形成した後、アルカリ性エッチング液（ＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：：１：５（重量比））で１
０ｎｍの異方性エッチングを行い０．１〜０．２μｍの
大きさの結晶欠陥（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｉｃｒ
ｏ Ｄｅｆｅｃｔ）の密度を調べたところ１個／ｃｍ2
であった。また表面３より２００μｍの深さでの酸素析
出密度が５×１０3 ｃｍ-2であった。
【００１３】一方、従来通りシリコン単結晶の引上げ装
置での平均引上げ速度を約１ｍｍ／分として引き上げら
れたＣＺウェーハを用い、他は本実施例と同様に形成さ
れた半導体装置の１６ＭＤＲＡＭを従来例とし、これに
ついても半導体装置の表面から５μｍの部分のミラー面
での結晶欠陥の密度を調べたところ１００個／ｃｍ2で
あった。また表面より２００μｍの深さでの酸素析出密
度が１×１０3 ｃｍ-2であった。
置での平均引上げ速度を約１ｍｍ／分として引き上げら
れたＣＺウェーハを用い、他は本実施例と同様に形成さ
れた半導体装置の１６ＭＤＲＡＭを従来例とし、これに
ついても半導体装置の表面から５μｍの部分のミラー面
での結晶欠陥の密度を調べたところ１００個／ｃｍ2で
あった。また表面より２００μｍの深さでの酸素析出密
度が１×１０3 ｃｍ-2であった。
【００１４】このような本実施例と従来例の半導体装置
のデバイス特性評価を製造歩留り、信頼性試験によって
行った。その結果、製造歩留りの比較では従来例よりも
本実施例のほうが製造歩留りが５％が向上していた。ま
た信頼性試験として行った１２５℃、７．５Ｖのバーン
イン試験では従来例に５％のゲート酸化膜起因の不良が
観察されたのに対し、本実施例では不良はほとんど無か
った。
のデバイス特性評価を製造歩留り、信頼性試験によって
行った。その結果、製造歩留りの比較では従来例よりも
本実施例のほうが製造歩留りが５％が向上していた。ま
た信頼性試験として行った１２５℃、７．５Ｖのバーン
イン試験では従来例に５％のゲート酸化膜起因の不良が
観察されたのに対し、本実施例では不良はほとんど無か
った。
【００１５】さらに、半導体基板２の表面３から１〜１
０μｍの深さにまで研磨して形成したミラー面８を、ア
ルカリ性エッチング液によって１〜３０ｎｍまで異方性
エッチングを行った場合の０．１〜０．２μｍの大きさ
の結晶欠陥が、半導体素子１のゲート酸化膜４の信頼性
及びＰＮ接合リーク電流にかかわる状況を調べたとこ
ろ、横軸に表面３から１〜３０ｎｍの深さでの結晶欠陥
の密度を取って図２に示すように、結晶欠陥の密度が多
くなれば実線Ａのようにゲート酸化膜４の耐圧不良は増
加し、また破線ＢのようにＰＮ接合リーク電流も増加す
ることが判明した。
０μｍの深さにまで研磨して形成したミラー面８を、ア
ルカリ性エッチング液によって１〜３０ｎｍまで異方性
エッチングを行った場合の０．１〜０．２μｍの大きさ
の結晶欠陥が、半導体素子１のゲート酸化膜４の信頼性
及びＰＮ接合リーク電流にかかわる状況を調べたとこ
ろ、横軸に表面３から１〜３０ｎｍの深さでの結晶欠陥
の密度を取って図２に示すように、結晶欠陥の密度が多
くなれば実線Ａのようにゲート酸化膜４の耐圧不良は増
加し、また破線ＢのようにＰＮ接合リーク電流も増加す
ることが判明した。
【００１６】そして半導体素子１に対しては、半導体基
板２の表面３から１〜１０μｍの深さでの０．１〜０．
２μｍの結晶欠陥の密度を０．１〜１０個／ｃｍ2 とす
れば、高い製造歩留りが維持でき、ゲート酸化膜４の信
頼度を高くすることができる。
板２の表面３から１〜１０μｍの深さでの０．１〜０．
２μｍの結晶欠陥の密度を０．１〜１０個／ｃｍ2 とす
れば、高い製造歩留りが維持でき、ゲート酸化膜４の信
頼度を高くすることができる。
【００１７】なお、半導体素子１に対し半導体基板２の
表面３からミラー面８を１０μｍよりも深い位置に取る
と、深すぎて結晶欠陥が半導体素子１の特性に与える影
響が少なく、１μｍよりも浅いと浅すぎて結晶欠陥の検
出が困難なものとなってしまう。
表面３からミラー面８を１０μｍよりも深い位置に取る
と、深すぎて結晶欠陥が半導体素子１の特性に与える影
響が少なく、１μｍよりも浅いと浅すぎて結晶欠陥の検
出が困難なものとなってしまう。
【００１８】また結晶欠陥の検出のためのミラー面８の
異方性エッチングも、エッチング量が３０ｎｍより多い
と面荒れを起こし結晶欠陥の検出が困難となり、１ｎｍ
より少ないと少なすぎて同じく結晶欠陥の検出が困難と
なってしまう。
異方性エッチングも、エッチング量が３０ｎｍより多い
と面荒れを起こし結晶欠陥の検出が困難となり、１ｎｍ
より少ないと少なすぎて同じく結晶欠陥の検出が困難と
なってしまう。
【００１９】さらに結晶欠陥の密度が１０個／ｃｍ2 よ
り大きいと、図２に示されるようにゲート酸化膜４の耐
圧不良及びＰＮ接合リーク電流は増加して実用できず、
０．１個／ｃｍ2 より小さいと半導体基板２内の酸素析
出密度が小さくなりすぎ、半導体素子１の製造工程に起
因する汚染の影響が出て、かえって製造歩留りのばらつ
きが大きくなり平均製造歩留りが低下してしまう。
り大きいと、図２に示されるようにゲート酸化膜４の耐
圧不良及びＰＮ接合リーク電流は増加して実用できず、
０．１個／ｃｍ2 より小さいと半導体基板２内の酸素析
出密度が小さくなりすぎ、半導体素子１の製造工程に起
因する汚染の影響が出て、かえって製造歩留りのばらつ
きが大きくなり平均製造歩留りが低下してしまう。
【００２０】次に第２の実施例について説明する。本実
施例は図示していないが、半導体基板の表面から２００
μｍの深さでの酸素析出密度が１×１０5 ｃｍ-2で第１
の実施例とは異なる以外、第１の実施例と同じ条件の下
に形成された１６ＭＤＲＡＭの半導体装置である。すな
わち半導体装置の上面を研磨し半導体基板の表面から５
μｍの部分にミラー面を形成した後、アルカリ性エッチ
ング液で１０ｎｍの異方性エッチングを行い０．１〜
０．２μｍの大きさの結晶欠陥の密度を調べた結果、１
個／ｃｍ2 であった。
施例は図示していないが、半導体基板の表面から２００
μｍの深さでの酸素析出密度が１×１０5 ｃｍ-2で第１
の実施例とは異なる以外、第１の実施例と同じ条件の下
に形成された１６ＭＤＲＡＭの半導体装置である。すな
わち半導体装置の上面を研磨し半導体基板の表面から５
μｍの部分にミラー面を形成した後、アルカリ性エッチ
ング液で１０ｎｍの異方性エッチングを行い０．１〜
０．２μｍの大きさの結晶欠陥の密度を調べた結果、１
個／ｃｍ2 であった。
【００２１】このように形成された本実施例についても
第１の実施例と同様のデバイス特性評価を製造歩留り、
信頼性試験によって行った。その結果、製造歩留りの比
較では第１の実施例よりも本実施例のほうがさらに５％
向上していた。これは第１の実施例に比較して深さが１
００μｍ以上の半導体基板内の酸素析出密度が５×１０
4 ｃｍ-2以上あり、プロセス汚染の影響をなくすことが
できたためである。また信頼性試験として行った１２５
℃、７．５Ｖのバーンイン試験でもゲート酸化膜起因の
不良は第１の実施例と同様にほとんど無かった。
第１の実施例と同様のデバイス特性評価を製造歩留り、
信頼性試験によって行った。その結果、製造歩留りの比
較では第１の実施例よりも本実施例のほうがさらに５％
向上していた。これは第１の実施例に比較して深さが１
００μｍ以上の半導体基板内の酸素析出密度が５×１０
4 ｃｍ-2以上あり、プロセス汚染の影響をなくすことが
できたためである。また信頼性試験として行った１２５
℃、７．５Ｖのバーンイン試験でもゲート酸化膜起因の
不良は第１の実施例と同様にほとんど無かった。
【００２２】尚、上記の各実施例においては半導体基板
２の表面３から１〜１０μｍの深さでの結晶欠陥の密度
を０．１〜１０個／ｃｍ2 とするため、シリコン単結晶
の育成条件については引上げ速度の低速化を行ったが、
他に引上結晶の熱履歴の変更や非酸化性雰囲気（Ｈ2 、
Ａｒ等）中での高温（１１００℃以上、１０分以上）で
の熱処理を行うようにしたり、あるいはエピウェーハを
使用するようにしてもよい。
２の表面３から１〜１０μｍの深さでの結晶欠陥の密度
を０．１〜１０個／ｃｍ2 とするため、シリコン単結晶
の育成条件については引上げ速度の低速化を行ったが、
他に引上結晶の熱履歴の変更や非酸化性雰囲気（Ｈ2 、
Ａｒ等）中での高温（１１００℃以上、１０分以上）で
の熱処理を行うようにしたり、あるいはエピウェーハを
使用するようにしてもよい。
【００２３】また半導体装置についてもゲート酸化膜、
ＰＮ接合を有する他の半導体装置、例えばＭＯＳ集積回
路、バイポーラ集積回路、バイポーラＣＭＯＳ集積回路
等、要旨を逸脱しない範囲内で適宜変更して本発明は実
施し得るものである。
ＰＮ接合を有する他の半導体装置、例えばＭＯＳ集積回
路、バイポーラ集積回路、バイポーラＣＭＯＳ集積回路
等、要旨を逸脱しない範囲内で適宜変更して本発明は実
施し得るものである。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
は、半導体基板の表面より１〜１０μｍの深さでの０．
１〜０．２μｍの結晶欠陥の密度が０．１〜１０個／ｃ
ｍ2 であるよう構成したことにより、高い製造歩留りで
高信頼度の酸化膜を有する半導体装置を提供できる効果
を奏する。
は、半導体基板の表面より１〜１０μｍの深さでの０．
１〜０．２μｍの結晶欠陥の密度が０．１〜１０個／ｃ
ｍ2 であるよう構成したことにより、高い製造歩留りで
高信頼度の酸化膜を有する半導体装置を提供できる効果
を奏する。
【図１】本発明の第１の実施例の要部断面図である。
【図２】上記に係る特性図である。
１…半導体素子 ２…半導体基板 ３…表面 ４…ゲート絶縁膜 ８…ミラー面
Claims (2)
- 【請求項１】 半導体素子が形成される半導体基板の表
面より１〜１０μｍの深さに該表面と平行なミラー面を
形成し、このミラー面のアルカリ性水溶液による異方性
エッチングを１〜３０ｎｍ行ったとき、前記ミラー面上
に形成される０．１〜０．２μｍの結晶欠陥の密度が
０．１〜１０個／ｃｍ2 であることを特徴とする半導体
装置。 - 【請求項２】 半導体素子が形成される半導体基板の表
面より１００μｍ以上深い部分の酸素析出密度が５×１
０4 ｃｍ-2以上であることを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26827192A JP3297091B2 (ja) | 1992-10-07 | 1992-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26827192A JP3297091B2 (ja) | 1992-10-07 | 1992-10-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120098A JPH06120098A (ja) | 1994-04-28 |
| JP3297091B2 true JP3297091B2 (ja) | 2002-07-02 |
Family
ID=17456250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26827192A Expired - Fee Related JP3297091B2 (ja) | 1992-10-07 | 1992-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297091B2 (ja) |
-
1992
- 1992-10-07 JP JP26827192A patent/JP3297091B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06120098A (ja) | 1994-04-28 |
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Legal Events
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|---|---|---|---|
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