KR0139730B1 - 반도체 기판 및 그 제조방법 - Google Patents
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Abstract
ST1으로 성장시켜서, ST2로 성형한 CZ웨이퍼에 대하여 ST3에 있어서, 비산화 분위기로 1150℃ 이상, 30분 이상의 열처리를 한다(예 : 15% H2함유 Ar 가스중 1200℃ ·1시간). 이로써 디바이스 형성면으로부터의 깊이가 20㎛ 이상의 내부에서는 104개/㎠ 이상이고 그보다 얕은 층에서는 0.1∼103개/㎠ 의 BMD 밀도 프로파일을 갖는 웨이퍼가 작성된다.
이 프로파일을 보는데는 다시 웨이퍼에 대하여 ST4로 산소 분위기 780℃·3시간의 열처리를 하고 그후, ST5로 산소분위기·1100℃·16시간의 열처리를 한다. 이것으로써 BMD를 현미경으로 확인할 수 있다.
디바이스 형성면 부근의 사실상의 무결함화 및 내부의 충분한 게터 능력을 실현할 수 있다. 이로써 제품의 수율 향상에 이바지할 수 있다.
Description
제 1 도는 본 발명의 일실시예에 관한 제조 방법의 흐름을 나타내는 블록도.
제 2 도는 제 1 도에 도시한 제조 방법에 의하여 작성되는 웨이퍼의 BMD밀도 프로파일을 그래프(a) 및 확대 단면도(b)로 나타낸 설명도.
제 3 도는 종래의 웨이퍼의 BMD 밀도 프로파일을 그래프(a) 및 확대 단면도(b)로 나타낸 설명도.
* 도면의 주요 부분에 대한 부호의 설명 *
ST1 : CZ(Czochralski)법에 의한 Si 성장 스테이지
ST2 : 웨이퍼 성형 스테이지
ST3 : BMD 밀도 프로파일 형성을 위한 열처리 스테이지
ST4 : BMD 핵 형성을 위한 열처리 스테이지
ST5 : BMD 핵 확대를 위한 열처리 스테이지
21 : 디바이스 형성면(웨이퍼 표면)
22 : BMD
본 발명은 반도체 기판의 제조 방법에 관한 것으로, 특히 실리콘(Si) 웨이퍼의 표면에 형성되는 산소 석출물(析出物)의 발생을 제어하고, 디바이스 불량 등을 저감하여 제조 수율을 양호하게 하는 반도체 기판을 얻는 것에 사용되는 방법에 관한 것이다.
종래에는 디바이스 불량 감소를 위해 기판 내부에 BMD(Bulk Micro Defect)를 형성한 IG(Intrinsic Gettering)기판이 사용되고 있었다. BMD란 산소 석출물이다. 이 IG 기판에 의하면, 적층 결함, 전위, 거기에 산소, 탄소, 각종 금속등의 불순물 혼입에 의한 결함을 상기 BMD에 의하여 게터(getter)하여, 디바이스 특성과는 관계가 없는 장소에 존재하는 결함 중심에 흡수시키므로서 오염 원인인 P-N 접합 누설등의 디바이스 불량을 저감시킬 수 있다.
이 IG 효과는 BMD 밀도에 비례하여 높아지기 때문에 BMD는 기판 내부에 많이 포함되는 것이 바람직하다.
통상, 이 IG 기판은 산화성 분위기중에서 1200℃ 정도의 열처리를 행함으로써 기판 표면에 무결함층으로서의 DZ(Denuded Zone)층을 형성하고, 그 후, 그 기판에 대하여 800℃ 정도의 저온 열처리와 1000℃ 정도의 중온 열처리를 실행함으로써 기판 내부에만 BMD를 형성하고 있다.
그러나, 상기 DZ 층내는 무결함이라 일컬어지고 있었으나, 그 DZ 층을 상세하게 조사한 결과, 이 DZ 층에도 BMD가 상당한 밀도로 존재하고 있었다.
제 3 도의 (a)는 종래의 기판내의 BMD 밀도에 관한 깊이 방향 프로파일을 도시하고 있다. 실선은 CZ(Czochralski)법에 의하여 성장한 결정체를 재료로 하는 CZ 기판, 파선은 상기 IG 기판을 각각 나타내고 있고, 이 도면에 도시한 바와같이 IG 기판이라 하더라도 DZ층이 되는 디바이스 형성면에서 10㎛ 깊이까지의 영역에 103∼104개/㎠ 의 BMD가 존재하고 있음을 알 수 있다.
또한, 제 3 도의 (b)는 종래의 IG 기판에 대하여 소정의 처리를 행하여 그 깊이 방향의 단면을 절취하여 현미경으로 관찰한 경우에 볼 수 있는 BMD 분포 상태를 도시하는 것이다. 31은 기판 표면(디바이스 형성면), 32 는 BMD 이다.
이 도면에 도시한 바와 같이 BMD는 깊이 방향으로 균일한 상태로 분포하고 있다.
그리고 이 무결함이라고 하는 DZ 층내의 BMD는 디바이스 불량을 일으킨 다는 것이 판명됨에 이르렀다.
전술한 바와 같이 IG 효과를 상승시키려면 BMD 밀도를 상승시키고, 게터능력을 높이는 것이 바람직하지만, 기판 내부의 BMD 밀도를 상승시킴으로써 DZ 층내의 BMD도 증가하기 때문에 게터 능력의 향상에는 한계가 있다.
LSI 의 미세화가 진행됨에 따라 이러한 문제점의 개선 요구가 높아지고 있다.
본 발명은 그와같은 사정을 감안하여 이루어진 것으로서, 그 목적은 디바이스 형성면 부근의 결함을 저감하는 동시에 게터 능력이 향상된 반도체 기판의 제조방법을 제공하는데 있다.
본 발명의 반도체 기판은 산소분위기 중에서 780℃로 3시간의 열처리를 실행하고, 산소 분위기중에서 1100℃로 16시간의 열처리를 실행한 후 BMD 관찰을 행할 때 디바이스 형성면으로부터 10㎛의 깊이 까지의 BMD 밀도가 0.1∼1000 개/㎠인 것을 특징으로 한다.
또 하나의 특징은 디바이스 형성면으로부터 20 ㎛ 이상의 깊이의 층에 있어서의 BMD 밀도가 104개/㎠ 인 것에 있다.
또, 본 발명의 반도체 기판은 CZ법에 의하여 반도체 결정을 성장시키는 제1 공정과, 상기 반도체 결정으로 이루어진 결정체를 기판 형상으로 성형하는 제 2공정과, 그 기판 형상 성형체에 대하여 비산화 분위기중에서 1150℃ 이상, 30분 이상의 열처리를 실행하는 제 3 공정을 포함하는 제조 방법에 의하여 작성할 수 있다.
본 발명의 반도체 기판에 의하면, 디바이스 형성면으로부터의 깊이가 20㎛ 이상의 내부에서는 104개/㎠ 이상이고, 상기 디바이스 형성면 부근의 얕은층에서는 0.1∼103개/㎠ 이 되는 깊이 방향의 BMD 밀도 프로파일을 가지며, 디바이스 형성면 부근의 0.1∼103개/㎠ 인 BMD 밀도는 디바이스 특성에 대하여 무시 할 수 있을 정도의 것인 동시에 내부 BMD 층의 BMD 밀도에 의하면 충분한 게터 능력을 실현 가능하게 된다. 따라서, 디바이스 형성면 부근의 결함이 저감되는동시에 게터 능력이 향상된 반도체 기판을 얻을 수 있게 된다.
또한, 디바이스 형성면에서 20㎛ 이상의 깊이의 내부 BMD층의 BMD 밀도는 디바이스 형성면 부근의 층과의 경계에서 104개/㎠ 이상이 되어 임계적으로 높아지기 때문에 그 내부 BMD 층을 디바이스 형성면 부근으로 가까이 할 수 있어 게터 효과를 보다 확실하게 획득할 수 있다.
이하에, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
제 1도는 본 발명에 관한 반도체 기판의 제조 방법의 일실시예를 도시한 것이다.
이 도면에 있어서 먼저 CZ법에 의하여 Si 결정을 성장시키고(스테이지 ST1), 이어서 예컨대 그 Si 결정으로 이루어지는 막대 모양의 결정체에 대하여 연삭 가공을 하여 방향판(orientation plate)을 붙인 후, 다이아몬드 커터등의 절단 장치로 박판 모양으로 절단하여 그 각각의 박판의 한쪽면을 경면(mirror) 모양으로 연마하여 디바이스 형성면을 형성하는 등의 처리를 행함으로써, CZ 웨이퍼를 작성한다(스테이지 ST2).
그후, CZ 웨이퍼에 대하여 비산화 분위기 중에서, 1150℃ 이상, 30분 이상의 열처리를 실행한다(스테이지 ST3). 이것은 예컨대 15%의 수소를 함유하는 아르곤(Ar)가스중에서 1200℃, 1시간의 열처리를 행하는 양태를 취할 수 있다.
이상의 스테이지 ST1∼ST3 에 의하여 제 2 도의 (a)에 도시한 바와같은 디바이스 형성면(21)으로부터의 깊이가 20㎛ 이상의 내부에서는 104개/㎠ 이 상이고, 상기 디바이스 형성면(21) 부근의 얕은층에서는 0.1∼103개/㎠ 되는 깊이 방향의 BMD 밀도 프로파일을 갖는 웨이퍼가 작성된다.
이 BMD 밀도 프로파일은 이 웨이퍼에 대하여 다음과 같은 처리를 행함으로써 현미경 등에 의하여 제 2 도의 (b)에 도시한 바와같은 상태로 시각적으로 인지 가능해진다.
즉, 먼저 그 웨이퍼에 대하여 산소 분위기 중에서 780℃, 3 시간의 열처리를 실행한다(스테이지 ST4). 연속해서 동일한 산소 분위기 중에서 1100℃, 16시간의 열처리를 실행한다(스테이지 ST5). 이것에 의하여 스테이지 ST4로 형성된 핵이 커지고, 제 2도의 (b)에 도시한 바와 같은 상태로 되는 것이다.
이로 인하여 웨이퍼의 평가가 가능해 진다.
실제로, 스테이지 ST3으로서 전술한 15% H2함유 Ar 가스중에서의 1200℃, 1 시간의 열처리를 채용하여, 작성된 웨이퍼를 시료로서 평가를 해보았다. 이때 비교를 위하여 제 1의 종래예로서 CZ 웨이퍼를, 제 2 의 종래예로서 CZ 웨이퍼에 대하여 N2/O2분위기중에서 1200℃, 4 시간의 열처리를 실행한 IG 웨이퍼를 동시에 시료로서 평가를 하였다.
이때, 물론 각 웨이퍼에 대하여 상기 스테이지 ST4, ST5의 열처리를 하였다.
이 결과, 본 실시예는 제 2 도의 (a)에 도시한 바와 같이 명확한 DZ 층으로서 관찰된다. 제 1 의 종래예인 CZ 웨이퍼는 제 3 도의 (a)에 도시한 바와같이 표면 BMD 밀도도 높고, 단면에는 제 3도의 (b)와 같이 거의 균일하게 BMD가 관찰되었다. 제 2 의 종래예인 IG 웨이퍼에서는 제 3 도의(a)에 도시한 바와같이 표면 BMD의 저하가 CZ 웨이퍼로부터는 볼 수 있으나 본 실시예에 비하여 많게 되고 있고, 웨이퍼 내부로 향하여 완만한 BMD 증가를 볼 수 있다.
또한, 본 실시예와, 제 1 종래예 및 제 2 종래예의 웨이퍼를 사용하여 16 MDRAM을 시험적으로 작성하여 그 디바이스의 특성을 조사한 결과, 제조 수율은 실시예 제 2 종래예 제 1 종래예로 나타났다.
이와 관련하여, 본 실시예에 의하면 10%의 제조 수율 향상을 볼 수 있었다. 이것은 표면 부분의 결정 결함에 기인하는 P-N 접합 누설 불량이나 커패시터의 데이타 유지 능력을 나타내는 포즈(pause) 불량이 감소했기 때문인 것으로 확인하였다. 또 내부 BMD 밀도를 종래예와 비교하여 높게할 수 있기 때문에 디바이스 프로세스에서의 오염에 기인하는 제조 수율의 불안정화 방지가 가능한 것도 확인하였다.
또한, 본 실시예의 웨이퍼, Epi(20㎛)웨이퍼, FZ 웨이퍼 및 CZ 웨이퍼의 각각에 대하여 상기 스테이지 ST4, ST5의 열처리를 행하고, 각각의 웨이퍼의 표면 1∼10 ㎛의 BMD 밀도, 10∼20㎛의 BMD 밀도 및 20㎛ 이후의 BMD 밀도가 하기의 표 1 에 나타낸 바와같이 발생하고 있는 것에 대하여, 원자 레벨에서의 평탄도인 마이크로래프네스(Micro-roughness)(Ra)와, 산화막 내압과, 산화막의 절연성 파괴의 시간 의존성인 TDDB(Time Dependent Dielectric Breakdown)와, 산화막이 소정의(예컨대 50% 의) 파괴 상태에 이르기까지의 평균 시간인 MTTF(Mean Time To Fail)를 평가하였다. 표 2는 각 결과를 나타낸다.
그리고 마이크로래프네스(Ra)에 대하여는 각 웨이퍼에 대하여 1970년에 미국 RCA사가 제창한 RCA 세정중의 암모니아:과산화수소:물 = 1:1∼2:5∼7의 SC-1 액을 사용한 세정(이하, SC-1 세정이라 한다)의 전후 양쪽의 평가를 하였다.
이들 표에서 알 수 있는 바와같이, 본 실시예의 웨이퍼의 마이크로래프네스(Ra)는 가장 양호한 값이고, 또한 SC-1 세정한 후에서 그 양호한 상태느 변화하지 않는다.
또 이들 웨이퍼의 산화막 내압, TDDB, MTTF에대하여는 Epi 웨이퍼 및 FZ 웨이퍼는 불량이 나타나고, CZ 웨이퍼는 전자보다 약간 좋은 정도인 것에 비하여 본 실시예의 웨이퍼에서는 거의 100%의 결과가 얻어지고, 산화막 내압만이 아니고 TDDB나 MTTF 등 수명 향상으로 통하는 효과가 있는 것을 확인할 수 있었다.
또 상기 스테이지 ST3의 열처리를 행할 경우, H2, Ar, He, Ne, Kr, Xe 등의 비산화 분위기에서도 동일한 효과가 얻어지는 것도 확인하고 있다.
이상 설명한 바와같이 본 발명에 의하면, 디바이스 형성면으로부터의 깊이가 20㎛ 이상의 내부에서는 104개/㎠ 이 되는 깊이 방향의 BMD 밀도 프로파일을 갖는 반도체 기판이 작성되며, 디바이스 형성면 부근을 사실상 무결함화할 수 있는 동시에 내부에 있어서는 충분한 게터 능력을 실현할 수 있다.
또한, 내부 BMD 층의 BMD 밀도는 디바이스 형성면 부근의 층과의 경계에서 임계적으로 높아지기 때문에 그 내부 BMD 층을 디바이스 형성면 부근에 가까이 할 수 있게 되어, 게터 효과를 보다 확실하게 획득할 수 있다.
실제로 16 MDRAM을 시험적으로 작성함으로써, P-N 접합 누설 불량이나 DRAM 포즈 불량에 의한 제조 수율의 불안정화에도 효과가 있는 것을 확인하였다.
또한, SC-1 세정에 의한 웨이퍼 평탄도의 변화가 없고, 산화막 내압의 향상만이 아니라 TDDB나 MTTF 등의 향상에도 효과가 있음을 확인하였다. 이들 효과는 예컨대 ASIC(특정 용도 집적 회로 : Application Specific IC)와 같은 소량 품종 제품에 대하여 특히 유효하다.
Claims (3)
- 산소 분위기 중에서 780℃로 3시간의 열처리를 실행하고, 산소 분위기 중에서 1100℃로 16시간의 열처리를 실행한 후 BMD 관찰을 행할 때 디바이스 형성면으로부터 10㎛의 깊이까지의 BMD 밀도가 0.1∼1000 개/㎠ 인 것을 특징으로 하는 반도체 기판.
- 제 1 항에 있어서,디바이스 형성면으로부터 20㎛ 이상의 깊이의 층에 있어서의 BMD 밀도는 104개/㎠ 이상인 것을 특징으로 하는 반도체 기판.
- 반도체 기판의 제조 방법에 있어서,CZ 법에 의하여 반도체 결정을 성장시키는 제 1 공정과;상기 반도체 결정으로 이루어진 결정체를 기판 형상으로 성형하는 제 2 공정과;그 기판 형상 성형체에 대하여 비산화 분위기 중에서 11503℃ 이상, 30분 이상의 열처리를 실행하는 제 3 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
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