KR20210125942A - 실리콘 웨이퍼 및 그의 제조 방법 - Google Patents

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슌야 카와구치
šœ야 카와구치
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가부시키가이샤 사무코
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Abstract

산소 침전물들의 층을 갖는 실리콘 웨이퍼 및 이를 제조하는 방법에 있어서, 여기서 웨이퍼는, 제1 처리로부터의 제1 평균 밀도 대 제2 처리로부터의 제2 평균 밀도의 비가 0.74 내지 1.02인 것을 특징으로 하는 견고성을 나타내고, 제1 처리는, 웨이퍼 또는 웨이퍼의 일부를, 약 2 분 동안 약 1150℃에서 그리고 이어서 약 16 시간 동안 약 950 내지 1000℃에서 가열시키는 것을 포함하고, 제2 처리는, 웨이퍼 또는 웨이퍼의 일부를, 약 3 시간 동안 약 780℃에서 그리고 이어서 약 16 시간 동안 약 950 내지 1000℃에서 가열시키는 것을 포함한다. 웨이퍼는 지금까지 달성가능하지 않은 균일성을 나타내며, 여기서 웨이퍼 BMD 층에서 임의의 1 입방 센티미터로부터 결정된 산소 침전물 밀도 대 웨이퍼의 BMD 층에서 임의의 다른 1 입방 센티미터로부터의 다른 산소 침전물 밀도의 비는 0.77 내지 1.30의 범위에 있다.

Description

실리콘 웨이퍼 및 그의 제조 방법{SILICON WAFER AND MANUFACTURING METHOD OF THE SAME}
[0001] 본 출원은 2020년 4월 9일자로 출원된 일본 출원 제 2020-070451호의 35 U.S.C. §119 하에서의 우선권을 주장하며, 그 출원의 개시내용은 그 전체가 인용에 의해 본 명세서에 명백히 포함된다.
[0002] 본 개시내용은 실리콘 웨이퍼 및 그의 제조 방법에 관한 것으로, 상세하게는 CZ(Czochralski) 방법에 의해 생성된 실리콘 단결정 잉곳(silicon single crystal ingot)을 슬라이싱함으로써 준비되는 실리콘 웨이퍼를 열-처리하는 방법에 관한 것이다. 부가적으로, 본 개시내용은 이러한 열 처리 방법을 이용하여 열-처리되는 실리콘 웨이퍼에 관한 것이다.
[0003] 반도체 디바이스들에 대한 기판 재료들인 많은 수의 실리콘 웨이퍼들은 CZ 방법에 의해 생성된 실리콘 단결정 잉곳들을 사용하여 제조된다. CZ 방법은, 석영 도가니 내부의 실리콘 용융물과 접촉하게 되는 시드 결정(seed crystal)이 실리콘 용융물에 대해 시드 결정을 회전시키면서 점진적으로 끌어올려지며, 그에 의해 시드 결정보다 큰 단결정을 성장시키는 방법이다. CZ 방법을 이용하면, 큰-직경의 실리콘 단결정들의 제조 수율이 증가될 수 있다.
[0004] 실리콘 단결정이 CZ 방법을 사용하여 성장되고 있을 때, 석영 도가니의 표면으로부터 용해되는 산소가 실리콘 용융물 내에 포함된다는 것이 알려져 있다. 실리콘 용융물 내의 산소는 실리콘 단결정이 냉각되는 프로세스에서 과포화 상태로 진입하고, 산소가 응집되어, 산소 침전물 핵들을 생성한다.
[0005] 웨이퍼가 실리콘 단결정 잉곳으로부터 절단된 직후의 벌크 실리콘 웨이퍼의 산소 침전물 밀도는 종종 극히 낮으며, 산소 침전물들의 저밀도는 반도체 디바이스의 특성들에 거의 영향을 주지 않는다. 그러나, 반도체 디바이스를 제조하는 과정에서, 다양한 열 처리들이 반복적으로 수행되며, 이는 산소 침전물들의 밀도를 증가시킬 수 있다. 디바이스의 활성 구역인 실리콘 웨이퍼의 표면 층에 존재하는 산소 침전물들은 접합 누설과 같은 디바이스 특성들의 저하를 야기할 수 있다. 한편, 디바이스의 활성 구역 이외의 벌크 부분에 존재하는 산소 침전물들은 디바이스 특성들을 저하시키는 금속성 불순물들을 포획하기 위한 게터링 사이트(gettering site)로서 효과적으로 기능한다. 따라서, 고밀도의 산소 침전물들은 바람직하게, 실리콘 웨이퍼의 표면 층 상에 존재하지 않으면서 표면 층보다 더 깊은 구역(웨이퍼 내부)에 존재한다.
[0006] 이러한 종류의 실리콘 웨이퍼를 획득하기 위해, 예컨대, 일본 특허 공개 공보 제 2018-098314호는 할로겐 램프로부터의 광 조사에 의해 실리콘 기판을 제1 피크 온도로 급속히 가열하는 것을 설명하며, 그 후 온도는 제1 피크 온도로부터 미리 결정된 냉각 온도로 급속히 낮춰지고, 그에 의해 전체 실리콘 기판에서 균일하게 그리고 고밀도로 산소 침전물을 생성한다. 일본 특허 공개 공보 제 2018-098314호는 또한, 미리 결정된 냉각 온도로 냉각된 실리콘 기판을 조사하고 기판의 표면을 제2 피크 온도로 즉시 가열시키며, 그에 의해 실리콘 기판의 표면으로부터만 산소 침전물을 제거하기 위해 플래시 램프로부터의 플래시라이트를 사용하는 것을 설명한다.
[0007] 일본 특허 공개 공보 제 2012-033846호는 실리콘 웨이퍼의 표면에서의 산소 농도의 감소에 동반되는 슬립 전위(slip dislocation)를 억제하고, 또한 웨이퍼의 벌크 부분에서 고밀도로 산소 침전물을 형성하는 방법을 설명한다. 구체적으로, 비활성 가스가 웨이퍼의 전방 표면 측에 공급되고, 산소를 함유하는 가스가 웨이퍼의 후방 표면 측에 공급되고, 온도는 1300℃ 내지 1400℃의 최대 도달 온도로 급속히 증가되고, 최대 도달 온도는 고정된 양의 시간 동안 지속되며, 그 후 온도는 급속히 감소되고, 온도의 감소 동안, 비활성 가스는 산소-함유 가스로 스위칭되고, 산소-함유 가스는 웨이퍼의 전방 표면 측에 공급된다. 본 문헌은, 온도의 감소 동안 공급되는 산소-함유 가스로 인해, 산소가 실리콘 웨이퍼의 전방 표면 측 상에서 안쪽으로 확산되는 것을 설명한다. 부가적으로, 본 문헌은 최대 도달 온도로부터 온도를 급속히 감소시키는 중간에, 산소의 안쪽 확산을 촉진하기 위해 1 내지 15 초의 미리 결정된 시간량 동안 700℃ 내지 900℃의 온도를 지속하는 것을 설명한다.
[0008] 일본 특허 공개 공보 제 2009-094533호는, 웨이퍼 내부에 존재하는 산소 클러스터들 또는 산소 침전물을 용해시키기 위해 적어도 약 1150℃의 온도로 웨이퍼를 열-처리한 후, 대략 20℃/초를 초과하는 온도 감소 레이트로 냉각하기 위해 급속 어닐링 디바이스를 사용하며, 그 후 핫(hot) 어닐링이 대략 950℃ 내지 1150℃의 온도에서 수행되고, 그에 의해 산소 침전물 처리를 받을 때 산소 침전물이 형성되지 않는 웨이퍼가 생성된다는 것을 설명한다.
[0009] 일본 특허 공개 공보 제 2006-40980호는, 저밀도의 산소 침전물 핵들을 함유하는, 내부에 형성된 BMD(bulk micro-defect) 층, 및 BMD 층과 표면 층 사이에 형성된 DZ(denuded zone) 층을 갖고, 웨이퍼 원재료(raw material)에 대해 산소 침전물 핵 형성 처리를 수행함으로써 BMD 층에서 고밀도로 산소 침전물 핵들을 형성하는 웨이퍼 원재료를 설명한다. 이러한 예에서, BMD 층은 1000 내지 1300℃의 온도로 Ar 분위기에서 1 내지 10 시간 동안 웨이퍼 원재료를 어닐링함으로써 형성된다. 산소 침전물 핵 형성 처리는, 예컨대 1 내지 600 분 동안 500 내지 1200℃의 온도로 비활성 가스, 또는 암모니아 가스와 비활성 가스의 혼합 가스 분위기에서 열 응력이 인가되는 급속 열 프로세싱이다. 대안적으로, 산소 침전물 핵 형성 처리는, 예컨대 0.2 내지 2.0℃/분의 온도 증가 레이트로 2 내지 30 시간 동안 500 내지 850℃의 온도로 비활성 가스, 또는 질소 또는 산소와 비활성 가스의 혼합 가스 분위기에서 수행되는 저온 램핑(ramping) 열 처리이다.
[0010] 최근 몇 년 동안, 전력 관리 반도체 디바이스를 제조하기 위한 프로세스로서, 바이폴라, CMOS, 및 DMOS가 동일한 기판 상에서 형성되는 BCD(bipolar-CMOS-DMOS) 프로세스에 관심이 집중되고 있다. BCD 프로세스는 고온 열 처리를 동반하며, 그에 따라, 슬립 전위가 웨이퍼 상에서 쉽게 발생할 수 있다. 실리콘 웨이퍼의 슬립 저항 뿐만 아니라 게터링 능력을 증가시키기 위해, 산소 침전물 밀도가 증가되어야 한다. 게다가, 대략 수십 μm 깊이인 DZ 층이 BCD 프로세스에서 필요하며, 그러므로, 일부 경우들에서, 에피택셜 막(epitaxial film)이 사전에 실리콘 웨이퍼의 표면 상에서 형성될 수 있지만, 에피택셜 막-형성 프로세스는 고온 열 처리에 동반되는 슬립핑의 문제, 산소 침전물이 쉽게 손실되는 문제, 및 산소 침전물의 열적 안정성이 또한 의심스러워지는 문제를 추가한다. 따라서, 산소 침전물의 증가된 밀도 및 안정성은 BCD 프로세스에 대해 사용되는 실리콘 웨이퍼에서 중요한 문제들이다.
[0011] 그러나, 산소 침전물 밀도가 증가되므로, 대략 1150℃의 고온에서 RTA(rapid thermal annealing)만을 겪는 종래의 실리콘 웨이퍼에서, 예컨대, 산소 침전물 밀도는 고객의 후속 열 처리에 의존하여 크게 변화되며, 결과적인 게터링 능력 및 웨이퍼 강도는 고객의 후속 열 처리에 의해 영향받을 수 있다.
[0012] 일본 특허 공개 공보 제 2018-098314호에 설명된 실리콘 웨이퍼에 대한 열 처리 방법은 산소 침전물을 생성하기 위한 극히 짧은 저온 열 처리 시간을 가지며, 따라서 산소 침전물은 고밀도로 생성될 수 없다.
[0013] 일본 특허 공개 공보 제 2012-033846호에 설명된 실리콘 웨이퍼에 대한 열 처리 방법은 1300℃ 내지 1400℃에서의 고온 열 처리, 뒤이어 700℃ 내지 900℃에서의 저온 열 처리로 인해 고밀도로 산소 침전물을 생성하는 것으로 여겨진다. 그러나, 저온 열 처리 시간이 짧기 때문에(1 내지 15 초), 산소 침전물은 열적으로 불안정하고, 고객에 의한 고온 열 처리로 인해 쉽게 손실될 수 있거나, 또는 산소 침전물은 고객에 의한 저온 열 처리로 인해 추가로 증가될 수 있다.
[0014] 일본 특허 공개 공보 제 2009-094533호에 설명된 실리콘 웨이퍼에 대한 열 처리 방법은 산소 침전물의 형성을 억제하려고 시도하며, 고온 열 처리에 후속하는 저온 열 처리가 없기 때문에, 고밀도 산소 침전물이 안정적으로 형성될 수 없다.
[0015] 일본 특허 공개 공보 제 2006-40980호에 설명된 실리콘 웨이퍼에 대한 열 처리 방법에 따르면, 산소 침전물 핵들은 어닐링 프로세스에 후속하는 급속한 열 프로세싱에 의해 생성될 수 있다. 그러나, 급속한 열 프로세싱 이후에는 저온 열 처리가 없으며, 따라서 산소 침전물 핵들이 적절하게 성장될 수 없고, 산소 침전물은 열적으로 불안정하다. 부가적으로, 어닐링 프로세스에 후속하는 저온 램핑 열 처리에 의해 산소 침전물 핵들이 생성될 때, 열 처리 온도는 500 내지 850℃로 낮으며, 따라서 웨이퍼에서 생성된 산소 침전물은 열적으로 불안정하고, 산소 침전물 밀도는 고객의 열 처리에 의존하여 크게 변동될 수 있다.
[0016] 따라서, 본 개시내용은 고객의 열 처리에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물을 생성할 수 있는 실리콘 웨이퍼 및 실리콘 웨이퍼의 제조 방법을 제공한다.
[0017] 본 개시내용에 따른 실리콘 웨이퍼 제조 방법은 비-산화 분위기를 갖는 퍼니스(furnace)에서 실리콘 웨이퍼에 적용되는 열 처리들을 포함한다. 그러한 열 처리들은 제1 온도에서의 제1 열 처리, 뒤이어 제2 온도에서의 제2 열 처리를 포함하며, 제2 온도는 제1 온도보다 낮다. 제1 온도는 약 1 내지 30 초 동안 약 1100℃ 내지 1200℃이다. 제2 온도는 약 2 내지 10 분 동안 약 800℃ 내지 975℃이다. 본 명세서에서 사용되는 바와 같이, 온도들은 퍼니스 온도보다는 웨이퍼 온도를 지칭한다. 즉, 웨이퍼 또는 웨이퍼의 일부의 처리를 설명할 때 온도 "까지" 가열하는 것 및 온도 "로" 가열하는 것 둘 모두는, 지칭된 웨이퍼 또는 웨이퍼의 일부가 온도에 도달하고 임의의 표시된 시간 동안 유지된다는 것을 의미한다. 더욱이, 달리 표시되는 경우를 제외하고, 본 명세서 및 청구항들에서 사용되는 양들을 표현하는 모든 수들은 모든 예시들에서 용어 "약"에 의해 수정되는 것으로 이해되어야 한다. 반대로 표시되지 않는 한, 본 명세서 및 청구항들에 기재된 수치 파라미터들은 본 발명에 의해 획득되도록 추구되는 원하는 속성들에 의존하여 변할 수 있는 근사치들이다. 적어도, 그리고 청구항들의 범위에 대한 등가물들의 원칙의 적용을 제한하려는 시도로서 고려되지 않기 위해, 각각의 수치 파라미터는 유효 자릿수들 및 통상적인 반올림 규정들을 고려하여 해석되어야 한다. 부가적으로, 본 명세서 내의 수치 범위들의 언급은 그 범위 내의 모든 수치 값들 및 범위들의 개시내용인 것으로 고려된다. 예컨대, 범위가 약 1 내지 약 50이면, 예컨대, 1, 7, 34, 46.1, 23.7, 또는 범위 내의 임의의 다른 값 또는 범위를 포함하는 것으로 간주된다.
[0018] 본 개시내용에 따르면, 고밀도의 열적으로 안정적인 산소 침전물 핵들은, 비교적 긴-지속기간의 저온 열 처리에 선행하는 짧은-지속기간의 고온 열 처리에 의해 실리콘 웨이퍼의 BMD 층을 형성하도록 생성될 수 있다. 따라서, 고객의 열 처리에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물을 생성할 수 있는 실리콘 웨이퍼가 제조될 수 있다.
[0019] 본 개시내용에서, 제1 온도로부터 제2 온도로의 온도 감소 레이트는 바람직하게 약 20℃/초 내지 120℃/초이다. 제1 온도, 감소 레이트, 및 제2 온도의 그러한 조합은 열적으로 안정적인, 실리콘 웨이퍼에서의 산소 침전물 핵들의 형성을 초래한다.
[0020] 본 개시내용의 일 실시예에 따른 실리콘 웨이퍼 제조 방법은 바람직하게, 본 개시내용의 제2 열 처리에 선행하여 실리콘 웨이퍼의 표면 상에서 에피택셜 막을 형성하는 단계를 더 포함한다. 에피택셜 막은 COP(crystal-originated-particle) 결함들이 실질적으로 없는, 웨이퍼의 표면 상의 활성 층을 제공한다. 에피택셜 막의 형성은 고온 열 처리를 이용하여 수행된다. 여기서, 다시, 고온 열 처리에 후속하는 본 개시내용에 따른 제2 열 처리는 열적으로 안정적인 산소 침전물 핵들의 형성을 초래한다. 추가로, 열을 수반하는 디바이스 프로세스들 동안 그러한 핵들로부터 형성된 산소 침전물들이 또한 열적으로 안정적이며, 그에 의해, 그 내부의 산소 침전물 밀도의 임의의 변동들이 크게 최소화될 수 있다. 따라서, 본 개시내용에 따라 제조된 실리콘 웨이퍼는, COP 결함들이 없고, 열적으로 안정적인 산소 침전물 핵들을 나타내는 활성 구역을 제공한다.
[0021] 본 개시내용에 따른 실리콘 웨이퍼 제조 방법은 바람직하게, 제2 열 처리 이후, 제2 온도보다 높은 제3 온도에서의 제3 열 처리를 더 포함한다. 그러한 제3 온도는 약 1 내지 10 분 동안 약 1000℃ 내지 1200℃이다. 제3 열 처리는 산소 침전물 핵들의 크기들을 추가로 증가시키며, 이들이 훨씬 더 큰 열적 안정성을 달성하게 허용한다. 또한, 제3 열 처리는 웨이퍼 표면 아래의 구역에서 과도한 공격자점(vacancy)들의 외부-확산(out-diffusion)을 야기하고, 임의의 공격자점들이 실질적으로 없는 디누드 구역(denuded zone)을 형성한다.
[0022] 본 개시내용에서, 제2 온도로부터 제3 온도로의 온도 증가 레이트는 바람직하게 약 10℃/초 내지 50℃/초이다. 제2 온도, 증가 레이트 및 제3 온도의 그러한 조합은 추가로, 매우 안정적인 산소 침전물 핵들, 및 또한, 열적으로 견고한, BMD 층을 형성하는 산소 침전물 밀도를 초래한다.
[0023] 본 개시내용에 따른 실리콘 웨이퍼 제조 방법은 바람직하게, 에피택셜 막-형성을 더 포함하며, 여기서, 제3 열 처리 이후, 에피택셜 실리콘 막이 실리콘 웨이퍼의 표면 상에서 형성된다. 그에 의해, 웨이퍼 표면 층 상에서 실질적으로 어떠한 결함들도 갖지 않는 구역을 갖는 실리콘 웨이퍼가 제조될 수 있다. 에피택셜 막-형성은 고온 열 처리를 동반하지만, 위에서 언급된 바와 같은 제2 열 처리 및 제3 열 처리를 겪은 실리콘 웨이퍼에 잠재되어 있는 산소 침전물은 열적으로 안정적이며, 따라서 고온 열 처리로 인한 산소 침전물의 손실은 억제될 수 있다. 따라서, 웨이퍼 표면 층 상에서 실질적으로 어떠한 결함들도 갖지 않는 구역을 가질 뿐만 아니라 고밀도의 산소 침전물 핵들을 포함하는 실리콘 웨이퍼가 제조될 수 있다.
[0024] 본 개시내용에서, 제1 열 처리에서의 열 처리 이전의 실리콘 웨이퍼의 산소 농도는 바람직하게, 적어도 약 7×1017 원자/cm3 내지 15×1017 원자/cm3이다(ASTM F-121, 1979). 그에 의해, 산소 침전물 핵들이 고밀도로 형성되는 실리콘 웨이퍼가 제조될 수 있다.
[0025] 부가적으로, 본 개시내용에 따른 실리콘 웨이퍼에서, 약 1000℃ 이상의 고온 평가 열 처리를 적용한 이후의 웨이퍼 표면의 평균 산소 침전물 밀도에 대한 약 1000℃ 미만의 저온 평가 열 처리를 적용한 이후의 웨이퍼의 평균 산소 침전물 밀도의 비율은 0.7 내지 1.3이다.
[0026] 본 개시내용은, 고객의 후속 열 처리에 의해 영향받지 않는, BMD 층을 형성하는 고밀도의 열적으로 안정적인 산소 침전물을 생성할 수 있는 실리콘 웨이퍼를 제공할 수 있다.
[0027] 본 개시내용에서, 저온 평가 열 처리 및 고온 평가 열 처리 중 하나를 적용한 이후의 웨이퍼의 평균 산소 침전물 밀도는 바람직하게 4×108/cm3 내지 1×1010/cm3이다. 따라서, 본 개시내용에 따른 실리콘 웨이퍼는 4×108/cm3 이상의 산소 침전물을 함유하며, 따라서, 게터링 능력 및 슬립 저항이 증가될 수 있다. 게다가, 열 처리 이후의 산소 침전물 밀도는 고객의 열 처리에 의해 영향받지 않으며, 따라서, 실리콘 웨이퍼를 사용하여 제조된 반도체 디바이스의 신뢰성 및 제조 수율이 증가될 수 있다.
[0028] 본 개시내용에서, 바람직하게, 저온 평가 열 처리는 약 3 시간 동안 약 780℃ 및 약 16 시간 동안 약 950℃에서의 2-스테이지 열 처리이고, 고온 평가 열 처리는 약 16 시간 동안 약 1000℃에서의 열 처리이다. 그러한 경우, 고온 평가 열 처리는 약 16 시간 동안 약 1000℃에서의 열 처리 이전에 수행되는 약 2 분 동안 약 1150℃에서의 열 처리를 더 포함할 수 있다. 본 개시내용에 따른 실리콘 웨이퍼에서, 이들 2개의 종류들의 평가 열 처리들 중 어느 하나 이후, 산소 침전물 밀도의 변화들은 작으며, 따라서, 실리콘 웨이퍼를 사용하여 제조된 반도체 디바이스의 신뢰성 및 제조 수율이 증가될 수 있다.
[0029] 본 개시내용에 따른 실리콘 웨이퍼에서, 에피택셜 실리콘 막은 바람직하게 실리콘 웨이퍼의 표면 상에서 형성된다. 그에 의해, 웨이퍼 표면 상에서 실질적으로 어떠한 결함들(DZ 층)도 갖지 않는 고품질 구역을 갖는 실리콘 웨이퍼가 제공될 수 있다.
[0030] 본 개시내용은 고객의 열 처리에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물을 생성할 수 있는 실리콘 웨이퍼 및 실리콘 웨이퍼의 제조 방법을 제공할 수 있다.
[0031] 본 개시내용은 본 개시내용의 예시적인 실시예들의 비-제한적인 예들로서, 언급된 복수의 도면들을 참조하여 다음의 상세한 설명에서 추가로 설명되며, 여기서, 유사한 참조 번호들은 도면들 중 여러 개의 도면들 전반에 걸쳐 유사한 부분들을 표현한다.
도 1은 본 개시내용의 일 실시예에 따른, 실리콘 단결정을 제조하는 방법을 개략적으로 예시한 흐름도이다.
도 2는 실리콘 웨이퍼(S13)를 열 처리하는 것을 예시한 흐름도이다.
도 3은 열 처리 동안의 온도 변화들을 예시한 그래프이며, 수평 축은 시간을 표현하고, 수직 축은 가열 온도를 표현한다.
도 4a 내지 도 4f는 제1 열 처리(S21), 제2 열 처리(S22), 및 제3 열 처리(S23) 동안 그리고 이들 사이에서 발생하는 웨이퍼에 대한 변화들을 예시한다.
도 4g 및 도 4h는 열에 의해 야기되는 웨이퍼에서의 반응을 예시한다.
도 5는 웨이퍼 내의 DZ(denuded zone)의 폭이 어떻게 결정될 수 있는지를 그래픽으로 예시한다.
도 6은 웨이퍼의 BMD 밀도의 측정을 위한 디바이스를 예시한다.
도 7은 본 개시내용의 일부 실시예들에서 사용되는 바와 같은 평가 절차를 그래픽으로 예시한다.
도 8은 본 개시내용의 실시예들에서 사용되는 바와 같은 평가 열 처리 절차를 그래프로 예시한다.
도 9는 본 개시내용의 실시예들에서 사용되는 바와 같은 대안적인 평가 열 처리 절차를 그래프로 예시한다.
도 10은 본 개시내용의 실시예 및 비교 예의 산소 침전물 밀도의 분포를 도시하는 2개의 플롯들이다.
도 11은 표 5A 및 5B에 컴파일링된 바와 같은, 본 개시내용의 일 실시예(실시예 5)의 COP-없는 웨이퍼에 대한 견고성 및 균일성의 그래픽 예시이다.
도 12는 표 6A 및 6B에 컴파일링된 바와 같은, 본 개시내용의 일 실시예(실시예 5)의 에피택셜 웨이퍼에 대한 견고성 및 균일성의 그래픽 예시이다.
도 13a는 본 개시내용의 일 실시예에 따른, 웨이퍼의 DZ(denuded zone)와 산소 농도 사이의 관계를 도시한다.
도 13b는 본 개시내용의 일 실시예에 따른, 웨이퍼의 평균 BMD 밀도와 산소 농도 사이의 관계를 도시한다.
[0032] 본 명세서에 도시된 상세사항들은 단지 예로서 그리고 본 개시내용의 실시예들의 예시적인 논의의 목적들을 위한 것이며, 본 개시내용의 원리들 및 개념적 양상들의 가장 유용하고 쉽게 이해되는 설명인 것으로 여겨지는 것을 제공하는 원인으로 제시된다. 이와 관련하여, 본 개시내용의 근본적인 이해를 위해 필요한 것보다 더 상세히 본 개시내용의 구조적 세부사항들을 보여주려는 어떠한 시도도 이루어지지 않으며, 도면들과 함께 취해진 설명은 본 개시내용의 형태들이 실제로 어떻게 구현될 수 있는지를 당업자들에게 명백하게 한다.
[0033] 아래에서, 본 개시내용의 바람직한 실시예들이 첨부된 도면들을 참조하여 상세히 설명된다.
[0034] 도 1은 본 개시내용의 일 실시예에 따른, 실리콘 단결정을 제조하는 방법을 개략적으로 예시한 흐름도이다.
[0035] 도 1에 예시된 바와 같이, 본 실시예에 따른 실리콘 웨이퍼 제조 방법은 CZ(Czochralski) 방법에 의해 실리콘 단결정 잉곳을 제조하는 단계(S11), 실리콘 단결정 잉곳으로부터 실리콘 웨이퍼를 제조하는 단계(S12), 및 실리콘 웨이퍼를 열-처리하는 단계(S13)를 포함한다.
[0036] 실리콘 단결정 잉곳을 제조할 시에(S11), 석영 도가니에 충전된 다결정 실리콘이 CZ 퍼니스에서 가열되어, 실리콘 용융물을 생성한다. 다음으로, 시드 결정이 실리콘 용융물과 접촉하게 되고, 단결정 및 석영 도가니를 회전시키면서 시드 결정을 점진적으로 끌어올림으로써, 큰 단결정이 시드 결정의 하단 단부 상에서 성장된다.
[0037] 다음으로, 실리콘 단결정 잉곳으로부터 실리콘 웨이퍼를 제조할 시에(S12), 실리콘 단결정 잉곳은 와이어 톱 등을 이용하여 슬라이싱되며, 그 후, 슬라이스가 랩핑(lap), 에칭, 미러 연마, 세정 등이 되어, 중간 생성물로서 벌크 실리콘 웨이퍼(연마된 웨이퍼)를 완성한다. 이러한 방식으로 제조된 CZ 실리콘 웨이퍼의 산소 농도는 바람직하게 적어도 7×1017 원자/cm3 내지 15×1017 원자/cm3이다(ASTM F-121, 1979).
[0038] 여기서, 웨이퍼가 바람직하게, COP(crystal-originated-particle) 결함들이 실질적으로 없는 웨이퍼인 소위 COP-없는 웨이퍼일 수 있다는 것을 유의해야 한다. COP들은 결정학적으로 완벽하게 배향된 8면체 공동들이며, 그들의 내부 벽은 통상적으로 1 내지 4 nm 두께의 산화물 막에 의해 덮인다. COP 결함들과 같은 공격자점 관련 결정 결함들은 디바이스 제조 동안 표면-부근 문제들을 야기할 수 있다. 디바이스 문제들의 예들은 불량한 게이트 산화물 무결성(GOI) 및 P-N 접합부들에서의 전류 누설이다. 일부 디바이스 애플리케이션들의 경우, 표면 부근 디바이스 구역에서 공격자점 결함들의 수를 감소시키기 위해 낮은-결함 결정 성장 방법이 적용될 수 있다. 결정 풀링(pulling) 속도 및 결정의 냉각 레이트의 수정은 더 낮은 공격자점 결함 레벨들을 초래할 수 있다. 이는 공격자점들과 틈새들 사이의 재결합, 공격자점 응집 및 산소 제어를 허용하여, 표면 결함들의 감소를 초래한다. COP-없는 웨이퍼들은, 예컨대 본 명세서에 인용에 의해 포함되는 US 2008/0311342호에 설명된다. 본 명세서에서 설명된 바와 같이, "실질적으로 COP-없는" 웨이퍼의 밀도는 결정 격자 공격자점들의 1×105cm-3 이하의 응집물들만을 갖는다는 것을 의미한다.
[0039] 다음으로, 실리콘 웨이퍼를 열-처리할 시에(S13), 웨이퍼는 RTA(rapid thermal annealing) 퍼니스 내에서 3개의 스테이지들의 온도 범위들의 열 처리를 겪으며, 이는 고밀도의 열적으로 안정적인 산소 침전물 핵들을 생성한다. 여기서, 어구 "열적으로 안정적인"은, 금속 불순물들의 게터링을 위한 그리고 웨이퍼 강도가 웨이퍼 선적(shipment) 상태로 유지되는 것을 보장하기 위한 충분한 밀도를 의미하며, 그 밀도는 고객의 디바이스에서의 후속 열 처리에 의해 영향받지 않는다. 부가적으로, "고밀도"는 적어도 4×108/cm3, 바람직하게는 약 1×109/cm3의 밀도를 지칭한다.
[0040] 도 2는 실리콘 웨이퍼(S13)를 열 처리하는 것을 예시한 흐름도이다. 도 3은 열 처리 동안의 온도 변화들을 예시한 그래프이며, 각각, 수평 축은 시간을 표현하고, 수직 축은 가열 온도를 표현한다.
[0041] 도 2 및 도 3에 예시된 바와 같이, 본 개시내용의 일 실시예에 따른 실리콘 웨이퍼를 열 처리하기 위한 방법은, RTA 퍼니스에서 제1 온도(T1)로 실리콘 웨이퍼를 가열하는 제1 열 처리(S21); 제1 열 처리(S21) 이후, 제1 온도(T1)보다 낮은 제2 온도(T2)로 실리콘 웨이퍼를 가열하는 제2 열 처리(S22); 및 제2 열 처리(S22) 이후, 제2 온도(T2)보다 높은 제3 온도(T3)로 실리콘 웨이퍼를 가열하는 제3 열 처리(S23)를 포함한다. 본 실시예에서, 제1 내지 제3 열 처리들(S21 내지 S23)은 바람직하게, 동일한 RTA 퍼니스에서 연속적으로 수행된다. 그러나, 제1 열 처리(S21)가 RTA 퍼니스에서 수행된 이후, 웨이퍼는 RTA 퍼니스로부터 제거될 수 있고, 제2 열 처리(S22) 및 제3 열 처리(S23)는 상이한 열 처리 디바이스에서 수행될 수 있다.
[0042] 제1 열 처리(S21)는 비-산화 분위기를 갖는 RTA 퍼니스에서 수행되는 급속 열 처리이다. 비-산화 분위기는 바람직하게, 암모니아 또는 질소를 함유하는 비활성 가스이고, 비활성 가스는 바람직하게 Ar 가스이다. 비-산화 분위기를 이용한 고온 열 처리에서, 웨이퍼 내부에 많은 수의 공극들이 도입될 수 있으며, 그에 의해 웨이퍼 내의 산소 침전물 핵들의 밀도가 증가될 수 있다. 더욱이, 암모니아 또는 질소를 함유하는 Ar 가스를 사용함으로써, 질소 막이 웨이퍼 표면 상에서 형성되고, 공극들이 질소 막을 통해 웨이퍼 내부에 도입될 수 있으며, 그에 의해 웨이퍼 내의 산소 침전물 핵들의 밀도가 증가될 수 있다.
[0043] 제1 열 처리(S21)에서의 제1 온도(T1)는 바람직하게 약 1100℃ 내지 1200℃이다. 제1 온도(T1)가 약 1100℃ 보다 낮을 때, 몇몇 공극들이 웨이퍼 내부에 도입되고, 고온 열 처리의 이점들이 충분히 달성되지 않는데, 이는 제1 온도(T1)가 약 1200℃ 보다 높을 때, 실리콘 웨이퍼에서 발생하는 슬립 전위의 확률이 증가하기 때문이다. 대기 온도(T0)(30)(실온 등)로부터 제1 온도(T1)로 스위칭할 때의 온도 증가 레이트(32)는 바람직하게 약 10℃/초 내지 50℃/초이다. 결정 성장 동안 생성된 극미한 산소 침전물 핵들이 실리콘 웨이퍼에 존재할 수 있다. 위에서 설명된 바와 같은 급속한 열 처리를 통해, 웨이퍼의 표면 층 상의 산소 침전물 핵들이 감소되며, 그에 의해 DZ(denuded zone) 층이 팽창될 수 있다.
[0044] 제1 열 처리(S21)에서의 제1 온도(T1)에 대한 지속된 시간(H1)은 바람직하게 약 1 내지 30 초이다. 제1 온도(T1)에 대한 지속된 시간(H1)이 약 1 초 미만일 때, 몇몇 공극들이 웨이퍼 내부에 도입되고, 고온 열 처리의 이점들이 충분히 달성되지 않으며, 지속된 시간(H1)이 약 30 초보다 클 때, 공극들의 수의 관측가능한 증가가 없을 뿐만 아니라, 슬립 전위가 발생할 확률이 증가한다. 많은 수의 공극들이 제1 열 처리(S21)에 의해 실리콘 웨이퍼 내부에 도입될 수 있다.
[0045] 제2 열 처리(S22)는, 제1 열 처리(S21)에서 열-처리되었던 실리콘 웨이퍼가 제1 온도(T1)보다 낮은 제2 온도(T2)로 열-처리되는 경우이다. 제1 열 처리(S21)와는 달리, 제2 열 처리(S22)는 바람직하게 암모니아를 함유하지 않는 비-산화 분위기에서 수행된다. 따라서, 제1 열 처리(S21)가 종료된 이후, RTA 퍼니스 내부의 대기 가스가 교체된다.
[0046] 제2 열 처리(S22)에서의 제2 온도(T2)는 바람직하게 약 800℃ 내지 975℃이다. 이는, 제2 온도(T2)가 약 800℃ 미만일 때, 열적으로 안정적인 산소 침전물 핵들이 생성될 수 없고, 제2 온도(T2)가 약 975℃보다 클 때, 산소 침전물 핵들이 고밀도로 생성될 수 없기 때문이다. 제1 온도(T1)로부터 제2 온도(T2)로 스위칭할 때의 온도 감소 레이트(34)는 바람직하게 약 20℃/초 내지 120℃/초이다.
[0047] 제2 열 처리(S22)에서의 제2 온도(T2)에 대한 지속된 시간(H2)은 바람직하게 약 2 내지 10 분이다. 제2 온도(T2)에 대한 지속된 시간(H2)이 약 2 분 미만일 때, 산소 침전물 핵들은 고밀도로 생성될 수 없고, 지속된 시간(H2)이 약 10 분보다 길 때, 산소 침전물 핵 밀도의 어떠한 증가도 없이 비용이 증가한다. 산소 침전물 핵들은 제2 열 처리(S22)에 의해 실리콘 웨이퍼 내부에서 안정적으로 그리고 고밀도로 생성될 수 있다.
[0048] 제3 열 처리(S23)는, 제2 열 처리(S22)에서 열-처리되었던 실리콘 웨이퍼가 제2 온도(T2)보다 높은 제3 온도(T3)로 열-처리되는 경우이다. 제2 열 처리(S22)와 유사하게, 제3 열 처리(S23)는 바람직하게 암모니아를 함유하지 않는 비-산화 분위기에서 수행된다. 제3 온도(T3)는 바람직하게 제1 온도(T1) 이하이고, 더 바람직하게는 제1 온도(T1)보다 낮다.
[0049] 제3 열 처리(S23)에서의 제3 온도(T3)는 바람직하게 약 1000℃ 내지 1200℃이다. 제3 온도(T3)가 약 1000℃ 보다 낮을 때, 산소 침전물 핵들은 열적으로 안정적인 상태를 달성할 수 없고, 제3 온도(T3)가 약 1200℃ 보다 높을 때, 슬립 전위가 발생할 확률이 증가한다. 제2 온도(T2)로부터 제3 온도(T3)로 스위칭할 때의 온도 증가 레이트(36)는 바람직하게 약 10℃/초 내지 50℃/초이다. 그에 의해, 산소 침전물 핵들의 밀도가 증가될 수 있고, 핵들은 더 열적으로 안정적이게 될 수 있다.
[0050] 제3 열 처리 단계(S23)에서의 제3 온도(T3)에 대한 지속된 시간(H3)은 바람직하게 약 1 내지 10 분이다. 이는, 제3 온도(T3)에 대한 지속된 시간(H3)이 약 1 분 미만일 때, 고밀도 산소 침전물 핵들이 고정적이게 될 수 없고, 지속된 시간(H3)이 약 10 분보다 길 때, 산소 침전물 핵 안정화 효과에서 어떠한 특정한 증가도 없이 비용이 증가하기 때문이다. 제3 온도(T3)는 더 바람직하게 제1 온도(T1)보다 낮다. 제3 온도(T3)가 제1 온도(T1)보다 클 때, 제3 열 처리(S23)에서의 제3 온도(T3)에 대한 지속된 시간(H3)이 제1 열 처리(S21)에서의 제1 온도(T1)에 대한 지속된 시간(H1)보다 길기 때문에, 슬립 전위가 발생할 확률이 극적으로 증가한다. 제3 열 처리(S23)는 실리콘 웨이퍼에서 형성된 산소 침전물 핵들을 안정화시킬 수 있고, 웨이퍼 내부의 공극들의 잉여(surplus)가 밖으로 확산되어 고객의 후속 열 처리에서 잉여 산소 침전물을 생성하는 것을 억제할 수 있다. 게다가, 웨이퍼 표면 층 내의 산소는 밖으로 확산되며, 약 10 μm 이상의 평균 폭(두께)을 갖는 DZ 층이 형성될 수 있다. 더 바람직하게, DZ는 약 15 내지 100 μm의 폭을 갖는다. DZ 폭이 이러한 범위보다 좁다면, 웨이퍼들의 누설 전류가 발생할 수 있다. DZ 폭이 너무 크면, 결과적인 웨이퍼는 불충분한 게터링 능력을 제공할 수 있다.
[0051] 도 4a 내지 도 4f는 위에서 설명된 제1 열 처리(S21), 제2 열 처리(S22), 및 제3 열 처리(S23) 동안 발생하는 웨이퍼(402)에 대한 변화들을 예시한다. 제1 열 처리(S21) 동안, 시간(H1) 동안, 격자 공격자점들 및 틈새 실리콘 원자들의 프렌켈 쌍(Frenkel pair)들(404)의 생성이 발생하는 것으로 이해된다. 부가적인 공격자점들(406)은 Si3N4와 실리콘 웨이퍼 사이의 계면으로부터 웨이퍼(402) 내로 이동한다. 후속하여, t3과 t4 사이의 기간 동안, 틈새 Si 원자들(408) 및 공격자점들(406a)의 일부의 외부-확산이 도 4b에 도시된 바와 같이 발생하고, 웨이퍼의 상부 구역(412)으로부터 웨이퍼의 하부 구역(414)으로의 공격자점들(406b)의 확산이 발생하여, 도 4c에서 명백한 바와 같이, DZ(420)를 형성한다. 도 4d를 참조하면, 제2 열 처리(S22)의 시간(H2) 동안, 공격자점들(406)의 조합으로부터 산소 침전물 핵들(442)이 형성되며, 여기서 핵들은 안정성을 위해 충분히 큰 크기들에 도달한다. 그러나, 일부 잔여 공격자점들(406)이 남아있다. 도 4d에 도시된 바와 같이, 제3 열 처리(S23) 동안, H2의 끝에 남겨진 나머지 잔여 공격자점들(406) 및 더 작은 핵들(442a)은 H3 동안 추가적인 재결합을 겪어서, 더 크고 더 안정적인 핵들(442)을 유발한다. 이러한 재결합은 도 4e에 예시된다. 도 4f에 예시된 바와 같이, 바람직한 폭(444)을 갖는 DZ(420)의 최종 형성이 또한 발생한다. 도 4g에서, Si3N4 층은 에칭 또는 연마에 의해 제거되었으며, 원하는 폭을 갖는 DZ(420)의 최종 형성이 도시된다. 웨이퍼가 도 4h에서와 같이 에피택셜 층(472)을 갖도록 처리되더라도, 산소 침전물 핵들의 밀도는 에피택셜 프로세스로부터 감소되지 않는다.
[0052] DZ의 폭(깊이)은 웨이퍼에 중요하다. DZ의 폭이 너무 작으면, 웨이퍼 상에서 형성된 결과적인 디바이스에서 누설 전류가 발생할 수 있다. DZ의 폭이 너무 크면, DZ의 불충분한 게터링 속성이 달성된다. 도 5는 DZ(520)의 폭이 웨이퍼(여기서는 COP-없는 웨이퍼)에서 어떻게 결정되는지를 그래픽으로 예시한다. 웨이퍼는 웨이퍼의 절단된 섹션 상에서 광 산란 단층촬영기를 사용하여 관측될 수 있다. 웨이퍼의 표면은 제로 깊이로 고려되며, 웨이퍼의 증가하는 폭에서 웨이퍼의 수평 평면 방향에 걸쳐 관측들이 이루어진다. 각각의 관측된 산소 침전물(502)은 3개의 별개의 산소 침전물들이 카운팅될 때까지 폭이 증가함에 따라 카운팅된다. 그 지점에서, 폭이 주목되며, DZ(520)는 웨이퍼의 표면으로부터 주목된 깊이까지의 깊이인 것으로 고려된다.
[0053] 웨이퍼(402)의 BMD(산소 침전물) 밀도의 측정에 관해, 검사되는 재료가 주로 실리콘이기 때문에, 적절한 적외선 조명 광이 샘플에 포커싱될 수 있고 레일리-산란 광(Rayleigh-scattered light)이 수집될 수 있다. 이것은 도 6에 예시되어 있다. 암시야 어레인지먼트(darkfield arrangement)는 저레벨 산란 광이 조명으로 인한 결함으로부터 최소의 교란을 겪는 것을 보장한다. 저잡음의 매우 민감한 적외선 검출을 적용하면, 검출 한계는 12 nm 만큼 낮을 수 있다. 도 6에 도시된 바와 같이, 웨이퍼는 DZ 아래의 BMD 층을 포함하는 그의 단면을 노출시키기 위해 쪼개지고(cleave), 산소 침전물들의 측정은 BMD 층으로부터 취해진다(또한, 도 5 참조). 물론, 그러한 평가는 웨이퍼에 파괴적이며; 따라서, 웨이퍼들의 배치(batch)로부터의 웨이퍼의 테스팅과 연관된 속성들은 웨이퍼들의 배치에 귀속(ascribe)될 수 있다. 또한, 본 출원 전반에 걸쳐, 본 명세서에서 표시된 바와 같이, BMD 층의 특정한 "위치" 또는 "지점"으로부터의 산소 침전물들의 밀도의 측정은 절단 표면 상의 지점 또는 영역에서의 산소 침전물들의 수를 카운팅한 후, 입방 센티미터(cm3) 당 산소 침전물들의 수를 결정(즉, 컴퓨팅 또는 추정)하는 것을 지칭한다.
[0054] 위에서 설명된 바와 같이 열-처리된 실리콘 웨이퍼는 RTA 퍼니스로부터 제거되고, 소위 어닐링된 실리콘 웨이퍼로서 시장에 출시된다. 본 실시예에 따른, 실리콘 웨이퍼 내의 산소 침전물들의 층을 지칭하는 BMD 층은 견고하다. 본 명세서에서의 견고성은, 반도체 집적 회로들의 제조 프로세스 동안의 열 처리들의 범위들인, 약 1000℃ 미만의 더 낮은 열 처리로부터 약 1000℃ 이상의 더 높은 열 처리로의 산소 침전물(BMD) 밀도의 변화를 고려한다. 즉, 저온 열 처리로부터의 평균 산소 침전물 밀도 대 고온 열 처리로부터의 평균 산소 침전물 밀도의 비율은 0.7 내지 1.3이거나, 또는 다양한 열 처리들로부터의 산소 침전물 밀도의 변화는 30% 내이다. 실리콘 웨이퍼가 반도체 디바이스 제조 프로세스에서 원하는 열 처리를 겪은 이후에도, 웨이퍼 내의 평균 산소 침전물 밀도는 약 4×108 내지 1×1010/cm3의 범위에 있으며, 이러한 범위의 변동 비율은 ±30%, 더 바람직하게는 15%, 더욱 더 바람직하게는 10%, 더욱 더 바람직하게는 5%의 범위 내에 유지된다. 이러한 방식으로, 본 실시예에 따른 실리콘 웨이퍼는 고객의 열 처리에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물 핵들을 함유하며, 따라서 BCD 디바이스와 같은 반도체 디바이스들의 품질 및 신뢰성이 개선될 수 있다.
[0055] 제1 내지 제3 열 처리들(S21 내지 S23)을 겪은 실리콘 웨이퍼의 표면 상에서 에피택셜 실리콘 막이 또한 형성될 수 있다. 에피택셜 실리콘 막이 형성될 때, 실리콘 웨이퍼는 약 1150℃의 고온에 노출되며, 따라서 실리콘 웨이퍼 내의 산소 침전물 핵들이 열적으로 불안정할 때, 산소 침전 핵들이 손실되고 디바이스의 열처리 후의 산소 침전물 밀도가 실질적으로 감소할 가능성이 존재한다. 그러나, 본 실시예에 따르면, 산소 침전물 핵들이 열적으로 안정적이기 때문에, 감소된 산소 침전물 밀도가 억제될 수 있고, 게터링 능력 및 웨이퍼 강도의 감소가 방지될 수 있다.
[0056] 전력 반도체 디바이스, 이를 테면 BCD 디바이스를 제조하기 위해 실리콘 웨이퍼에서 게터링 능력 및 슬립 저항 둘 모두가 추구되며, 그러한 웨이퍼 특성들을 만족시키기 위해, 적어도 약 4×108/cm3, 그리고 바람직하게는 약 1×109/cm3의 산소 침전물이 디바이스의 열 처리 후 실리콘 웨이퍼에서 필요한 것으로 여겨진다. 예컨대, 약 1150℃에서 약 10 초의 RTA(rapid heat treatment)만이 수행되는 종래의 어닐링된 실리콘 웨이퍼를 이용하더라도, 후속 디바이스 프로세스에 의존하여, 약 4×108/cm3 이상의 산소 침전물 밀도가 보장될 수 있다. 그러나, 고객들은 다양한 디바이스 프로세스들을 가지며, 에피택셜 성장 프로세스와 같은 고온 열 처리가 디바이스 프로세스의 초기 스테이지들에서 수행될 때, 예컨대 종래의 어닐링된 실리콘 웨이퍼 내의 산소 침전물 밀도는 4×108/cm3 미만으로 떨어질 수 있고, 산소 침전물 밀도에 큰 변동들이 존재한다.
[0057] 그러나, 본 실시예에 따른 실리콘 웨이퍼를 제조하는 방법은 RTA에 바로 후속하는 비교적 긴 시간(약 2 내지 10 분)에 걸친 저온 열 처리를 사용하여 극미한 산소 침전물 핵들을 생성하고 성장시킨다. 따라서, 산소 침전물 핵들은 열적으로 안정적이게 되며, 핵들이 고객의 열 처리를 겪을 때, 고객이 어떤 타입의 열 처리를 사용하는지에 관계없이 고밀도의 산소 침전물이 생성될 수 있다. 게다가, 약 1 내지 10 분 동안 약 1000 내지 1200℃로 열 처리를 수행함으로써, 저온 열 처리 직후, 극미한 산소 침전물 핵들이 추가로 안정화될 수 있으며, 웨이퍼 내부의 잉여 공극들은 밖으로 확산되고, 산소 침전물 핵 밀도를 추가로 안정화시키고, DZ 층을 확장시킬 수 있다.
[0058] 본 개시내용은 위의 실시예로 제한되지 않는다. 본 개시내용의 범위를 벗어나지 않으면서 다양한 수정들이 추가될 수 있으며, 그러한 수정들은 물론, 본 개시내용의 범위에 의해 커버된다.
[0059] 예컨대, 위에서 설명된 실시예에서, 제3 열 처리(S23)는 제2 열 처리(S22) 이후 수행되지만, 제3 열 처리(S23)는 또한 생략될 수 있다. 제3 열 처리(S23)가 수행되는 실리콘 웨이퍼와 비교하여, 제3 열 처리(S23)가 생략된 실리콘 웨이퍼는 디바이스 열 처리 이후 산소 침전물 밀도 및 DZ 층 폭에서 약간 열등한 안정성을 갖지만, 그럼에도 불구하고 종래 기술보다 큰 유익한 효과를 나타낼 수 있다. 부가적으로, 제2 열 처리(S22) 이후 에피택셜 막-형성이 수행되고 에피택셜 실리콘 막이 웨이퍼의 표면 상에서 형성될 때, 제3 열 처리(S23)가 생략된 경우에도, 웨이퍼의 BMD 층 내의 산소 침전물 밀도가 증가되면서, 실질적으로 어떠한 결함들도 갖지 않는 충분한 폭의 구역이 웨이퍼 표면 층 상에서 형성될 수 있다.
[0060] 3-스테이지 열 처리의 평가
300 mm의 직경, (100)의 배향, 및 11×1017 원자/cm3의 산소 농도(ASTM F-121, 1979)를 갖는 P-타입 실리콘 단결정 잉곳이 CZ 방법을 사용하여 성장된다. 실리콘 웨이퍼는 실리콘 단결정 잉곳을 슬라이싱함으로써 생성된다. 다음으로, 실리콘 웨이퍼는 다양한 조건들 하에서 열 처리되며, 비교 예들 A1 및 A2 뿐만 아니라 실시예들 A1 및 A2 각각에 대해 2개의 어닐링된 실리콘 웨이퍼 샘플들이 생성된다.
[0061] 어닐링된 실리콘 웨이퍼를 실시예 A1에 따라 생성할 시에, RTA 디바이스를 사용하여 제1 열 처리(고온) → 제2 열 처리(저온) → 제3 열 처리(중온)의 순서로 3-스테이지 열 처리가 수행된다. 더 구체적으로, 실온에서 공급하고 → 50°/초로 온도를 증가시키고 → 10 초 동안 1150℃를 유지하고 → 70℃/초로 온도를 감소시키고 → 2 분 동안 900℃를 유지하고 → 50℃/초로 온도를 증가시키고 → 1 분 동안 1000℃를 유지하고 → 10℃/초로 온도를 감소시키며 → 실온에서 추출한다. 암모니아를 함유하는 Ar 가스는 고온 열 처리 동안 대기 가스로서 사용되고, 암모니아를 함유하지 않는 Ar 가스는 저온 및 중온 열 처리들 동안 대기 가스로서 사용된다. 이는 어닐링된 실리콘 웨이퍼 샘플을 산출한다.
[0062] 어닐링된 실리콘 웨이퍼를 실시예 A2에 따라 생성할 시에, 제3(마지막) 열 처리(중온)가 생략되며, 제1 열 처리(고온) → 제2 열 처리(저온)의 순서로 2-스테이지 열 처리가 수행된다. 제1 및 제2 열 처리 조건들은 실시예 A1에서와 동일하다.
[0063] 어닐링된 실리콘 웨이퍼를 비교 예 A1에 따라 생성할 시에, 제2(중간) 열 처리(저온)가 생략되며, 제1 열 처리(고온) → 제3 열 처리(중온)의 순서로 2-스테이지 열 처리가 수행된다. 제1 및 제3 열 처리 조건들은 실시예 A1에서와 동일하다.
[0064] 어닐링된 실리콘 웨이퍼를 비교 예 A2에 따라 생성할 시에, 제2 열 처리(저온) 및 제3 열 처리(중간 온도)가 생략되며, 제1 열 처리(고온)만의 1-스테이지 열 처리가 수행된다. 제1 열 처리 조건들은 실시예 A1에서와 동일하다.
[0065] 다음으로, 1000℃ 이상의 고온에서의 산소 침전물 평가 열 처리(고온 평가 열 처리)는 각각의 어닐링된 실리콘 웨이퍼의 2개의 샘플들 중 하나에 대해 수행되고, 1000℃ 미만의 저온에서의 산소 침전물 평가 열 처리(저온 평가 열 처리)는 다른 샘플에 대해 수행된다. 고온 평가 열 처리는, 에피택셜 막-형성 프로세스를 모방하여, 1150℃에서의 2-분 열 처리, 및 1000℃에서의 16-시간 열 처리의 순서로 수행되는 2-스테이지 열 처리로서 구성된다. 부가적으로, 저온 평가 열 처리는 780℃에서의 3-시간 열 처리 및 950℃에서의 16-시간 열 처리의 순서로 수행되는 2-스테이지 열 처리로서 구성된다.
[0066] 도 7은 생성되는 바와 같은 웨이퍼의 견고성 및 균일성을 결정하기 위한 평가 절차의 개략도를 제공한다. 평가 절차는 파괴적이며; 따라서, 웨이퍼들의 배치로부터의 웨이퍼의 테스팅과 연관된 속성들은 웨이퍼들의 배치에 귀속될 수 있다. 평가의 일 실시예에 대한 준비에서, 웨이퍼(702)는 2개의 부분들, 즉 A 부분(704) 및 B 부분(706)으로 쪼개질 수 있으며, 각각의 부분은 그 개개의 저온 평가 열 처리(708) 또는 고온 평가 열 처리(710)를 겪는다. 대안적으로, 웨이퍼들의 준비된 배치로부터의 2개의 웨이퍼들이 사용될 수 있으며, 그 2개의 웨이퍼들이 전체 배치와 연관된 속성들을 표현한다고 가정한다. 다음으로, 웨이퍼 부분들 각각은 표면으로부터 SiO2를 제거하기 위해 HF 처리(712)를 받은 후, 산소 침전물 밀도의 그들의 분포를 결정하기 위해 광 산란 단층촬영기(714)를 사용하는 평가를 받는다. 이러한 방식으로, 2개의 부분들 각각 내의 침전물들은 웨이퍼의 견고성, 즉 상이한 온도들 및 상이한 유지 시간들에서 평가 열 처리들을 겪었던 부분들 각각의 결과적인 BMD 밀도의 비율을 결정하기 위해 평가될 수 있다.
[0067] 저온 평가 열 처리는 O2 분위기에서 약 0.5 내지 5 시간 동안 약 600 내지 900℃의 웨이퍼 온도로 웨이퍼의 제1 부분을 가열 및 지속하는 것을 포함한다. 고온 평가 열 처리는 H2 분위기에서 약 1 내지 20 분 동안 약 1050 내지 1150℃의 웨이퍼 온도로 웨이퍼의 제2 부분을 가열 및 지속하는 것을 포함한다.
[0068] 도 8에 도시된 바와 같이, (비-에피택셜 웨이퍼의 경우) 웨이퍼의 일 부분에 대한 저온 평가 열 처리(800) 및 다른 부분에 대한 고온 평가 열 처리(801) 각각에 후속하여, 개개의 부분들은 침전물 시각화 처리(802, 803)를 받는다. 그러한 침전물 시각화 처리(802)는 약 600 내지 750℃로 챔버에서 웨이퍼 또는 그의 일부를 로딩하는 것(803) 및 그 후, 약 3 내지 7℃/분의 레이트(804)로 약 900 내지 1200℃의 온도(806)까지 웨이퍼를 가열하는 것을 포함할 수 있다. 이러한 온도는 약 8 내지 64 시간 동안 유지된 후(808), 웨이퍼는 약 -1 내지 -3℃/분의 레이트(810)로 약 600 내지 750℃의 온도(812)까지 냉각된다. 그 후, 웨이퍼는 챔버로부터 언로딩된다. 도 9에 도시된 바와 같은 에피택셜 웨이퍼의 경우, 에피택셜 층을 형성하는 데 수반되는 열 프로세스가 고온 평가 처리를 구성한다는 것을 유의한다. 일 실시예에서, 도 9에 도시된 바와 같이, 에피택셜 웨이퍼의 일 부분은 시각화 처리를 겪는다(906). 다른 부분은 저온 평가 처리(902), 뒤이어 시각화 처리(907)를 받는다.
[0069] 다음으로, 평가 열 처리 이후의 각각의 샘플의 BMD 밀도는 도 6에서 설명되고 예시된 바와 같이 적외선 산란 단층촬영 디바이스에 의해 측정되고, 웨이퍼 표면의 BMD 층 내의 산소 침전물들의 평균 밀도가 측정된다. 결과들은 표 1A에서 주어진다.
[0070] 표 1A
Figure pat00001
[0071] 표 1A에 나타낸 바와 같이, 실시예 A1에 따른 어닐링된 실리콘 웨이퍼의 경우, 저온 평가 열 처리 이후의 BMD 평균 밀도에 대한 고온 평가 열 처리 이후의 BMD 평균 밀도의 비율(평가 열 처리들 이후의 BMD 밀도 비율)은 0.95이며, 이는 0.7 내지 1.3의 범위 내의 양호한 결과이다. 또한 실시예 A2에 따른 어닐링된 실리콘 웨이퍼의 경우, 평가 열 처리 이후의 BMD 밀도 비율은 0.84이며, 이는 0.7 내지 1.3의 범위 내의 양호한 결과이다. 이러한 방식으로, 제1 열 처리 이후 제2 열 처리가 수행되는 실시예들 A1 및 A2의 경우, 열 처리 온도에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물이 획득될 수 있다. 특히, 제3 열 처리가 수행되는 실시예 A1의 경우, BMD 밀도 비율은 제3 열 처리가 수행되지 않는 실시예 A2와 비교하여 1.0에 가까운 양호한 결과이다.
[0072] 한편, 비교 예들 A1 및 A2에 따른 어닐링된 실리콘 웨이퍼의 경우, 평가 열 처리 이후의 BMD 밀도 비율은 0.09이며, 이는 0.7보다 훨씬 아래의 결과이다. 고온 평가 열 처리 이후의 BMD 밀도는 제2 열 처리가 비교 예들 A1및 A2에서 수행되지 않기 때문에 특히 낮은 것으로 여겨진다.
[0073] 위의 실시예 A1 및 비교 예 A2의 결과들은 도 9에 그래프로 예시된다. 이들 샘플들 각각에 대해, 저온 평가 열 처리 및 고온 평가 열 처리 후의 산소 침전물들의 밀도가 웨이퍼 중심으로부터의 거리와 비교하여 도시된다. 실시예 A1에 대한 저온 평가 열 처리 및 고온 평가 열 처리의 플롯은, 밀도들이 일반적으로 중심으로부터 150 mm 거리 전반에 걸쳐 중첩된다는 것을 나타낸다. 이는, 웨이퍼가 견고하고, 고객의 에피택셜 층 형성 단계를 모방하는 열 처리에 의해 영향받지 않았다는 것을 의미한다. 다른 한편으로, 비교 예 A2에 대한 저온 평가 열 처리 및 고온 평가 열 처리의 플롯은, 밀도들이 중심으로부터 150 mm 거리 전반에 걸쳐 전혀 중첩되지 않고, 웨이퍼에 걸쳐 넓은 변동들이 있다는 것을 나타낸다. 이는, 웨이퍼가 견고하지 않고, 고객의 에피택셜 층 형성 단계를 모방하는 열 처리에 의해 영향받았다는 것을 의미한다.
[0074] 표 1B는 본 개시내용의 일 실시예, 실시예들 A1 및 A2, 및 비교 예들 COMA1 및 COMA2에 따른 웨이퍼에 대한 균일성 데이터를 컴파일링한다. 표 1A에서와 같이, 실시예들 A1 및 A2는 각각, 절단된 표면을 따라 노출된 BMD 층에서 산소 침전물 밀도들의 측정을 수행하기 위해 2개의 부분들로 쪼개진다(즉, 임의의 반경 방향으로 웨이퍼를 절단함). 제1 부분은 고온 평가 열 처리, 뒤이어 시각화 처리를 받고, 제2 부분은 저온 평가 열 처리 및 시각화 처리를 받는다. 표 1B에 나타낸 바와 같이, BMD 밀도 측정들은 각각의 부분으로부터의 최대(max) 및 최소(min) 밀도를 결정하기 위해 이들 각각의 BMD 층으로부터 둘 모두의 부분들에 걸쳐 취해진다. 이러한 실시예에서, 측정들은 산소 침전물 밀도들을 결정하기 위해 약 5-mm 간격(즉, 300 mm 웨이퍼에 대해 30개의 측정들)으로 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향으로 취해지며, 각각의 측정은 BMD 층에서 cm3 당 산소 침전물들의 수를 컴퓨팅한다. 표 1B에서, 균일성은 각각의 샘플에 대한 max/min의 비율을 취함으로써 결정된다. 나타낸 바와 같이, 실시예 A1에 대한 균일성은 웨이퍼 내부의 2개의 부분들 각각으로부터의 max/min 비율을 고려할 시에 전체 웨이퍼에 대해 1.27이다. 유사하게, 실시예 A2는 1.26의 BMD 균일성을 제공한다. 따라서, 실시예들 A1 및 A2의 경우, 최대 및 최소 BMD 밀도들 사이의 차이는 각각 약 27% 및 26% 이내이다. 대조적으로, COMA1 및 COMA2 둘 모두는 각각 10.9 및 9.17의 상당히 더 큰 균일성을 나타낸다. 표 1B의 비율 max/min이 최악의 경우의 균일성을 고려한다는 것을 유의해야 하며; 결과적으로, 절단된 표면을 따라 임의의 위치(즉, 측정 지점)에서 그러한 웨이퍼의 BMD 층으로부터 취해진 산소 침전물들의 밀도는 BMD 층의 임의의 다른 위치로부터 취해진 다른 밀도의 27% 내에 있어야 한다.
[0075] 표 1B. 균일성
Figure pat00002
[0076] 실시예 A1 및 비교 예 A2에 대한 균일성의 결과들이 또한 도 10에 그래프로 예시된다. (좌측 상의) 실시예 A1에 대한 그래프는, 고온 및 저온 평가 열 처리들 둘 모두에 대한 BMD 밀도들이 일반적으로 유사하고(즉, 견고하고) 중심으로부터 150 mm 거리 전반에 걸쳐 수평이라는(즉, 균일하다는) 것을 나타낸다. 다른 한편으로, (우측 상의) 비교 예 A2에 대한 그래프는, 고온 평가 열 처리에 대한 BMD 밀도들이 저온 평가 열 처리에 대한 BMD 밀도들로부터 상당히 벗어나며, 이는 중심으로부터 150 mm 거리 전반에 걸쳐 매우 불량한 견고성을 표시한다는 것을 나타낸다. 또한, 적어도 고온 평가 열 처리의 경우, BMD 밀도들은 높은 정도의 변동을 나타내며, 이는 중심으로부터 150 mm 전반에 걸쳐 매우 불량한 균일성을 표시한다.
[0077] 제1 열 처리 조건들의 평가
위에서 설명된 3-스테이지 열 처리 중 제1 열 처리에서의 지속된 온도의 차이들이 가질 수 있는 산소 침전물 평가 열 처리 이후의 웨이퍼의 BMD 밀도에 대한 영향이 평가된다. 결과들은 표 2A에서 주어진다.
[0078] 표 2A
Figure pat00003
[0079] 어닐링된 실리콘 웨이퍼를 실시예 B1에 따라 생성할 시에, 제1 열 처리에서의 지속된 온도는 1100℃이고, 지속된 시간은 10 초이다. 그 결과, 평가 열 처리 이후의 BMD 밀도 비율은 0.88이며, 이는 0.7 내지 1.3의 범위 내의 양호한 결과이다.
[0080] 어닐링된 실리콘 웨이퍼를 실시예 B2에 따라 생성할 시에, 제1 열 처리에서의 지속된 온도는 1150℃이고, 어닐링된 실리콘 웨이퍼를 실시예 B3에 따라 생성할 시에, 제1 열 처리에서의 지속된 온도는 1200℃이다. 그 결과, 실시예 B2에 따른 어닐링된 실리콘 웨이퍼의 평가 열 처리 이후의 BMD 밀도 비율은 0.89이고, 실시예 B3에 따른 어닐링된 실리콘 웨이퍼의 평가 열 처리 이후의 BMD 밀도 비율은 0.85이며, 이들 둘 모두는 0.7 내지 1.3의 범위 내의 양호한 결과들이다.
[0081] 한편, 제1 열 처리에서의 지속된 온도가 1050℃인 비교 예 B1에 따른 어닐링된 실리콘 웨이퍼에서, 평가 열 처리 이후의 BMD 밀도 비율은 0.32이며, 이는 0.7보다 훨씬 아래의 결과이다. 부가적으로, 제1 열 처리에서의 지속된 온도가 1250℃인 비교 예 B2에 따른 어닐링된 실리콘 웨이퍼에서, 평가 열 처리 이후의 BMD 밀도 비율은 0.86이지만, 웨이퍼와 RTA 퍼니스에서 웨이퍼를 지지하는 핀 사이의 접촉의 나머지로부터 슬립 전위가 발생한다.
[0082] 표 2B는 본 개시내용의 일 실시예, 실시예들 B1, B2, 및 B3 및 비교 예 COMB1에 따른 웨이퍼들에 대한 균일성 데이터를 컴파일링한다. 표 2A에서와 같이, 예시적인 웨이퍼들 B1, B2, 및 B3은 각각 2개의 부분들로 쪼개진다. 제1 부분은 고온 평가 열 처리, 뒤이어 시각화 처리를 받고, 제2 부분은 저온 평가 열 처리 및 시각화 처리를 받는다. 표 2B에 나타낸 바와 같이, BMD 밀도 측정들은 각각의 부분으로부터의 최대 및 최소 밀도를 결정하기 위해 이들 각각의 BMD 층으로부터 둘 모두의 부분들에 걸쳐 취해진다. 이러한 실시예에서, 측정들은 산소 침전물 밀도들을 결정하기 위해 약 5-mm 간격(즉, 300 mm 웨이퍼에 대해 30개의 측정들)으로 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향으로 취해지며, 각각의 측정은 BMD 층에서 cm3 당 산소 침전물들의 수를 컴퓨팅한다. 표 2B에서, 다시, 균일성은 각각의 샘플에 대한 max/min의 비율을 취함으로써 컴퓨팅된다. 나타낸 바와 같이, 모든 3개의 실시예들 B1, B2, 및 B3에 대한 균일성은 1.24 내지 1.27의 범위에 있다. 따라서, 모든 3개의 샘플들, 즉 실시예들 B1, B2, 및 B3에 대해, 최대 및 최소 BMD 밀도들 사이의 차이는 약 27% 이내이다. 대조적으로, 비교 예 COMB1은 11.0의 상당히 더 큰 균일성을 나타낸다. 다시, 표 2B의 비율 max/min이 최악의 경우의 균일성을 고려한다는 것을 유의해야 하며; 결과적으로, 절단된 표면을 따라 임의의 위치(즉, 측정 지점)에서 그러한 웨이퍼의 BMD 층으로부터 취해진 산소 침전물들의 밀도는 BMD 층의 임의의 다른 위치로부터 취해진 다른 밀도의 27% 내에 있어야 한다.
[0083] 표 2B. 균일성
Figure pat00004
[0084] 제2 열 처리 조건들의 평가
위에서 설명된 3-스테이지 열 처리 내의 제2 열 처리에서의 지속된 온도 및 지속된 시간의 차이들로 인한 산소 침전물 평가 열 처리 이후의 웨이퍼의 BMD 밀도에 대한 영향들이 평가된다. 결과들은 표 3A에서 나타난다.
[0085] 표 3A
Figure pat00005
[0086] 어닐링된 실리콘 웨이퍼를 실시예 C1에 따라 생성할 시에, 제2 열 처리에서의 지속된 온도는 800℃이고, 지속된 시간은 2 분이다. 실시예 C2에서, 지속된 온도는 800℃이고, 지속된 시간은 10 분이다. 실시예 C3에서, 지속된 온도는 900℃이고, 지속된 시간은 2 분이며, 실시예 C4에서, 지속된 온도는 900℃이고, 지속된 시간은 10 분이다. 실시예 C5에서, 지속된 온도는 975℃이고, 지속된 시간은 2 분이며, 실시예 C6에서, 지속된 온도는 975℃이고, 지속된 시간은 10 분이다. 그 결과, 실시예들 C1 내지 C6 모두에 대한 평가 열 처리 이후의 BMD 밀도 비율은 양호하고 0.7 내지 1.3의 범위 내에 있다.
[0087] 한편, 비교 예 C1에서, 지속된 온도는 775℃이고, 지속된 시간은 2 분이며, 비교 예 C2에서, 지속된 온도는 775℃이고, 지속된 시간은 10 분이다. 비교 예 C3에서, 지속된 온도는 1000℃이고, 지속된 시간은 2 분이며, 비교 예 C4에서, 지속된 온도는 1000℃이고, 지속된 시간은 10 분이다. 비교 예 C5에서, 지속된 온도는 800℃이고, 지속된 시간은 1 분이다. 또한, 비교 예 C6에서, 지속된 온도는 975℃이고, 지속된 시간은 1 분이다. 그 결과, 비교 예들 C1 내지 C6 모두에 대한 평가 열 처리 이후의 BMD 밀도 비율은 0.7 미만으로 떨어진다.
[0088] 전술한 것에서, 제2 열 처리에서의 지속된 온도가 800 내지 975℃의 범위에 있고 지속된 시간이 2 내지 10 분의 범위에 있을 때, 평가 열 처리 이후의 BMD 밀도 비율은 0.7 내지 1.3의 범위 내에서 유지될 수 있고, 열 처리 온도에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물이 획득될 수 있다.
[0089] 표 3B는 본 개시내용의 일 실시예, 실시예들 C1 및 C6, 및 비교 예들 COMC1 내지 COMC6에 따른 웨이퍼들에 대한 균일성 데이터를 컴파일링한다. 표 3A에서와 같이, 샘플 웨이퍼들은 각각 2개의 부분들로 쪼개진다. 제1 부분은 고온 평가 열 처리, 뒤이어 시각적 처리를 받고, 제2 부분은 저온 평가 열 처리 및 시각적 처리를 받는다. 표 3B에 나타낸 바와 같이, BMD 밀도 측정들은 각각의 부분으로부터의 최대 및 최소 밀도를 결정하기 위해 이들 각각의 BMD 층으로부터 둘 모두의 부분들에 걸쳐 취해진다. 이러한 실시예에서, 측정들은 산소 침전물 밀도들을 결정하기 위해 약 5-mm 간격(즉, 300 mm 웨이퍼에 대해 30개의 측정들)으로 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향으로 취해지며, 각각의 측정은 BMD 층에서 cm3 당 산소 침전물들의 수를 컴퓨팅한다. 표 3B에서, 다시, 균일성은 각각의 샘플에 대한 max/min의 비율을 취함으로써 컴퓨팅된다. 나타낸 바와 같이, 본 개시내용에 따른 모든 샘플 웨이퍼들에 대한 균일성은 1.24 내지 1.30의 범위에 있다. 따라서, 모든 실시예들 C1 내지 C6에 대해, 최대 및 최소 BMD 밀도들 사이의 차이는 약 30% 이내이다. 대조적으로, 비교 예들 COMC1 내지 COMC6은 2.13 내지 17.3의 상당히 더 큰 범위의 균일성을 나타낸다. 다시, 표 3B의 비율 max/min이 최악의 경우의 균일성을 고려한다는 것을 유의해야 하며; 결과적으로, 절단된 표면을 따라 임의의 위치(즉, 측정 지점)에서 그러한 웨이퍼의 BMD 층으로부터 취해진 산소 침전물들의 밀도는 BMD 층의 임의의 다른 위치로부터 취해진 다른 밀도의 30% 내에 있어야 한다.
[0090] 표 3B. 균일성
Figure pat00006
[0091] 제3 열 처리 조건들의 평가
위에서 설명된 3-스테이지 열 처리 내의 제3 열 처리에서의 지속된 온도 및 지속된 시간의 차이들로 인한 산소 침전물 평가 열 처리 이후의 웨이퍼의 BMD 밀도에 대한 영향들이 평가된다. 결과들은 표 4A에서 나타난다.
[0092] 표 4A
Figure pat00007
[0093] 어닐링된 실리콘 웨이퍼를 실시예 D1에 따라 생성할 시에, 제3 열 처리에서의 지속된 온도는 1000℃이고, 지속된 시간은 1 분이다. 실시예 D2에서, 지속된 온도는 1000℃이고, 지속된 시간은 10 분이다. 실시예 D3에서, 지속된 온도는 1100℃이고, 지속된 시간은 1 분이며, 실시예 D4에서, 지속된 온도는 1100℃이고, 지속된 시간은 10 분이다. 실시예 D5에서, 지속된 온도는 1200℃이고, 지속된 시간은 1 분이며, 실시예 D6에서, 지속된 온도는 1200℃이고, 지속된 시간은 10 분이다. 그 결과, 실시예들 D1 내지 D6 모두에 대한 평가 열 처리 이후의 BMD 밀도 비율은 양호하고 0.7 내지 1.3의 범위 내에 있다.
[0094] 한편, 비교 예 D1에서, 지속된 온도는 990℃이고, 지속된 시간은 1 분이며, 비교 예 D2에서, 지속된 온도는 990℃이고, 지속된 시간은 10 분이다. 그 결과, 비교 예들 D1 및 D2에서, 평가 열 처리 이후의 BMD 밀도 비율은 0.7 미만으로 떨어진다.
[0095] 전술한 것에서, 제3 열 처리에서의 지속된 온도가 1000 내지 1200℃의 범위에 있고 저온이 지속된 시간이 1 내지 10 분의 범위에 있을 때, 평가 열 처리 이후의 BMD 밀도 비율은 0.7 내지 1.3의 범위 내에서 유지될 수 있고, 열 처리 온도에 의해 영향받지 않는 고밀도의 열적으로 안정적인 산소 침전물이 획득될 수 있다.
[0096] 표 4B는 본 개시내용의 일 실시예, 실시예들 D1 및 D6, 및 비교 예들 COMD1 및 COMD2에 따른 웨이퍼들의 다른 세트에 대한 균일성 데이터를 컴파일링한다. 표 4A에서와 같이, 샘플 웨이퍼들은 각각 2개의 부분들로 쪼개진다. 제1 부분은 고온 평가 열 처리, 뒤이어 시각적 처리를 받고, 제2 부분은 저온 평가 열 처리 및 시각적 처리를 받는다. 표 4B에 나타낸 바와 같이, BMD 밀도 측정들은 각각의 부분으로부터의 최대 및 최소 밀도를 결정하기 위해 이들 각각의 BMD 층으로부터 둘 모두의 부분들에 걸쳐 취해진다. 이러한 실시예에서, 측정들은 산소 침전물 밀도들을 결정하기 위해 약 5-mm 간격(즉, 300 mm 웨이퍼에 대해 30개의 측정들)으로 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향으로 취해지며, 각각의 측정은 BMD 층에서 cm3 당 산소 침전물들의 수를 컴퓨팅한다. 표 4B에서, 다시, 균일성은 각각의 샘플에 대한 max/min의 비율을 취함으로써 컴퓨팅된다. 나타낸 바와 같이, 본 개시내용의 일 실시예에 따른 모든 샘플 웨이퍼들에 대한 균일성은 1.23 내지 1.27의 범위에 있다. 따라서, 모든 실시예들 D1 내지 D6에 대해, 최대 및 최소 BMD 밀도들 사이의 차이는 약 27% 이내이다. 표 4B는 COMD2가 1.27에서 수용가능한 균일성을 갖는다는 것을 나타낸다. 그것은, 표 4A에 기재된 상이한 RTA 조건들의 이들 웨이퍼들이 원하는 레벨의 균일성을 만족시키지만, 원하는 레벨의 견고성을 만족시킬 수 없다는 것을 나타낸다(표 4A 참조). 다시, 표 4B의 비율 max/min이 최악의 경우의 균일성을 고려한다는 것을 유의해야 하며; 결과적으로, 절단된 표면을 따라 임의의 위치(즉, 측정 지점)에서 그러한 웨이퍼의 BMD 층으로부터 취해진 산소 침전물들의 밀도는 BMD 층의 임의의 다른 위치로부터 취해진 다른 밀도의 27% 내에 있어야 한다.
[0097] 표 4B. 균일성
Figure pat00008
[0098] 표 5A는 본 개시내용의 일 실시예에 따른, COP-없는 웨이퍼에 대한 BMD 견고성을 예시한다. 이러한 표는 7개의 COP-없는 웨이퍼 샘플들의 세트에 대한 견고성 데이터를 컴파일링한다. 고온 처리는 약 2 분 동안 약 1150℃로 웨이퍼를 가열하는 것을 포함한다. 시각화 처리는 약 16 시간 동안 약 950 내지 1000℃로 웨이퍼를 가열하는 것을 포함한다. 저온 처리는 약 3 시간 동안 약 780℃로 웨이퍼를 가열하는 것을 포함한다. 일 실시예에서, 웨이퍼는 2개의 부분들로 쪼개질 수 있다. 먼저, 고온 처리, 뒤이어 시각화 처리는 웨이퍼의 제1 부분에 적용되며, 이어서, 이는 제1 부분의 산소 침전물(BMD) 밀도의 다수의 측정들을 용이하게 한다. 그러한 측정들은 웨이퍼의 제1 부분의 중심으로부터 에지까지 다양한 지점들에서 취해지고 평균된다(A). 둘째로, 저온 처리가 웨이퍼의 제2 부분에 적용되고, 뒤이어 시각화 처리가 이루어진 후, 제2 부분의 BMD 밀도는 다시, 웨이퍼의 제2 부분의 중심으로부터 에지까지 다양한 지점들에서 측정되고 평균된다(B). 이들 샘플들은, 비율 A/B에 의해 표현되는, 본 발명의 COP-없는 웨이퍼의 견고성이 0.82 내지 1.02이거나, A가 B의 2 내지 18% 내에 있다는 것을 나타낸다.
[0099] 표 5A. COP-없는 웨이퍼에 대한 견고성
Figure pat00009
[0100] 표 5B는 본 개시내용의 실시예에 따른, COP-없는 웨이퍼에 대한 BMD 균일성을 예시한다. 표 5A에서와 같이, 일 실시예에서, 웨이퍼는 2개의 부분들로 쪼개질 수 있고; 고온 및 시각화 처리들이 제1 부분에 적용되고, 저온 및 시각화 처리들이 제2 부분에 적용되고; BMD 밀도의 다수의 측정들은 그들 개개의 BMD 층으로부터 제1 및 제2 부분들에 전반에 걸쳐 취해지며, 이들로부터 최대(max) 및 최소(min) 밀도들이 결정된다. 이러한 실시예에서, 측정들은 산소 침전물 밀도들을 결정하기 위해 약 5-mm 간격(즉, 300 mm 웨이퍼에 대해 30개의 측정들)으로 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향으로 취해지며, 각각의 측정은 BMD 층에서 cm3 당 산소 침전물들의 수를 컴퓨팅한다. 균일성은 max/min의 비율로서 결정된다. 이들 샘플들은, COP-없는 웨이퍼의 균일성이 1.24 내지 1.33의 범위에 있거나, 전체적으로는 24% 내지 33%의 균일성을 보여준다는 것을 나타낸다. 다시, 표 5B의 비율 max/min이 최악의 경우의 균일성을 고려한다는 것을 유의해야 하며; 결과적으로, 절단된 표면을 따라 임의의 위치(즉, 측정 지점)에서 그러한 웨이퍼의 BMD 층으로부터 취해진 산소 침전물들의 밀도는 BMD 층의 임의의 다른 위치로부터 취해진 다른 밀도의 33% 내에 있어야 한다.
[0101] 표 5B. COP-없는 웨이퍼에 대한 균일성
Figure pat00010
[0102] 도 11은 표 5A 및 5B에 컴파일링된 바와 같은, 본 개시내용의 일 실시예(실시예 5)에 따른 COP-없는 웨이퍼에 대한 견고성 및 균일성의 그래픽 예시이다. 도시된 바와 같이, COP-없는 웨이퍼 내의 BMD 밀도는 고온 및 저온 애플리케이션들을 통해 거의 변화되지 않게 유지되며, 웨이퍼의 중심으로부터 에지까지의 밀도의 레벨은 많은 검출가능 변동들 없이 매우 균일하다.
[0103] 표 6A는 본 개시내용의 일 실시예에 따른, 에피택셜 웨이퍼에 대한 BMD 견고성을 예시한다. 이러한 표는 6개의 에피택셜 웨이퍼 샘플들의 세트에 대한 견고성 데이터를 컴파일링하며, 여기서 에피택셜 층을 형성하기 위한 열 처리는 1 분, 2 분, 또는 5 분 중 어느 하나 동안 약 1050 내지 1150℃의 범위에 있다. 이들 가열 지속기간들은 각각 2, 4, 및 10 μm의 에피택셜 두께들을 초래한다. 본 명세서의 시각화 처리는 약 16 시간 동안 약 1000℃로 웨이퍼를 가열하는 것을 포함한다. 저온 처리는 약 3 시간 동안 약 780℃로 웨이퍼를 가열하는 것을 포함한다. 일 실시예에서, 웨이퍼는 2개의 부분들로 쪼개질 수 있다. 먼저, 시각화 처리가 에피택셜 웨이퍼의 제1 부분에 적용되며, 이어서, 이는 제1 부분의 BMD 밀도의 다수의 측정들을 용이하게 한다. 그러한 측정들은 웨이퍼의 제1 부분의 중심으로부터 에지까지 다양한 지점들에서 취해지고 평균된다(A). 둘째로, 저온 처리가 웨이퍼의 제2 부분에 적용되고, 뒤이어 위에서 설명된 바와 같은 시각화 처리가 이루어진 후, 제2 부분의 BMD 밀도는 다시, 웨이퍼의 제2 부분의 중심으로부터 에지까지 다양한 지점들에서 측정되고 평균된다(B). 이들 샘플들은, 비율 A/B에 의해 표현되는, 본 개시내용의 일 실시예의 에피택셜 웨이퍼의 견고성이 0.92 내지 0.97이거나, A가 B의 3 내지 8% 내에 있다는 것을 나타낸다.
[0104] 표 6A. 에피택셜 웨이퍼의 견고성
Figure pat00011
[0105] 표 6B는 본 개시내용에 따른 일 실시예에 따른 에피택셜 웨이퍼에 대한 균일성 데이터를 컴파일링한다. 표 6A에서와 같이, 일 실시예에서, 웨이퍼는 2개의 부분들로 쪼개질 수 있고; 시각화 처리가 제1 부분에 적용되고, 저온 및 시각화 처리들이 제2 부분에 적용되고; BMD 밀도의 다수의 측정들은 그들 개개의 BMD 층으로부터 제1 및 제2 부분들에 전반에 걸쳐 취해지며, 이들로부터 최대(max) 및 최소(min) 밀도들이 결정된다. 이러한 실시예에서, 측정들은 산소 침전물 밀도들을 결정하기 위해 약 5-mm 간격(즉, 300 mm 웨이퍼에 대해 30개의 측정들)으로 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향으로 취해지며, 각각의 측정은 BMD 층에서 입방 센티미터 당 산소 침전물들의 수를 컴퓨팅한다. 균일성은 max/min의 비율로서 결정된다. 이들 샘플들은 에피택셜 웨이퍼의 균일성이 1.25 내지 1.26, 또는 전체적으로는 25% 내지 26%의 범위에 있다는 것을 나타낸다. 다시, 표 6B의 비율 max/min이 최악의 경우의 균일성을 고려한다는 것을 유의해야 하며; 결과적으로, 절단된 표면을 따라 임의의 위치(즉, 측정 지점)에서 그러한 웨이퍼의 BMD 층으로부터 취해진 산소 침전물들의 밀도는 BMD 층의 임의의 다른 위치로부터 취해진 다른 밀도의 26% 내에 있어야 한다. 본 명세서에서 나타낸 균일성 데이터는 0.77 내지 1.30의 원하는 범위 내에 매우 많이 있으며, BMD 층의 임의의 하나의 위치로부터 취해진 산소 침전물들의 밀도가 임의의 다른 위치로부터 취해진 다른 밀도의 30% 내에 있다는 것을 보장한다.
[0106] 표 6B. 에피택셜 웨이퍼의 균일성
Figure pat00012
[0107] 도 12는 표 6A 및 6B에 컴파일링된 바와 같은, 본 개시내용의 일 실시예(실시예 5)에 따른 에피택셜 웨이퍼에 대한 견고성 및 균일성의 그래픽 예시이다. 도시된 바와 같이, 에피택셜 웨이퍼 내의 BMD 밀도는 고온 및 저온 애플리케이션들을 통해 거의 변화되지 않게 유지되며, 웨이퍼의 중심으로부터 에지까지의 밀도의 레벨은 많은 검출가능 변동들 없이 매우 균일하다.
[0108] 도 13a는 본 개시내용의 일 실시예에 따른, 웨이퍼의 DZ(denuded zone)와 산소 농도 사이의 관계를 도시한다. 도 13b는 본 개시내용의 일 실시예에 따른, 웨이퍼의 평균 BMD 밀도와 산소 농도 사이의 관계를 도시한다. 도 13b는, 높은 산소 농도가 고온 및 저온 처리들 둘 모두에 대해 더 높은 BMD 밀도들을 생성하는 것을 돕는다는 것을 나타낸다. 그러나, 도 13a는 높은 산소 농도가 더 작고 아마도 바람직하지 않은 DZ 폭들을 강제한다는 점에서 트레이드-오프가 존재한다는 것을 나타낸다. 일반적으로, 15 μm 이상의 DZ 폭이 바람직하다. 도 13a는, DZ가 약 11 내지 92 μm의 범위에 있지만, 바람직한 범위가 약 15 내지 90 μm이어야 한다는 것을 나타낸다.
[0109] 전술한 예들이 단지 설명을 목적을 위해서만 제공되었으며, 어떠한 방식으로든 본 개시내용을 제한하는 것으로 해석되지 않아야 한다는 것을 유의한다. 본 개시내용이 예시적인 실시예들을 참조하여 설명되었지만, 본 명세서에서 사용되었던 단어들이 제한 단어들보다는 설명 및 예시 단어들이라는 것을 이해한다. 첨부된 청구항들의 범위 내에서, 본 개시내용의 양상들에서 본 개시내용의 범위 및 사상을 벗어나지 않으면서, 현재 언급되고 수정된 바와 같은 변화들이 이루어질 수 있다. 본 개시내용이 특정한 구조들, 재료들 및 실시예들을 참조하여 본 명세서에서 설명되었지만, 본 개시내용은 본 명세서에 개시된 상세사항들로 제한되도록 의도되지 않으며; 오히려, 본 개시내용은 첨부된 청구항들의 범위 내에 있는 것과 같이 모든 기능적으로 동등한 구조들, 방법들 및 용도들로 확장된다.
[0110] 본 개시내용은 위에서 설명된 실시예들로 제한되지 않으며, 본 개시내용의 범위를 벗어나지 않으면서 다양한 변형들 및 수정들이 가능할 수 있다.

Claims (38)

  1. 에피택셜 웨이퍼로서,
    에피택셜 층; 및
    시각화 처리로부터의 산소 침전물들의 제1 평균 밀도 대 제2 처리로부터의 산소 침전물들의 제2 평균 밀도의 비율이 약 0.92 내지 0.97의 범위인 BMD(bulk micro defect) 층을 포함하며,
    상기 시각화 처리는 16 시간 동안 약 1000℃로 상기 웨이퍼를 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼를 3 시간 동안 약 780℃로 가열한 후, 16 시간 동안 약 1000℃로 가열하는 것을 포함하는, 에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 제2 평균 밀도 대 상기 제1 평균 밀도의 제2 비율은 약 1.04 내지 1.09의 범위인, 에피택셜 웨이퍼.
  3. 제1항에 있어서,
    상기 에피택셜 층은 약 2 내지 10 μm의 범위의 폭을 갖는, 에피택셜 웨이퍼.
  4. 제3항에 있어서,
    상기 BMD 층과 상기 에피택셜 층 사이에 디누드 구역(denuded zone)을 더 포함하는, 에피택셜 웨이퍼.
  5. 제4항에 있어서,
    상기 에피택셜 층과 상기 디누드 구역의 결합된 폭은 약 15 내지 90 μm의 범위인, 에피택셜 웨이퍼.
  6. 제1항에 있어서,
    산소 침전물들의 최대 밀도 대 산소 침전물들의 최소 밀도의 비율은 약 1.25 내지 1.30의 범위이며,
    상기 최대 밀도 및 상기 최소 밀도 각각은 상기 BMD 층에서 약 5 mm의 간격으로 상기 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향을 따라 취해지는, 에피택셜 웨이퍼.
  7. 제1항에 있어서,
    상기 제1 처리는 상기 웨이퍼의 제1 부분을 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼의 제2 부분을 가열하는 것을 포함하는, 에피택셜 웨이퍼.
  8. 제1항에 있어서,
    상기 시각화 처리 및/또는 상기 제2 처리 후의 상기 BMD 층에서의 산소 침전물들의 평균 밀도는 약 4×108/cm3 이상인, 에피택셜 웨이퍼.
  9. 제1항에 있어서,
    상기 비율은 약 0.94 내지 0.97의 범위인, 에피택셜 웨이퍼.
  10. COP(crystal-originated-particle) 결함들이 실질적으로 없는 웨이퍼로서,
    제1 처리로부터의 산소 침전물들의 제1 평균 밀도 대 제2 처리로부터의 산소 침전물들의 제2 평균 밀도의 비율이 약 0.82 내지 1.02의 범위인 BMD(bulk micro defect) 층을 포함하며,
    상기 제1 처리는 상기 웨이퍼를 2 분 동안 약 1150℃로 가열한 후, 16 시간 동안 약 950 내지 1000℃로 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼를 3 시간 동안 약 780℃로 가열한 후, 16 시간 동안 약 950 내지 1000℃로 가열하는 것을 포함하는, 웨이퍼.
  11. 제10항에 있어서,
    상기 제2 평균 밀도 대 상기 제1 평균 밀도의 제2 비율은 약 0.98 내지 1.22의 범위인, 웨이퍼.
  12. 제10항에 있어서,
    상기 BMD 층과 상기 웨이퍼의 표면 사이에 디누드 구역을 더 포함하는, 웨이퍼.
  13. 제12항에 있어서,
    상기 디누드 구역은 약 15 내지 90 μm의 범위의 폭을 갖는, 웨이퍼.
  14. 제10항에 있어서,
    산소 침전물들의 최대 밀도 대 산소 침전물들의 최소 밀도의 비율은 약 1.24 내지 1.33의 범위이며,
    상기 최대 밀도 및 상기 최소 밀도 각각은 상기 BMD 층에서 약 5 mm의 간격으로 상기 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향을 따라 취해지는, 웨이퍼.
  15. 제10항에 있어서,
    상기 제1 처리는 상기 웨이퍼의 제1 부분을 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼의 제2 부분을 가열하는 것을 포함하는, 웨이퍼.
  16. 제10항에 있어서,
    상기 제1 처리 및/또는 상기 제2 처리 후의 상기 BMD 층에서의 산소 침전물들의 평균 밀도는 약 4×108/cm3 이상인, 웨이퍼.
  17. 제10항에 있어서,
    상기 비율은 약 0.95 내지 1.02의 범위인, 웨이퍼.
  18. 웨이퍼로서,
    제1 처리로부터의 산소 침전물들의 제1 평균 밀도 대 제2 처리로부터의 산소 침전물들의 제2 평균 밀도의 비율이 약 0.74 내지 0.95의 범위인 BMD(bulk micro defect) 층을 포함하며,
    상기 제1 처리는 상기 웨이퍼를 2 분 동안 약 1150℃로 가열한 후, 16 시간 동안 약 950 내지 1000℃로 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼를 3 시간 동안 약 780℃로 가열한 후, 16 시간 동안 약 950 내지 1000℃로 가열하는 것을 포함하는, 웨이퍼.
  19. 제18항에 있어서,
    상기 제2 평균 밀도 대 상기 제1 평균 밀도의 제2 비율은 약 1.06 내지 1.36의 범위인, 웨이퍼.
  20. 제18항에 있어서,
    상기 BMD 층과 상기 웨이퍼의 표면 사이에 디누드 구역을 더 포함하는, 웨이퍼.
  21. 제20항에 있어서,
    상기 디누드 구역은 약 15 내지 90 μm의 범위의 폭을 갖는, 웨이퍼.
  22. 제18항에 있어서,
    산소 침전물들의 최대 밀도 대 산소 침전물들의 최소 밀도의 비율은 약 1.23 내지 1.30의 범위이며,
    상기 최대 밀도 및 상기 최소 밀도 각각은 상기 BMD 층에서 약 5 mm의 간격으로 상기 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향을 따라 취해지는, 웨이퍼.
  23. 제18항에 있어서,
    상기 제1 처리는 상기 웨이퍼의 제1 부분을 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼의 제2 부분을 가열하는 것을 포함하는, 웨이퍼.
  24. 제18항에 있어서,
    상기 제1 처리 및/또는 상기 제2 처리 후의 상기 BMD 층에서의 산소 침전물들의 평균 밀도는 약 4×108/cm3 이상인, 웨이퍼.
  25. 제18항에 있어서,
    상기 비율은 약 0.89 내지 0.95의 범위인, 웨이퍼.
  26. 견고한 웨이퍼를 제조하는 방법으로서,
    약 1 내지 30 초의 제1 지속기간 동안 비-산화 분위기를 갖는 퍼니스(furnace) 내부에서 약 1100℃ 내지 1200℃의 제1 온도로 실리콘 웨이퍼를 가열하는 단계;
    약 2 내지 10 분의 제2 지속기간 동안 약 800℃ 내지 975℃의 제2 온도로 상기 실리콘 웨이퍼를 가열하는 단계; 및
    그 후에, 약 1 내지 10 분의 제3 지속기간 동안 약 1000℃ 내지 1200℃의 제3 온도로 상기 실리콘 웨이퍼를 가열하는 단계를 포함하는, 견고한 웨이퍼를 제조하는 방법.
  27. 제26항에 있어서,
    상기 비-산화 분위기는 암모니아를 함유하는 비활성 가스를 포함하는, 견고한 웨이퍼를 제조하는 방법.
  28. 제26항에 있어서,
    상기 실리콘 웨이퍼는 약 10 내지 50℃/초의 레이트로 실온으로부터 상기 제1 온도까지 가열되는, 견고한 웨이퍼를 제조하는 방법.
  29. 제26항에 있어서,
    상기 실리콘 웨이퍼는 약 20 내지 120℃/초의 냉각 레이트로 상기 제1 온도로부터 상기 제2 온도까지 냉각되는, 견고한 웨이퍼를 제조하는 방법.
  30. 제26항에 있어서,
    상기 제2 온도로 상기 실리콘 웨이퍼를 가열하는 단계는 암모니아가 없는 비활성 가스를 사용하여 비-산화 분위기에서 수행되는, 견고한 웨이퍼를 제조하는 방법.
  31. 제26항에 있어서,
    상기 실리콘 웨이퍼는 약 10 내지 50℃/초의 레이트로 상기 제2 온도로부터 상기 제3 온도까지 가열되는, 견고한 웨이퍼를 제조하는 방법.
  32. COP(crystal-originated-particle) 결함들이 실질적으로 없는 웨이퍼로서,
    제1 처리로부터의 산소 침전물들의 제1 평균 밀도 대 제2 처리로부터의 산소 침전물들의 제2 평균 밀도의 비율이 약 0.82 내지 1.02의 범위인 BMD(bulk micro defect) 층을 포함하며,
    상기 제1 처리는 상기 웨이퍼의 제1 부분을 2 분 동안 약 1150℃로 가열한 후, 16 시간 동안 약 950 내지 1000℃로 가열하는 것을 포함하고,
    상기 제2 처리는 상기 웨이퍼의 제2 부분을 3 시간 동안 약 780℃로 가열한 후, 16 시간 동안 약 950 내지 1000℃로 가열하는 것을 포함하는, 웨이퍼.
  33. 제32항에 있어서,
    상기 제2 평균 밀도 대 상기 제1 평균 밀도의 제2 비율은 약 0.98 내지 1.22의 범위인, 웨이퍼.
  34. 제32항에 있어서,
    상기 BMD 층과 상기 웨이퍼의 표면 사이에 디누드 구역을 더 포함하는, 웨이퍼.
  35. 제34항에 있어서,
    상기 디누드 구역은 약 15 내지 90 μm의 범위의 폭을 갖는, 웨이퍼.
  36. 제32항에 있어서,
    산소 침전물들의 최대 밀도 대 산소 침전물들의 최소 밀도의 비율은 약 1.24 내지 1.33의 범위이며,
    상기 최대 밀도 및 상기 최소 밀도 각각은 상기 BMD 층에서 약 5 mm의 간격으로 상기 웨이퍼의 중심으로부터 에지까지 임의의 반경 방향을 따라 취해지는, 웨이퍼.
  37. 제32항에 있어서,
    상기 제1 처리 및/또는 상기 제2 처리 후의 상기 BMD 층에서의 산소 침전물들의 평균 밀도는 약 4×108/cm3 이상인, 웨이퍼.
  38. 제32항에 있어서,
    상기 비율은 약 0.95 내지 1.02의 범위인, 웨이퍼.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695048B2 (en) * 2020-04-09 2023-07-04 Sumco Corporation Silicon wafer and manufacturing method of the same
JP2024008390A (ja) * 2022-07-08 2024-01-19 株式会社Sumco シリコンウェーハ及びその製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139730B1 (ko) * 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
KR20010071250A (ko) * 1999-03-16 2001-07-28 와다 다다시 실리콘 웨이퍼의 제조방법 및 실리콘 웨이퍼
KR20020002514A (ko) * 2000-06-30 2002-01-10 박종섭 실리콘 웨이퍼 제조방법
KR100829767B1 (ko) * 2002-04-26 2008-05-16 가부시키가이샤 섬코 고저항 실리콘 웨이퍼 및 이의 제조방법
JP2008294112A (ja) * 2007-05-23 2008-12-04 Sumco Corp シリコン単結晶ウェーハ及びその製造方法
KR20100014188A (ko) * 2008-07-31 2010-02-10 코바렌트 마테리얼 가부시키가이샤 실리콘 웨이퍼의 제조방법
KR20100127682A (ko) * 2009-05-26 2010-12-06 주식회사 실트론 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
KR20130082111A (ko) * 2012-01-10 2013-07-18 글로벌웨어퍼스 재팬 가부시키가이샤 실리콘 웨이퍼의 제조 방법
KR101313326B1 (ko) * 2006-12-29 2013-09-27 에스케이하이닉스 주식회사 후속 열처리에 의해 산소 침전물로 되는 유핵의 분포가제어된 실리콘 웨이퍼 및 그 제조방법
KR20140100560A (ko) * 2011-12-06 2014-08-14 요우앤신차이리아오 구펀 요우시엔 공쓰 고온 열처리를 이용한 ３００ｍｍ 폴리시드 실리콘 웨이퍼 제조 공정
KR101524913B1 (ko) * 2012-03-26 2015-06-01 글로벌웨어퍼스 재팬 가부시키가이샤 실리콘 웨이퍼

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503594B2 (en) 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
US6336968B1 (en) 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
JP4106862B2 (ja) * 2000-10-25 2008-06-25 信越半導体株式会社 シリコンウェーハの製造方法
JP2003297839A (ja) * 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
KR100531552B1 (ko) * 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
JP2005203575A (ja) * 2004-01-15 2005-07-28 Sumitomo Mitsubishi Silicon Corp シリコンウェーハおよびその製造方法
US20050203575A1 (en) * 2004-03-15 2005-09-15 Unilever Home & Personal Care Usa, Division Of Conopco, Inc. Skin microactivation system and method
JP2006040980A (ja) 2004-07-22 2006-02-09 Sumco Corp シリコンウェーハおよびその製造方法
JP2006261632A (ja) * 2005-02-18 2006-09-28 Sumco Corp シリコンウェーハの熱処理方法
JP2007305968A (ja) * 2006-04-14 2007-11-22 Covalent Materials Corp シリコンウェハ、その製造方法および半導体装置用シリコンウェハ
DE102006034786B4 (de) * 2006-07-27 2011-01-20 Siltronic Ag Monokristalline Halbleiterscheibe mit defektreduzierten Bereichen und Verfahren zur Ausheilung GOI-relevanter Defekte in einer monokristallinen Halbleiterscheibe
DE102007027111B4 (de) * 2006-10-04 2011-12-08 Siltronic Ag Siliciumscheibe mit guter intrinsischer Getterfähigkeit und Verfahren zu ihrer Herstellung
KR101043011B1 (ko) 2007-05-02 2011-06-21 실트로닉 아게 실리콘 웨이퍼 및 그 제조방법
JPWO2009151077A1 (ja) 2008-06-10 2011-11-17 株式会社Sumco シリコン単結晶ウェーハの製造方法およびシリコン単結晶ウェーハ
JP2010114211A (ja) * 2008-11-05 2010-05-20 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウェーハの製造方法
JP5641533B2 (ja) 2010-06-29 2014-12-17 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
DE102010034002B4 (de) * 2010-08-11 2013-02-21 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
US9123671B2 (en) * 2010-12-30 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon wafer strength enhancement
US20150243494A1 (en) * 2014-02-25 2015-08-27 Texas Instruments Incorporated Mechanically robust silicon substrate having group iiia-n epitaxial layer thereon
JP6810591B2 (ja) 2016-12-12 2021-01-06 株式会社Ｓｃｒｅｅｎホールディングス シリコン基板の熱処理方法
KR102306730B1 (ko) * 2016-12-28 2021-09-30 썬에디슨 세미컨덕터 리미티드 고유 게터링 및 게이트 산화물 무결성 수율을 갖도록 규소 웨이퍼들을 처리하는 방법
JP2020070451A (ja) 2018-10-29 2020-05-07 トヨタ自動車株式会社 金属造形方法
US11695048B2 (en) * 2020-04-09 2023-07-04 Sumco Corporation Silicon wafer and manufacturing method of the same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139730B1 (ko) * 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
KR20010071250A (ko) * 1999-03-16 2001-07-28 와다 다다시 실리콘 웨이퍼의 제조방법 및 실리콘 웨이퍼
KR20020002514A (ko) * 2000-06-30 2002-01-10 박종섭 실리콘 웨이퍼 제조방법
KR100829767B1 (ko) * 2002-04-26 2008-05-16 가부시키가이샤 섬코 고저항 실리콘 웨이퍼 및 이의 제조방법
KR101313326B1 (ko) * 2006-12-29 2013-09-27 에스케이하이닉스 주식회사 후속 열처리에 의해 산소 침전물로 되는 유핵의 분포가제어된 실리콘 웨이퍼 및 그 제조방법
JP2008294112A (ja) * 2007-05-23 2008-12-04 Sumco Corp シリコン単結晶ウェーハ及びその製造方法
KR20100014188A (ko) * 2008-07-31 2010-02-10 코바렌트 마테리얼 가부시키가이샤 실리콘 웨이퍼의 제조방법
KR20100127682A (ko) * 2009-05-26 2010-12-06 주식회사 실트론 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
KR20140100560A (ko) * 2011-12-06 2014-08-14 요우앤신차이리아오 구펀 요우시엔 공쓰 고온 열처리를 이용한 ３００ｍｍ 폴리시드 실리콘 웨이퍼 제조 공정
KR20130082111A (ko) * 2012-01-10 2013-07-18 글로벌웨어퍼스 재팬 가부시키가이샤 실리콘 웨이퍼의 제조 방법
KR101524913B1 (ko) * 2012-03-26 2015-06-01 글로벌웨어퍼스 재팬 가부시키가이샤 실리콘 웨이퍼

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