JP7342909B2 - シリコンウェーハ及びその製造方法 - Google Patents

シリコンウェーハ及びその製造方法 Download PDF

Info

Publication number
JP7342909B2
JP7342909B2 JP2021066384A JP2021066384A JP7342909B2 JP 7342909 B2 JP7342909 B2 JP 7342909B2 JP 2021066384 A JP2021066384 A JP 2021066384A JP 2021066384 A JP2021066384 A JP 2021066384A JP 7342909 B2 JP7342909 B2 JP 7342909B2
Authority
JP
Japan
Prior art keywords
wafer
silicon wafer
temperature
heat treatment
treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021066384A
Other languages
English (en)
Other versions
JP2021168382A (ja
Inventor
和尚 鳥越
敏昭 小野
隼矢 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of JP2021168382A publication Critical patent/JP2021168382A/ja
Application granted granted Critical
Publication of JP7342909B2 publication Critical patent/JP7342909B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C30B15/203—Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thermal Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、シリコンウェーハ及びその製造方法に関し、特に、チョクラルスキー（ＣＺ）法により製造されたシリコン単結晶インゴットをスライスして作製されたシリコンウェーハの熱処理方法に関する。また本発明はこの熱処理方法で熱処理されたシリコンウェーハに関する。
半導体デバイスの基板材料であるシリコンウェーハの多くは、ＣＺ法により製造されたシリコン単結晶インゴットを用いて製造される。ＣＺ法は、石英ルツボ内でシリコン融液に接触させた種結晶をシリコン融液に対して相対的に回転させながら徐々に引き上げることにより、種結晶よりも大きな単結晶を成長させる方法である。ＣＺ法によれば、大口径シリコン単結晶の製造歩留まりを高めることができる。
ＣＺ法を用いてシリコン単結晶を成長させると、石英ルツボの表面から溶け出した酸素がシリコン融液中に取り込まれることが知られている。シリコン融液中の酸素は、シリコン単結晶が冷却される過程で過飽和状態になり、酸素が凝集して、酸素析出核を形成する。
シリコン単結晶インゴットから切り出された直後のバルクシリコンウェーハの酸素析出物密度は非常に低いことが多く、低密度の酸素析出物が半導体デバイスの特性に与える影響は小さい。しかし、半導体デバイスを製造する過程で種々の熱処理が繰り返し施され、これにより酸素析出物が高密度化することがある。デバイス活性領域であるシリコンウェーハの表層部に存在する酸素析出物は、接合リーク等のデバイス特性の悪化を引き起こす。一方、デバイス活性領域以外のバルク部に存在する酸素析出物は、デバイス特性を劣化させる金属不純物を捕捉するためのゲッタリングサイトとして有効に機能する。そのため、シリコンウェーハの表層部には酸素析出物が存在せず、表層部よりも深い領域（ウェーハ内部）には高密度の酸素析出物が存在することが好ましい。
このようなシリコンウェーハを得るため、例えば特許文献１には、ハロゲンランプからの光照射によってシリコン基板を第１ピーク温度に急速加熱した後、温度を第１のピーク温度から所定の冷却温度まで急速に降温させることによって、シリコン基板の全体に酸素析出物を均一且つ高密度に発生させることが記載されている。また特許文献１には、所定の冷却温度まで冷却したシリコン基板にフラッシュランプからのフラッシュ光を照射して基板の表面を第２のピーク温度に瞬間的に加熱することによって、シリコン基板の表面のみから酸素析出物を消滅させることが記載されている。
特許文献２には、シリコンウェーハの表面の酸素濃度の低下に伴うスリップ転位を抑制すると共に、ウェーハのバルク部に酸素析出物を高密度に形成する方法が記載されている。具体的には、ウェーハの表面側に不活性ガスを供給し、ウェーハの裏面側に酸素を含むガスを供給し、最高到達温度である１３００℃～１４００℃まで急激昇温し、最高到達温度を一定時間保持した後、急速降温を行うと共に、降温中に不活性ガスが酸素含有ガスに切り換えて、ウェーハの表面側に酸素含有ガスを供給している。この文献には、降温中に供給される酸素含有ガスによって酸素がシリコンウェーハの表面側で内方拡散することが記載されている。さらに、この文献には、最高到達温度から急速降温する途中で、７００℃～９００℃の温度を１～１５秒の所定時間維持して酸素の内方拡散を促進させることが記載されている。
特許文献３には、急速アニーリング装置を用いて、ウェーハを少なくとも約１１５０℃の温度で熱処理して、ウェーハ中に存在する酸素クラスター又は酸素析出物を溶解し、次いで約２０℃／ｓｅｃを超える降温レートで冷却した後、約９５０℃～１１５０℃の温度で熱アニーリングを行うことによって、酸素析出処理を行っても酸素析出物が形成されないウェーハを製造することが記載されている。
特許文献４には、低密度の酸素析出核を含むバルク微小欠陥（ＢＭＤ）層と、ＢＭＤ層と表層部との間に形成されたデヌーデッドゾーン（ＤＺ）層とを有するウェーハ素材に酸素析出核形成処理を行うことにより、ＢＭＤ層に酸素析出核を高密度に形成することが記載されている。この例では、ＢＭＤ層は、１０００～１３００℃のＡｒ雰囲気下でウェーハ素材を１～１０時間アニールすることによって形成される。酸素析出核形成処理は、例えば、不活性ガス又はアンモニアガスと不活性ガスの混合ガス雰囲気下で、５００～１２００℃の温度で１～６００分の熱応力を加える急速熱処理である。あるいは、酸素析出核形成処理は、例えば、不活性ガス又は窒素や酸素と不活性ガスの混合ガス雰囲気下で、５００～８５０℃の温度、０．２～２．０℃／ｍｉｎの昇温レートで２～３０時間行われる低温ランピング熱処理である。
特開２０１８－０９８３１４号公報 特開２０１２－０３３８４６号公報 特開２００９－０９４５３３号公報 特開２００６－４０９８０号公報
近年、パワーマネジメント半導体デバイスの製造プロセスとして同一基板上にバイポーラとＣＭＯＳとＤＭＯＳを形成するバイポーラ－ＣＭＯＳ－ＤＭＯＳ（ＢＣＤ）プロセスが注目されている。ＢＣＤプロセスは高温熱処理を伴うため、ウェーハにスリップ転位が発生しやすい。シリコンウェーハのゲッタリング能力のみならずスリップ耐性も高めるためには酸素析出物密度を高める必要がある。さらに、ＢＣＤプロセスでは深さが数十μｍ程度のＤＺ層が必要なため、シリコンウェーハの表面に予めエピタキシャル膜を形成する場合があるが、エピタキシャル膜形成プロセスでは高温熱処理に伴うスリップの問題が加わり、酸素析出物が消滅しやすく、酸素析出物の熱的な安定性も問われる。したがって、ＢＣＤプロセス用のシリコンウェーハでは、酸素析出物の高密度化と安定化が重要な課題である。
しかしながら、酸素析出物密度を高めるため、例えば約１１５０℃の高温でラピッドサーマルアニーリング（ＲＴＡ）を行っただけの従来のシリコンウェーハでは、顧客のその後の熱処理に依存して酸素析出物密度が大きく変化し、結果として得られるゲッタリング能力やウェーハ強度が顧客のその後の熱処理によって影響を受ける可能性がある。
特許文献１に記載されたシリコンウェーハの熱処理方法は、酸素析出物を発生させるための低温熱処理時間が非常に短いため、酸素析出物を高密度に発生させることができない。
特許文献２に記載されたシリコンウェーハの熱処理方法は、１３００℃～１４００℃の高温熱処理とそれに続く７００℃～９００℃の低温熱処理によって酸素析出物が高密度に発生すると考えられる。しかし、低温熱処理時間が短い（１～１５秒）ため、酸素析出物が熱的に不安定であり、顧客による高温熱処理によって消滅しやすく、あるいは顧客による低温熱処理によって酸素析出物がさらに増加する可能性がある。
特許文献３に記載されたシリコンウェーハの熱処理方法は、酸素析出物の形成を抑制しようとするものであり、高温熱処理に続く低温熱処理がないため、高密度の酸素析出物を安定的に形成することはできない。
特許文献４に記載されているシリコンウェーハの熱処理方法によれば、アニール処理に続く急速熱処理によって酸素析出核を生成することができる。しかし、急速熱処理後の低温熱処理がないため、酸素析出核を十分に成長させることができず、酸素析出物は熱的に不安定である。また、アニール処理に続く低温ランピング熱処理によって酸素析出核が発生すると、熱処理温度が５００～８５０℃と低く、ウェーハ中に発生する酸素析出物が熱的に不安定であり、顧客の熱処理に依存して酸素析出物の密度が大きく変動する場合がある。
したがって、本発明は、顧客の熱処理に影響されない熱的に安定な酸素析出物を高密度に発生させることができるシリコンウェーハ及びシリコンウェーハの製造方法を提供する。
本開示によるシリコンウェーハの製造方法は、非酸化性雰囲気を有する炉内でシリコンウェーハに加えられる熱処理を含む。そのような熱処理は、第１温度での第１熱処理、続いて第２温度での第２熱処理を含み、第２温度は第１温度よりも低い。第１温度は約１１００℃～１２００℃で約１～３０秒である。第２温度は約８００℃～９７５℃で約２～１０分である。本明細書で使用される場合、温度は、炉の温度ではなく、ウェーハの温度を指す。すなわち、ウェーハ又はウェーハの一部の処理を説明するとき、ある温度「に」加熱すること及びある温度「で」加熱することは、両方とも、ウェーハ又はウェーハの参照部分がその温度に達し、示された時間維持されることを意味する。さらに、特に明記しない限り、明細書及び特許請求の範囲で使用される数量を表すすべての数字は、すべての場合において「約」という用語によって変更されるものとして理解されるべきである。反対に示されない限り、明細書及び特許請求の範囲に記載された数値パラメータは、本発明によって得られることが求められる所望の特性に応じて変化し得る近似値である。少なくとも、均等論の適用を特許請求の範囲に限定しようとするものと見なされるべきではなく、各数値パラメータは、有効桁数及び通常の丸め規則に照らして解釈されるべきである。さらに、この明細書内の数値範囲の列挙は、その範囲内のすべての数値及び範囲の開示であると考えられる。例えば、範囲が約１～約５０の場合、例えば、１、７、３４、４６．１、２３．７、又は範囲内の他の値又は範囲を含むと見なされる。
本発明によれば、短時間の高温熱処理とそれに続く比較的長時間の低温熱処理によってシリコンウェーハのＢＭＤ層を形成するための熱的に安定な酸素析出核を高密度に発生させることができる。したがって、顧客の熱処理に影響されない熱的に安定な酸素析出物を高密度に発生させることが可能なシリコンウェーハを製造することができる。
本発明において、第１温度から第２温度への降温レートは約２０℃／ｓｅｃ～１２０℃／ｓｅｃであることが好ましい。第１温度、降温レート、及び第２温度のそのような組み合わせは、シリコンウェーハ内に熱的に安定した酸素析出核の形成をもたらす。
本発明の実施形態によるシリコンウェーハの製造方法は、シリコンウェーハの表面にエピタキシャル膜を形成し、続いて本発明の第２熱処理を行うことをさらに含むことが好ましい。エピタキシャル膜は、結晶起因パーティクル（ＣＯＰ）欠陥が実質的にないウェーハの表面に活性層を提供する。エピタキシャル膜の形成は、高温熱処理によって行われる。ここでも、高温熱処理に続く本発明による第２熱処理は、熱的に安定した酸素析出核の形成をもたらす。さらに、熱を伴うデバイスプロセス中にそのような核から形成される酸素析出物も熱的に安定であるため、酸素析出物密度の変動を最小限に抑えることができる。したがって、本発明によって製造されたシリコンウェーハは、ＣＯＰ欠陥がなく、熱的に安定な酸素析出核を示す活性領域を提供する。
本発明によるシリコンウェーハの製造方法は、前記第２熱処理の後に前記第２温度よりも高い第３温度での第３熱処理をさらに含むことが好ましい。そのような第３温度は約１０００℃～１２００℃で約１～１０分である。第３熱処理により、酸素析出核のサイズがさらに大きくなり、さらに優れた熱安定性を実現できる。また、第３熱処理は、ウェーハ表面下の領域に過剰な空孔の外方拡散を引き起こし、空孔が実質的にないデヌーデッドゾーンを形成する。
本発明において、前記第２温度から前記第３温度への昇温レートは、約１０℃／ｓｅｃ～５０℃／ｓｅｃであることが好ましい。第２温度、昇温レート、及び第３温度のそのような組み合わせはさらに、非常に安定した酸素析出核、そしてまた酸素析出密度をもたらし、これは熱的に堅牢なＢＭＤ層を形成する。
本発明によるシリコンウェーハの製造方法は、前記第３熱処理の後に前記シリコンウェーハの表面にエピタキシャルシリコン膜を形成するエピタキシャル膜の形成をさらに含むことが好ましい。これにより、ウェーハ表層部に実質的に欠陥のない領域を有するシリコンウェーハを製造することができる。エピタキシャル膜の形成には高温熱処理が伴うが、上記のように第２熱処理と第３熱処理を行ったシリコンウェーハに潜在する酸素析出物は熱的に安定であるため、酸素析出物の損失が生じる。高温熱処理による抑制が可能である。したがって、ウェーハ表層部に実質的に欠陥のない領域を有するだけでなく、高密度の酸素析出核を含むシリコンウェーハを製造することができる。
本発明において、前記第１熱処理で熱処理される前の前記シリコンウェーハの酸素濃度は、少なくとも約７×１０１７ａｔｏｍｓ／ｃｍ３～１５×１０１７ａｔｏｍｓ／ｃｍ３（ASTM F-121, 1979）であることが好ましい。これにより、酸素析出核が高密度に形成されたシリコンウェーハを製造することができる。
また、本発明のシリコンウェーハにおいて、約１０００℃以上での高温評価熱処理を施した後のウェーハの平均酸素析出物密度に対する、約１０００℃未満での低温評価熱処理を施した後のウェーハの平均酸素析出物密度の比は０．７～１．３である。
本発明は、顧客のその後の熱処理に影響されない、ＢＭＤ層を形成する、熱的に安定な酸素析出物を高密度に発生させることが可能なシリコンウェーハを提供することができる。
本発明において、前記低温評価熱処理及び前記高温評価熱処理のいずれかを加えた後のウェーハの平均酸素析出物密度は、４×１０８／ｃｍ３～１×１０１０／ｃｍ３であることが好ましい。このように、本発明によるシリコンウェーハは４×１０８／ｃｍ３以上の酸素析出物を含んでおり、そのためゲッタリング能力とスリップ耐性を高めることができる。また、熱処理後の酸素析出物密度は顧客の熱処理に影響されないため、シリコンウェーハを用いて製造した半導体デバイスの信頼性と製造歩留まりを向上させることができる。
本発明において、前記低温評価熱処理は、約７８０℃で約３時間及び約９５０℃で約１６時間の２段階熱処理であり、前記高温評価熱処理は、約１０００℃で約１６時間の熱処理であることが好ましい。このような場合、高温評価熱処理は、約１０００℃で約１６時間の熱処理の前に、約１１５０℃で約２分間の熱処理をさらに含んでいてもよい。本発明のシリコンウェーハでは、これら２種類の評価熱処理のいずれかを行った後の酸素析出物密度の変化が小さいため、シリコンウェーハを用いて製造した半導体デバイスの信頼性及び製造歩留まりを高めることができる。
本発明によるシリコンウェーハでは、前記シリコンウェーハの表面にエピタキシャルシリコン膜が形成されることが好ましい。これにより、ウェーハ表面に実質的に欠陥のない高品質領域（ＤＺ層）を有するシリコンウェーハを提供することができる。
本発明は、顧客の熱処理に影響されない熱的に安定な酸素析出物を高密度に発生させることが可能なシリコンウェーハ及びシリコンウェーハの製造方法を提供することができる。
図１は、本発明の実施の形態によるシリコン単結晶の製造方法を概略的に示すフローチャートである。 図２は、シリコンウェーハの熱処理Ｓ１３を示すフローチャートである。 図３は、熱処理中の温度変化を示すグラフであって、横軸は時間を表し、縦軸は加熱温度を示している。 図４Ａは、第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間、及びそれら間で発生するウェーハの変化の一部を示す図である。 図４Ｂは、第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間、及びそれらの間で発生するウェーハへの変化の一部を示す図である。 図４Ｃは、第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間、及びそれらの間で発生するウェーハの変化の一部を示す図である。 図４Ｄは、第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間、及びそれらの間で発生するウェーハへの変化の一部を示す図である。 図４Ｅは、第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間、及びそれらの間で発生するウェーハの変化の一部を示す図である。 図４Ｆは、第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間、及びそれらの間で発生するウェーハの変化の一部を示す図である。 図４Ｇは、熱によって生じるウェーハ内の反応を示している。 図４Ｈは、熱によって生じるウェーハ内の反応を示している。 図５は、ウェーハ内のデヌーデッドゾーン（ＤＺ）の幅がどのように決定されるかを図示したものである。 図６は、ウェーハのＢＭＤ密度を測定するための装置を示す図である。 図７は、本発明のいくつかの実施形態で使用される評価手順を図示したものである。 図８は、本発明の実施形態で使用される評価熱処理手順を図示したものである。 図９は、本発明の実施形態で使用される他の評価熱処理手順を図示したものである。 図１０は、本発明の実施例と比較例の酸素析出物密度の分布を示す２つのプロットである。 図１１は、表５Ａ及び５Ｂにまとめられた、本発明の実施形態、実施例５のＣＯＰフリーウェーハの堅牢性及び均一性のグラフ図である。 図１２は、表６Ａ及び６Ｂにまとめられた、本発明の実施形態、実施例５のエピタキシャルウェーハの堅牢性及び均一性のグラフ図である。 図１３Ａは、本発明の実施形態による、ウェーハの酸素濃度とデヌーデッドゾーン（ＤＺ）との間の関係を示す図である。 図１３Ｂは、本発明の実施形態による、ウェーハの酸素濃度と平均ＢＭＤ密度との間の関係を示す図である。
本明細書に示される詳細は、例として、本発明の実施形態の例示的な議論のみを目的としており、本発明の原理及び概念的側面の最も有用で容易に理解できる説明であると考えられるものを提供する目的で提示される。これに関して、本発明の基本的な理解に必要なことよりも詳細に本発明の構造の詳細を示す試みはなされておらず、図面を使った説明は、本発明の形態が実際にどのように具体化されるかを当業者に明らかにするものである。
以下、添付図面を参照しながら、本発明の好ましい実施の形態ついて詳細に説明する。
図１は、本発明の実施の形態によるシリコン単結晶の製造方法を概略的に示すフローチャートである。
図１に示すように、本実施形態によるシリコンウェーハの製造方法は、チョクラルスキー（ＣＺ）法によるシリコン単結晶インゴットの製造Ｓ１１と、シリコン単結晶インゴットからのシリコンウェーハの作製Ｓ１２と、シリコンウェーハの熱処理Ｓ１３とを含む。
シリコン単結晶インゴットの製造Ｓ１１では、石英ルツボに充填した多結晶シリコンをＣＺ炉内で加熱してシリコン融液を生成する。次にシリコン融液に種結晶を接触させて、単結晶と石英ルツボを回転させながら種結晶を徐々に引き上げることにより、種結晶の下端に大きな単結晶を成長させる。
次に、シリコン単結晶インゴットからのシリコンウェーハの作製Ｓ１２では、シリコン単結晶インゴットをワイヤーソー等によりスライスした後、ラッピング、エッチング、鏡面研磨、洗浄等を行い、中間製品としてのバルクシリコンウェーハ（ポリッシュドウェーハ）を完成させる。こうして作製されたＣＺシリコンウェーハの酸素濃度は、少なくとも７×１０１７ａｔｏｍｓ／ｃｍ３から１５×１０１７ａｔｏｍｓ／ｃｍ３（ASTM F-121, 1979）であることが好ましい。
ここで、ウェーハは、結晶起因パーティクル（ＣＯＰ）欠陥が実質的にないウェーハである、いわゆるＣＯＰフリーウェーハであることが望ましいことに注意すべきである。ＣＯＰは、結晶学的に完全に配向した八面体の空洞であり、その内壁は通常、１～４ｎｍの厚さの酸化膜で覆われている。ＣＯＰ欠陥などの空孔関連の結晶欠陥は、デバイス製造中に表面近くでの問題を引き起こす可能性がある。デバイスの問題の例としては、ゲート酸化物の完全性（ＧＯＩ）の低下や、Ｐ－Ｎ接合での電流リークがある。一部のデバイスアプリケーションでは、低欠陥結晶成長法を適用して、表面近くのデバイス領域の空孔欠陥の数を減らすことができる。結晶の引き上げ速度と結晶の冷却速度を変更すると、空孔欠陥レベルが低くなる可能性がある。これにより、空孔と格子間原子間の再結合、空孔の凝集、及び酸素制御が可能になり、表面欠陥が減少する。ＣＯＰフリーウェーハは、例えば、参照により本明細書に組み込まれるＵＳ２００８／０３１１３４２に記載されている。そこに記載されているように、「実質的にＣＯＰを含まない」ウェーハの密度は、１×１０５ｃｍ－３以下の結晶格子空孔の凝集体を有することを意味する。
次に、シリコンウェーハの熱処理Ｓ１３では、ウェーハは、急速熱アニーリング（ＲＴＡ）炉内で３段階の温度範囲の熱処理を行い、熱的に安定した酸素析出核を高密度に発生させる。ここで、「熱的に安定」という表現は、金属不純物のゲッタリングやウェーハ強度を維持するのに十分な密度をウェーハ出荷状態で有し、密度が顧客のデバイスでのその後の熱処理に影響されないことを意味する。また、「高密度」とは、少なくとも４×１０８／ｃｍ３、好ましくは約１×１０９／ｃｍ３の密度をいう。
図２は、シリコンウェーハの熱処理Ｓ１３を示すフローチャートである。図３は、熱処理中の温度変化を示すグラフであって、横軸は時間を表し、縦軸は加熱温度をそれぞれ示している。
図２及び図３に示すように、本発明の実施形態によるシリコンウェーハの熱処理方法は、ＲＴＡ炉内でシリコンウェーハを第１温度Ｔ１で加熱する第１熱処理Ｓ２１と、第１熱処理Ｓ２１の後に第１温度Ｔ１よりも低い第２温度Ｔ２でシリコンウェーハを加熱する第２熱処理Ｓ２２と、第２熱処理Ｓ２２の後に第２温度Ｔ２よりも高い第３温度Ｔ３でシリコンウェーハを加熱する第３熱処理Ｓ２３を含む。本実施形態において、第１～第３熱処理Ｓ２１～Ｓ２３は、同じＲＴＡ炉内で連続的に実施されることが好ましい。しかし、第１熱処理Ｓ２１をＲＴＡ炉で行った後、ＲＴＡ炉からウェーハを取り出して、別の熱処理装置で第２熱処理Ｓ２２及び第３熱処理Ｓ２３を行っても構わない。
第１熱処理Ｓ２１は、非酸化性雰囲気のＲＴＡ炉で行われる急速熱処理である。非酸化性雰囲気は、アンモニア又は窒素を含む不活性ガスであることが好ましく、不活性ガスはＡｒガスであることが好ましい。非酸化性雰囲気での高温熱処理では、ウェーハ内部に多数の空孔を導入することができ、これによりウェーハ中の酸素析出核の密度を高めることができる。さらに、アンモニア又は窒素を含むＡｒガスを用いることによりウェーハ表面に窒素膜を形成し、窒素膜を通してウェーハ内部に空孔を導入することができ、これによりウェーハ中の酸素析出核の密度を高めることができる。
第１熱処理Ｓ２１における第１温度Ｔ１は約１１００℃～１２００℃であることが好ましい。第１温度Ｔ１が約１１００℃より低いとウェーハ内部に空孔がほとんど導入されず、高温熱処理の利点が十分に得られず、第１温度Ｔ１が約１２００℃より高いとシリコンウェーハにスリップ転位が発生する確率が高くなる。待機温度Ｔ０（３０）（室温等）から第１温度Ｔ１に切り替える際の昇温レート（３２）は、約１０℃／ｓｅｃ～５０℃／ｓｅｃであることが好ましい。シリコンウェーハには結晶成長中に生成された微小な酸素析出核が存在する可能性がある。前述のような急速熱処理により、ウェーハの表層部の酸素析出核を低減することで、デヌーデッドゾーン（ＤＺ）層の拡大を図ることができる。
第１熱処理Ｓ２１における第１温度Ｔ１の持続時間Ｈ１は約１～３０秒であることが好ましい。第１温度Ｔ１の持続時間Ｈ１が約１秒未満の場合、ウェーハ内部に空孔がほとんど導入されず、高温熱処理の効果が十分に得られず、持続時間Ｈ１が約３０秒を超えても空孔の数の増加が観察できないだけでなく、スリップ転位が発生する確率が高くなる。第１熱処理Ｓ２１により、シリコンウェーハの内部に多数の空孔を導入することができる。
第２熱処理Ｓ２２は、第１熱処理Ｓ２１で熱処理されたシリコンウェーハを第１温度Ｔ１よりも低い第２温度Ｔ２で熱処理する。第２熱処理Ｓ２２は、第１熱処理Ｓ２１と異なり、アンモニアを含まない非酸化性雰囲気中で行われることが好ましい。そのため、第１熱処理Ｓ２１の終了後にはＲＴＡ炉内の雰囲気ガスが置換される。
第２熱処理Ｓ２２における第２温度Ｔ２は約８００℃～９７５℃であることが好ましい。第２温度Ｔ２が約８００℃未満の場合、熱的に安定した酸素析出核を発生させることができず、第２温度Ｔ２が約９７５℃を超える場合、酸素析出核を高密度で生成できないからである。第１温度Ｔ１から第２温度Ｔ２に切り替える際の降温レート（３４）は約２０℃／ｓｅｃ～１２０℃／ｓｅｃであることが好ましい。
第２熱処理Ｓ２２における第２温度Ｔ２の持続時間Ｈ２は約２～１０分であることが好ましい。第２温度Ｔ２の持続時間Ｈ２が約２分未満の場合、酸素析出核を高密度に発生させることができず、持続時間Ｈ２が約１０分より長い場合、酸素析出核密度が増加せずコストが増加するからである。第２熱処理Ｓ２２により、シリコンウェーハの内部に酸素析出核を安定かつ高密度に発生させることができる。
第３熱処理Ｓ２３は、第２熱処理Ｓ２２で熱処理されたシリコンウェーハを第２温度Ｔ２よりも高い第３温度Ｔ３で熱処理する。第２熱処理Ｓ２２と同様に、第３熱処理Ｓ２３は、アンモニアを含まない非酸化性雰囲気中で実施されることが好ましい。第３温度Ｔ３は第１温度Ｔ１以下であることが好ましく、第１温度Ｔ１よりも低いことが好ましい。
第３熱処理Ｓ２３における第３温度Ｔ３は約１０００℃～１２００℃であることが好ましい。第３温度Ｔ３が約１０００℃より低い場合、酸素析出核を熱的に安定な状態にすることができず、第３温度Ｔ３が約１２００℃より高い場合、スリップ転位が発生する確率が高くなるからである。第２温度Ｔ２から第３温度Ｔ３に切り替える際の昇温レート（３６）は、約１０℃／ｓｅｃ～５０℃／ｓｅｃであることが好ましい。これにより、酸素析出核の密度を高めることができ、核をより熱的に安定させることができる。
第３熱処理工程Ｓ２３における第３温度Ｔ３の持続時間Ｈ３は約１～１０分であることが好ましい。第３温度Ｔ３の持続時間Ｈ３が約１分未満の場合、高密度の酸素析出核を定着させることができず、持続時間Ｈ３が約１０分を超える場合、酸素析出物の核安定化効果において特に増加することなくコストが増加するからである。第３温度Ｔ３は、第１温度Ｔ１よりも低いことがさらに好ましい。第３熱処理Ｓ２３における第３温度Ｔ３の持続時間Ｈ３が第１熱処理Ｓ２１における第１温度Ｔ１の持続時間Ｈ１よりも長いため、第３温度Ｔ３が第１温度Ｔ１よりも大きい場合、スリップ転位が発生する確率が劇的に増加する。第３熱処理Ｓ２３は、シリコンウェーハに形成された酸素析出核を安定化し、ウェーハ内部の余分な空孔が外方拡散して、顧客のその後の熱処理で余分な酸素析出物の発生を防ぐことができる。さらに、ウェーハ表層部の酸素が外方拡散し、平均幅（厚さ）が約１０μｍ以上のＤＺ層を形成することができる。より好ましくは、ＤＺは、約１５～１００μｍの幅を有する。ＤＺ幅がこの範囲より狭い場合、ウェーハのリーク電流が発生する可能性がある。ＤＺ幅が大きすぎると、得られるウェーハのゲッタリング能力が不十分になる可能性がある。
図４Ａ～４Ｆは、上記の第１熱処理Ｓ２１、第２熱処理Ｓ２２、及び第３熱処理Ｓ２３の間に発生するウェーハ（４０２）の変化を示している。第１熱処理Ｓ２１の間であって、時間Ｈ１の間に、格子空孔及び格子間シリコン原子のフレンケル対（４０４）の生成が起こると理解されている。追加の空孔（４０６）は、Ｓｉ３Ｎ４とシリコンウェーハとの間の界面からウェーハ（４０２）内に移動する。続いて、ｔ３とｔ４の間の期間中に、図４Ｂに示すように、格子間Ｓｉ原子（４０８）と空孔の一部（４０６ａ）の外方拡散、及び上部ゾーン（４１２）からの空孔（４０６ｂ）の拡散が発生する。ウェーハの下部ゾーン（４１４）へのウェーハの移動が起こり、図４Ｃに明らかなようにＤＺ（４２０）を形成する。図４Ｄを参照すると、第２熱処理Ｓ２２の時間Ｈ２の間に、空孔（４０６）の結合から酸素析出核（４４２）が形成され、核は安定化のために十分に大きなサイズに達する。ただし、いくつかの残りの空孔（４０６）は残っている。図４Ｄに示すように、第３熱処理Ｓ２３の間に、Ｈ２の終わりに残った残りの空孔（４０６）と小さな核（４４２ａ）は、Ｈ３の間にさらに再結合し、より大きくより安定した核（４４２）になる。この再結合を図４Ｅに示す。図４Ｆに示すように、好ましい幅（４４４）を有するＤＺ（４２０）の最終的な形成もまた起こる。図４Ｇでは、Ｓｉ３Ｎ４層がエッチング又は研磨によって除去されており、所望の幅を有するＤＺ（４２０）の最終的な形成が示されている。図４Ｈのようにたとえウェーハがエピタキシャル層（４７２）を有するように処理されたとしても、酸素析出核の密度はエピタキシャルプロセスから減少しない。
ＤＺの幅（深さ）はウェーハにとって重要である。ＤＺの幅が小さすぎると、ウェーハ上に形成されたデバイスにリーク電流が発生する可能性がある。ＤＺの幅が大きすぎると、ＤＺの取得特性が不十分になる。図５は、ＤＺ（５２０）の幅がウェーハ、ここではＣＯＰフリーウェーハにおいてどのように決定されるかを図示したものである。ウェーハは、ウェーハの切断部分上で光散乱トモグラフを使用して観察することができる。ウェーハの表面は深さがゼロであると見なされ、観察は、ウェーハの幅を広げて、ウェーハの水平平面方向を横切って行われる。観察された各酸素析出物（５０２）は、幅が大きくなるにつれて、３つの異なる酸素析出物がカウントされるまでカウントされる。その時点で、ＤＺ幅が記録され、ＤＺ（５２０）は、ウェーハの表面から記録された深さまでの深さであると見なされる。
ウェーハ（４０２）のＢＭＤ（酸素析出物）密度の測定に関し、検査される材料は主にシリコンであるため、適切な赤外照明光をサンプルに集束させることができ、レイリー散乱光を収集することができる。これを図６に示す。暗視野配置は、低レベルの散乱光が照明により欠陥から最小限の外乱を受けることを保証する。低ノイズ、高感度の赤外線検出を適用することで、検出限界を１２ｎｍまで低くすることができる。図６に示すように、ウェーハを劈開して、ＤＺの下方にＢＭＤ層を含む断面を露出させ、酸素析出物の測定をＢＭＤ層から行う（図５も参照）。もちろん、そのような評価はウェーハを破壊するので、あるウェーハバッチからのあるウェーハのテストに関連する特性は、当該ウェーハバッチに帰して差し支えない。また、本願全体を通して、ここに示されているように、ＢＭＤ層の特定の「位置」又は「ポイント」からの酸素析出物の密度の測定は、切断面上のある点又は領域における酸素析出物の数を数え、次いで１立方センチメートル（ｃｍ３）当たりの酸素析出物の数を決定（つまり、計算又は推定）することを指す。
上記のように熱処理されたシリコンウェーハは、ＲＴＡ炉から取り出され、いわゆるアニールシリコンウェーハとして市場に出される。本実施形態によるシリコンウェーハ内の酸素析出物の層を指すＢＭＤ層は、堅牢である。ここでの堅牢性は、半導体集積回路の作製プロセス中の熱処理の範囲である、約１０００℃未満のより低い熱処理から約１０００℃以上のより高い熱処理への酸素析出物（ＢＭＤ）密度の変化を考慮する。すなわち、高温熱処理による平均酸素析出物密度に対する低温熱処理による平均酸素析出物密度の比は０．７～１．３であり、熱処理による酸素析出物密度の変化は３０％以内である。シリコンウェーハが半導体デバイスの製造工程で所望の熱処理を受けた後でも、ウェーハ中の平均酸素析出物密度は約４×１０８～１×１０１０／ｃｍ３の範囲内にあり、この範囲の変動率は±３０％、より好ましくは１５％、さらにより好ましくは１０％の範囲、またさらにより好ましくは５％の範囲内に留まる。このようにして、本実施形態によるシリコンウェーハは、顧客の熱処理に影響されない、熱的に安定な酸素析出核を高密度に含むため、ＢＣＤデバイスなどの半導体デバイスの品質と信頼性を向上させることができる。
エピタキシャルシリコン膜はまた、第１～第３熱処理Ｓ２１～Ｓ２３を受けたシリコンウェーハの表面に形成されてもよい。エピタキシャルシリコン膜を形成する場合、シリコンウェーハは約１１５０℃の高温に晒されるため、シリコンウェーハ内の酸素析出核が熱的に不安定な場合、デバイス熱処理後に酸素析出物密度が失われ、酸素析出核が大幅に低下する発生するおそれがある。しかし、本実施形態によれば、酸素析出核が熱的に安定なため酸素析出物密度の低下を抑制することができ、ゲッタリング能力及びウェーハ強度の低下を防止することができる。
ＢＣＤデバイス等のパワー半導体デバイス製造用のシリコンウェーハにはゲッタリング能力及びスリップ耐性の両方が求められ、そのようなウェーハ特性を満足するために、少なくとも約４×１０８／ｃｍ３、好ましくは約１×１０９／ｃｍ３の酸素析出物が、デバイスの熱処理後のシリコンウェーハに必要であると考えられている。例えば、約１１５０℃で約１０秒の急速熱処理（ＲＴＡ）のみが実施される従来のアニールシリコンウェーハでも、後続のデバイスプロセスにもよるが、約４×１０８／ｃｍ３以上の酸素析出物密度を確保することができる。しかし、顧客のデバイスプロセスは様々であり、デバイスプロセスの最初の段階でエピタキシャル成長プロセスなどの高温熱処理を行うと、従来のアニールシリコンウェーハでは酸素析出物密度が４×１０８／ｃｍ３を下回る場合があり、酸素析出物密度に大きな変動がある。
しかしながら、本実施形態によるシリコンウェーハの製造方法は、ＲＴＡ直後の比較的長時間（約２～１０分）の低温熱処理を用いて微小な酸素析出核を生成、且つ、成長させる。したがって、酸素析出核は熱的に安定となり、核が顧客の熱処理を受けたとき、顧客がどのような熱処理を使用するかに関係なく、高密度の酸素析出物を発生させることができる。また、低温熱処理直後に約１０００～１２００℃の熱処理を約１～１０分間行うことにより、微小な酸素析出核をさらに安定させ、ウェーハ内部の余分な空孔を外方に拡散させて酸素析出核密度をさらに安定させ、ＤＺ層を拡大することができる。
本発明は、上記の実施形態に限定されない。本発明の範囲から逸脱することなく様々な変更を加えることができ、そのような変更は、もちろん、本発明の範囲によってカバーされる。
例えば、上記実施形態においては、第２熱処理Ｓ２２の後に第３熱処理Ｓ２３を実施しているが、第３熱処理Ｓ２３を省略することも可能である。第３熱処理Ｓ２３を省略したシリコンウェーハは、第３熱処理Ｓ２３を実施したシリコンウェーハよりもデバイス熱処理後の酸素析出物密度の安定性やＤＺ層の幅が少し劣るが、従来技術よりも有益な効果を奏することができる。また、第２熱処理Ｓ２２の後にエピタキシャル膜の形成を実施してウェーハの表面にエピタキシャルシリコン膜を形成する場合には、第３熱処理Ｓ２３を省略したとしても、ウェーハのＢＭＤ層の酸素析出物密度を増加させながら、ウェーハ表層部に十分な幅の実質的に欠陥がない領域を形成することが可能である。
３段階の熱処理の評価
直径３００ｍｍ、方位（１００）、酸素濃度１１×１０１７ａｔｏｍｓ／ｃｍ３（ASTM F-121, 1979）のＰ型シリコン単結晶インゴットをＣＺ法により育成する。シリコンウェーハは、シリコン単結晶インゴットをスライスして作製される。次に、シリコンウェーハを様々な条件下で熱処理し、実施例Ａ１及びＡ２並びに比較例Ａ１及びＡ２のそれぞれについて２枚のアニールシリコンウェーハサンプルを作製する。
実施例Ａ１によるアニールシリコンウェーハの作製では、ＲＴＡ装置を用いて第１熱処理（高温）→第２熱処理（低温）→第３熱処理（中温）の順に３段階の熱処理を行う。詳細には、室温投入→５０°／ｓｅｃで昇温→１１５０℃を１０秒間保持→７０℃／ｓｅｃで降温→９００℃を２分間保持→５０℃／で昇温→１０００℃を１分間保持→１０℃／ｓｅｃで降温→室温取り出しを行う。高温熱処理では、アンモニアを含むＡｒガスを雰囲気ガスとして使用し、低温・中熱処理では、アンモニアを含まないＡｒガスを雰囲気ガスとして使用する。これにより、アニールシリコンウェーハのサンプルが得られる。
実施例Ａ２によるアニールシリコンウェーハの作製では、第３（最後）の熱処理（中温）を省略し、第１熱処理（高温）→第２熱処理（低温）の順に２段階の熱処理を行う。第１及び第２熱処理の条件は実施例Ａ１と同様である。
比較例Ａ１によるアニールシリコンウェーハの作製では、第２（中間）熱処理（低温）を省略し、第１熱処理（高温）→第３熱処理（中温）の順に２段階の熱処理を行う。第１及び第３熱処理の条件は実施例Ａ１と同様である。
比較例Ａ２によるアニールシリコンウェーハの作製では、第２熱処理（低温）及び第３熱処理（中温）を省略し、第１熱処理（高温）のみの１段階の熱処理を行う。第１熱処理の条件は実施例Ａ１と同様である。
次に、各アニールシリコンウェーハの２枚のサンプルのうちの一方に対して１０００℃以上の高温での酸素析出物評価熱処理（高温評価熱処理）を行い、他方のサンプルに対して１０００℃以下の低温で酸素析出物評価熱処理（低温評価熱処理）を行う。高温評価熱処理は、エピタキシャル膜形成プロセスを模擬した１１５０℃で２分間の熱処理及び１０００℃で１６時間の熱処理を順に行う２段階の熱処理として構成されている。また、低温評価熱処理は、７８０℃で３時間の熱処理及び９５０℃で１６時間の熱処理を順に行う２段階の熱処理として構成されている。
図７は、製造されたウェーハの堅牢性及び均一性を決定するための評価手順の概略図を提供する。評価手順は破壊的であり、そのため、あるウェーハバッチからのあるウェーハのテストに関連する特性は、当該ウェーハバッチに帰して差し支えない。評価の一実施形態の準備において、ウェーハ（７０２）は、２つの部分、Ａ部分（７０４）及びＢ部分（７０６）に劈開され、各部分は、それぞれの低温評価熱処理（７０８）又は高温評価熱処理（７１０）を受ける。あるいは、２つのウェーハがバッチ全体に関連する特性を表すと仮定して、ウェーハの準備されたバッチからの２つのウェーハを使用することができる。次に、ウェーハ部分のそれぞれをＨＦ処理（７１２）して表面からＳｉＯ２を除去し、次に光散乱トモグラフィー（７１４）を使用して評価して、それらの酸素析出物密度分布を決定する。このようにして、２つの部分のそれぞれの析出物を評価して、ウェーハの堅牢性、すなわち、異なる温度及び異なる保持時間で評価熱処理を受けた各部分の結果として生じるＢＭＤ密度の比を決定することができる。
低温評価熱処理は、ウェーハの第１の部分を、Ｏ２雰囲気中で、約６００～９００℃のウェーハ温度で約０．５～５時間加熱及び維持することを含む。高温評価熱処理は、ウェーハの第２の部分を、Ｈ２雰囲気中で、約１０５０～１１５０℃のウェーハ温度で約１～２０分間加熱及び維持することを含む。
図８に示すように、ウェーハの一部に低温評価熱処理（８００）を、別の部分に高温評価熱処理（８０１）を行った後（非エピタキシャルウェーハの場合）のそれぞれの部分は、析出物の可視化処理（８０２、８０３）の対象となる。このような析出物の可視化処理（８０２）は、ウェーハ又はその一部を約６００～７５０℃（８０３）のチャンバー内にローディングし、その後、ウェーハを約３～７℃／ｍｉｎの速度（８０４）で約９００～１２００℃（８０６）の温度に加熱することを含むことができる。この温度は約８～６４時間（８０８）維持され、次にウェーハは約－１～－３℃／ｍｉｎの速度（８１０）で約６００～７５０℃（８１２）の温度に冷却される。その後、ウェーハはチャンバーからアンロードされる。なお、図９に示すエピタキシャルウェーハの場合、エピタキシャル層の形成に伴う熱処理が高温評価処理となる。一実施形態では、図９に示すように、エピタキシャルウェーハの一部分が可視化処理（９０６）を受ける。別の部分は、低温評価処理（９０２）、続いて可視化処理（９０７）の対象となる。
次に、評価熱処理後の各サンプルのＢＭＤ密度を、図６に示すように赤外線散乱トモグラフィー装置により測定し、ウェーハ表面のＢＭＤ層における酸素析出物の平均密度を測定する。結果を表１Ａに示す。
表１Ａに示すように、実施例Ａ１によるアニールシリコンウェーハでは、低温評価熱処理後のＢＭＤ平均密度に対する高温評価熱処理後のＢＭＤ平均密度の比（評価熱処理後のＢＭＤ密度比）は０．９５であり、０．７～１．３の範囲内で良好な結果である。実施例Ａ２によるアニールシリコンウェーハでも、評価熱処理後のＢＭＤ密度比は０．８４であり、０．７～１．３の範囲内で良好な結果である。このように、第１熱処理の後に第２熱処理を実施する実施例Ａ１及びＡ２では、熱処理温度の影響を受けない熱的に安定な酸素析出物が高密度に得られる。特に、第３熱処理を実施した実施例Ａ１では第３熱処理を実施しなかった実施例Ａ２と比べてＢＭＤ密度比が１．０に近い良好な結果である。
一方、比較例Ａ１及びＡ２によるアニールシリコンウェーハでは、評価熱処理後のＢＭＤ密度比が０．０９であり、０．７をはるかに下回る結果となっている。比較例Ａ１、Ａ２では第２熱処理を実施していないため、高温評価熱処理後のＢＭＤ密度が特に低いと考えられる。
上記の実施例Ａ１と比較例Ａ２の結果を図１０に図示する。これらの各サンプルについて、低温評価熱処理と高温評価熱処理の後、酸素析出物の密度をウェーハ中心からの距離と比較してプロットする。実施例Ａ１の低温評価熱処理と高温評価熱処理のプロットは、密度が中心から１５０ｍｍの距離全体で広く重なっていることを示している。これは、ウェーハが堅牢であり、顧客のエピタキシャル層形成ステップを模擬する熱処理の影響を受けなかったことを意味する。一方、比較例Ａ２の低温評価熱処理と高温評価熱処理のプロットは、中心から１５０ｍｍの距離全体で密度が全く重ならず、ウェーハ全体に大きなばらつきがあることを示している。これは、ウェーハが堅牢ではなく、顧客のエピタキシャル層形成ステップを模擬する熱処理の影響を受けたことを意味する。
表１Ｂは、本発明の実施形態、実施例Ａ１及びＡ２、並びに比較例ＣＯＭＡ１及びＣＯＭＡ２によるウェーハの均一性データをまとめたものである。表１Ａのように、実施例Ａ１及びＡ２は、それぞれ２つの部分に劈開し（すなわち、任意の半径方向にウェーハを切断し）、切断面に沿って露出したＢＭＤ層における酸素析出物密度の測定を実施する。第１の部分は高温評価熱処理、続いて可視化処理の対象とされ、第２の部分は低温評価熱処理と可視化処理の対象とされる。表１Ｂに示すように、ＢＭＤ密度の測定は、それぞれのＢＭＤ層から両方の部分で行われ、各部分の最大（max）密度と最小（min）密度が決定される。この実施形態では、測定は、約５ｍｍ間隔でウェーハの中心から端まで任意の半径方向に行われ（すなわち、３００ｍｍウェーハに対して３０回の測定）、酸素析出物密度を決定し、各測定は、ＢＭＤ層の１ｃｍ３当たりの酸素析出物の数を計算する。表１Ｂでは、均一性は、各サンプルの最大／最小の比をとることによって決定される。示されているように、実施例Ａ１の均一性は、その中の２つの部分のそれぞれからの最大／最小比を考慮すると、ウェーハ全体について１．２７である。同様に、比較例Ａ２は１．２６のＢＭＤ均一性を提供する。したがって、実施例Ａ１とＡ２の場合、最大ＢＭＤ密度と最小ＢＭＤ密度の差はそれぞれ約２７％以内と２６％以内である。これに対し、ＣＯＭＡ１とＣＯＭＡ２はどちらも、それぞれ１０．９と９．１７という非常に大きな均一性を示している。表１Ｂの最大／最小比は、最悪の場合の均一性を考慮していることに注意すべきである。したがって、切断面に沿った任意の場所（すなわち、測定点）でそのようなウェーハのＢＭＤ層から取得された酸素析出物の密度は、ＢＭＤ層の他の場所から取得された別の密度の２７％以内でなければならない。
比較例Ａ１と比較例Ａ２の均一性の結果も図１０にグラフで示されている。比較例Ａ１のグラフ（左側）は、高温と低温の両方の評価熱処理のＢＭＤ密度が中心から１５０ｍｍの距離全体で広く類似（つまり、堅牢）で水平（つまり、均一）である。一方、比較例Ａ２のグラフ（右側）は、高温評価熱処理のＢＭＤ密度が低温評価熱処理のＢＭＤ密度と大きくずれていることを示しており、中心から１５０ｍｍの距離で堅牢性が非常に低いことを示している。また、少なくとも高温評価熱処理の場合、ＢＭＤ密度の変動が大きく、中心から１５０ｍｍ全体の均一性が非常に悪いことを示している。
第１熱処理条件の評価
上述した３段階の熱処理の第１熱処理における持続温度の違いが、酸素析出物評価熱処理後のウェーハのＢＭＤ密度に及ぼす影響を評価する。結果を表２Ａに示す。
実施例Ｂ１によるアニールシリコンウェーハの作製では、第１熱処理における持続温度は１１００℃、持続時間は１０秒である。その結果、評価熱処理後のＢＭＤ密度比は０．８８であり、０．７～１．３の範囲内の良好な結果となっている。
実施例Ｂ２によるアニールシリコンウェーハの作製では、第１熱処理における持続温度は１１５０℃であり、実施例Ｂ３によるアニールシリコンウェーハの作製では、第１熱処理における持続温度は１２００℃である。その結果、実施例Ｂ２によるアニールシリコンウェーハの評価熱処理後のＢＭＤ密度比は０．８９であり、実施例Ｂ３によるアニールシリコンウェーハの評価熱処理後のＢＭＤ密度比は０．８５であり、どちらも０．７～１．３の範囲内の良好な結果である。
一方、第１熱処理における持続温度が１０５０℃である比較例Ｂ１によるアニールシリコンウェーハでは、評価熱処理後のＢＭＤ密度比は０．３２であり、０．７をはるかに下回っている。また、第２熱処理における持続温度が１２５０℃である比較例Ｂ２によるアニールシリコンウェーハでは、評価熱処理後のＢＭＤ密度比は０．８６であるが、ＲＴＡ炉内でウェーハとウェーハを支持するピンとの間の接触跡からスリップ転位が発生する。
表２Ｂは、本発明の実施形態、実施例Ｂ１、Ｂ２、及びＢ３、並びに比較例ＣＯＭＢ１によるウェーハの均一性データをまとめたものである。表２Ａのように、実施例のウェーハＢ１、Ｂ２、及びＢ３は、それぞれ２つの部分に劈開されている。第１の部分は高温評価熱処理、続いて可視化処理の対象とされ、第２の部分は低温評価熱処理と可視化処理の対象とされる。表２Ｂに示すように、ＢＭＤ密度の測定は、それぞれのＢＭＤ層から両方の部分で行われ、各部分の最大密度と最小密度が決定される。この実施形態では、測定は、約５ｍｍ間隔でウェーハの中心から端まで任意の半径方向に行われ（すなわち、３００ｍｍウェーハに対して３０回の測定）、酸素析出物密度を決定し、各測定は、ＢＭＤ層の１ｃｍ３当たりの酸素析出物の数を計算する。表２Ｂでも、各サンプルの最大／最小の比を使用して均一性が計算されている。示されているように、３つの実施例Ｂ１、Ｂ２、及びＢ３すべての均一性は１．２４～１．２７の範囲である。したがって、実施例Ｂ１、Ｂ２、及びＢ３の３つのサンプルすべてについて、最大ＢＭＤ密度と最小ＢＭＤ密度の差は約２７％以内である。これに対し、比較例ＣＯＭＢ１は、１１．０という非常に大きな均一性を示している。ここでも、表２Ｂの最大／最小比は最悪の場合の均一性を考慮していることに注意すべきである。したがって、切断面に沿った任意の場所（すなわち、測定点）でそのようなウェーハのＢＭＤ層から取得された酸素析出物の密度は、ＢＭＤ層の他の場所から取得された別の密度の２７％以内でなければならない。
第２熱処理条件の評価
上述した３段階の熱処理における第２熱処理の持続温度と持続時間の違いが酸素析出物評価熱処理後のウェーハのＢＭＤ密度に及ぼす影響を評価する。結果を表３Ａに示す。
実施例Ｃ１によるアニールシリコンウェーハの作製では、第２熱処理での持続温度は８００℃、持続時間は２分である。実施例Ｃ２では持続温度は８００℃、持続時間は１０分である。実施例Ｃ３では持続温度は９００℃、持続時間は２分であり、実施例Ｃ４では持続温度は９００℃、持続時間は１０分である。実施例Ｃ５では持続温度は９７５℃、持続時間は２分であり、実施例Ｃ６では持続温度は９７５℃、持続時間は１０分である。その結果、実施例Ｃ１～Ｃ６のすべての評価熱処理後のＢＭＤ密度比は良好であり、０．７～１．３の範囲内である。
一方、比較例Ｃ１では持続温度は７７５℃、持続時間は２分であり、比較例Ｃ２では持続温度は７７５℃、持続時間は１０分である。比較例Ｃ３では持続温度は１０００℃、持続時間は２分であり、比較例Ｃ４では持続温度は１０００℃、持続時間は１０分である。比較例Ｃ５では、持続温度は８００℃、持続時間は１分である。また、比較例Ｃ６では持続温度は９７５℃、持続時間は１分である。その結果、比較例Ｃ１～Ｃ６のすべての評価熱処理後のＢＭＤ密度比は０．７を下回っている。
以上のように、第２熱処理時の持続温度が８００～９７５℃の範囲で、持続時間が２～１０分の範囲である場合、評価熱処理後のＢＭＤ密度比は０．７～１．３の範囲内に保たれ、熱処理温度の影響を受けない熱的に安定な酸素析出物が高密度に得られる。
表３Ｂは、本発明の実施形態、実施例Ｃ１～Ｃ６、及び比較例ＣＯＭＣ１～ＣＯＭＣ６によるウェーハの均一性データをまとめたものである。表３Ａのように、サンプルウェーハはそれぞれ２つの部分に劈開される。第１の部分は高温評価熱処理、続いて可視化処理の対象とされ、第２の部分は低温評価熱処理と可視化処理の対象とされる。表３Ｂに示すように、ＢＭＤ密度の測定は、それぞれのＢＭＤ層から両方の部分で行われ、各部分の最大密度と最小密度が決定される。この実施形態では、測定は、約５ｍｍ間隔でウェーハの中心から端まで任意の半径方向に行われ（すなわち、３００ｍｍウェーハに対して３０回の測定）、酸素析出物密度を決定し、各測定は、ＢＭＤ層の１ｃｍ３当たりの酸素析出物の数を計算する。表３Ｂでも、各サンプルの最大／最小の比を使用して均一性が計算されている。示されているように、本発明によるすべてのサンプルウェーハの均一性は、１．２４～１．３０の範囲である。したがって、すべての実施例Ｃ１～Ｃ６について、最大ＢＭＤ密度と最小ＢＭＤ密度の差は約３０％以内である。これに対し、比較例ＣＯＭＣ１～ＣＯＭＣ６は、２．１３～１７．３の間で非常に広い範囲の均一性を示している。ここでも、表３Ｂの最大／最小比は最悪の場合の均一性を考慮していることに注意すべきである。したがって、切断面に沿った任意の場所（すなわち、測定点）でそのようなウェーハのＢＭＤ層から取得された酸素析出物の密度は、ＢＭＤ層の他の場所から取得された別の密度の３０％以内でなければならない。
第３熱処理条件の評価
上述した３段階の熱処理における第３熱処理での持続温度と持続時間の違いが酸素析出物評価熱処理後のウェーハのＢＭＤ密度に及ぼす影響を評価する。結果を表４Ａに示す。
実施例Ｄ１によるアニールシリコンウェーハの作製では、第３熱処理での持続温度は１０００℃、持続時間は１分である。実施例Ｄ２では持続温度は１０００℃、持続時間は１０分である。実施例Ｄ３では持続温度は１１００℃、持続時間は１分であり、実施例Ｄ４では持続温度は１１００℃、持続時間は１０分である。実施例Ｄ５では持続温度は１２００℃、持続時間は１分であり、実施例Ｄ６では持続温度は１２００℃、持続時間は１０分である。その結果、実施例Ｄ１～Ｄ６のすべての評価熱処理後のＢＭＤ密度比は良好であり、０．７～１．３の範囲内である。
一方、比較例Ｄ１では持続温度は９９０℃、持続時間は１分であり、比較例Ｄ２では持続温度は９９０℃、持続時間は１０分である。その結果、比較例Ｄ１及びＤ２では、評価熱処理後のＢＭＤ密度比が０．７を下回っている。
以上のように、第３熱処理時の持続温度が１０００～１２００℃の範囲内にあり、低温が持続する時間が１～１０分の範囲内にある場合、評価熱処理後のＢＭＤ密度比は０．７～１．３の範囲内に保たれ、熱処理温度の影響を受けない熱的に安定な酸素析出物が高密度に得られる。
表４Ｂは、本発明の実施形態、実施例Ｄ１～Ｄ６、並びに比較例ＣＯＭＤ１及びＣＯＭＤ２による別のウェーハセットの均一性データをまとめたものである。表４Ａのように、サンプルウェーハはそれぞれ２つの部分に劈開される。第１の部分は高温評価熱処理、続いて可視化処理の対象とされ、第２の部分は低温評価熱処理と可視化処理の対象とされる。表４Ｂに示すように、ＢＭＤ密度の測定は、それぞれのＢＭＤ層から両方の部分で行われ、各部分の最大密度と最小密度が決定される。この実施形態では、測定は、約５ｍｍ間隔でウェーハの中心から端まで任意の半径方向に行われ（すなわち、３００ｍｍウェーハに対して３０回の測定）、酸素析出物密度を決定し、各測定は、ＢＭＤ層のｃｍ３当たりの酸素析出物の数を計算する。表４Ｂでも、各サンプルの最大／最小の比を使用して均一性が計算されている。示されているように、本発明の実施形態によるすべてのサンプルウェーハの均一性は、１．２３～１．２７の範囲である。したがって、すべての実施例Ｄ１～Ｄ６について、最大ＢＭＤ密度と最小ＢＭＤ密度の差は約２７％以内である。表４Ｂは、ＣＯＭＤ２が１．２７であり、許容できる均一性を持っていることを示している。表４Ａに示されている異なるＲＴＡ条件のこれらのウェーハは、所望のレベルの均一性を満たしているかもしれないが、所望のレベルの堅牢性を満たしていない可能性があることを示している（表４Ａを参照）。繰り返しになるが、表４Ｂの最大／最小比は最悪の場合の均一性を考慮していることに注意すべきである。したがって、切断面に沿った任意の場所（すなわち、測定点）でそのようなウェーハのＢＭＤ層から取得された酸素析出物の密度は、ＢＭＤ層の他の場所から取得された別の密度の２７％以内でなければならない。
表５Ａは、本発明の実施形態によるＣＯＰフリーウェーハのＢＭＤ堅牢性を示している。この表は、７つのＣＯＰフリーウェーハサンプルのセットの堅牢性データをまとめたものである。高温処理には、ウェーハを約１１５０℃で約２分間加熱することが含まれる。可視化処理には、ウェーハを約９５０～１０００℃で約１６時間加熱することが含まれる。低温処理には、ウェーハを約７８０℃で約３時間加熱することが含まれる。一実施形態では、ウェーハは２つの部分に劈開され得る。最初に、高温処理とそれに続く可視化処理がウェーハの第１の部分に行われ、これにより第１の部分の酸素析出物（ＢＭＤ）密度の複数の測定が容易になる。このような測定は、ウェーハの第１の部分の中心から端までの様々なポイントで行われ、平均化される（Ａ）。次に、低温処理がウェーハの第２の部分に行われ、続いて可視化処理が行われ、そして第２の部分のＢＭＤ密度が、再び、ウェーハの第２の部分の中心から端までの様々な点で測定され、平均化される（Ｂ）。これらのサンプルは、比Ａ／Ｂによって表される、本発明のＣＯＰフリーウェーハの堅牢性が０．８２～１．０２の間であること、又はＡがＢの２～１８％以内であることを示している。
表５Ｂは、本発明の実施形態による、ＣＯＰフリーウェーハのＢＭＤ均一性を示している。表５Ａのように、一実施形態では、ウェーハは２つの部分に劈開され得る。高温及び可視化処理が第１の部分に行われ、低温及び可視化処理が第２の部分に行われる。ＢＭＤ密度の複数の測定は、それぞれのＢＭＤ層から、第１及び第２の部分全体にわたって行われ、最大（max）及び最小（min）密度がそこから決定される。この実施形態では、測定は、約５ｍｍ間隔でウェーハの中心から端まで任意の半径方向に行われ（すなわち、３００ｍｍウェーハに対して３０回の測定）、酸素析出物密度を決定し、各測定は、ＢＭＤ層の１ｃｍ３当たりの酸素析出物の数を計算する。均一性は、最大／最小の比として決定される。これらのサンプルは、ＣＯＰフリーウェーハの均一性が１．２４～１．３３の範囲、又は全体で２４％～３３％の均一性であることを示している。ここでも、表５Ｂの最大／最小比は最悪の場合の均一性を考慮していることに注意すべきである。したがって、切断面に沿った任意の場所（すなわち、測定点）でそのようなウェーハのＢＭＤ層から取得された酸素析出物の密度は、ＢＭＤ層の他の場所から取得された別の密度の３３％以内でなければならない。
図１１は、表５Ａ及び５Ｂにまとめられた、本発明の実施形態、実施例５によるＣＯＰフリーウェーハの堅牢性及び均一性の図解である。示されているように、ＣＯＰフリーウェーハのＢＭＤ密度は、高温及び低温の適用を通じてほとんど変化せず、ウェーハの中心から端までの密度レベルは非常に均一であり、検出可能な変動はほとんどない。
表６Ａは、本発明の実施形態によるエピタキシャルウェーハのＢＭＤ堅牢性を示している。この表は、６つのエピタキシャルウェーハサンプルのセットの堅牢性データをまとめたものである。エピタキシャル層を形成するための熱処理は、１、２、又は５分間で約１０５０～１１５０℃の範囲である。これらの加熱時間により、エピタキシャル厚さはそれぞれ２、４、及び１０μｍになる。ここでの可視化処理には、ウェーハを約１０００℃で約１６時間加熱することが含まれる。低温処理には、ウェーハを約７８０℃で約３時間加熱することが含まれる。一実施形態では、ウェーハは２つの部分に劈開され得る。最初に、可視化処理がエピタキシャルウェーハの第１の部分に行われ、これにより第１の部分のＢＭＤ密度の複数の測定が容易になる。このような測定は、ウェーハの第１の部分の中心から端までの様々なポイントで行われ、平均化される（Ａ）。次に、低温処理がウェーハの第２の部分に行われ、続いて上記のように可視化処理が行われ、そして第２の部分のＢＭＤ密度が、再び、ウェーハの第２の部分の中心から端までの様々な点で測定され、平均化される（Ｂ）。これらのサンプルは、比Ａ／Ｂによって表される、本発明の実施形態のエピタキシャルウェーハの堅牢性が０．９２～０．９７の間であること、又はＡがＢの３～８％以内であることを示している。
表６Ｂは、本発明による実施形態によるエピタキシャルウェーハの均一性データをまとめたものである。表６Ａのように、一実施形態では、ウェーハは２つの部分に劈開され得る。可視化処理は第１の部分に対して行われ、低温及び可視化処理は第２の部分に対して行われる。ＢＭＤ密度の複数の測定は、それぞれのＢＭＤ層から、第１及び第２の部分全体にわたって行われ、それらから最大（max）及び最小（min）密度が決定される。この実施形態では、測定は、酸素析出物密度を決定するために、約５ｍｍ間隔でウェーハの中心から端まで任意の半径方向に行われ（すなわち、３００ｍｍウェーハに対して３０回の測定）、各測定は、ＢＭＤ層の１ｃｍ３当たりの酸素析出物の数を計算する。均一性は、最大／最小の比として決定される。これらのサンプルは、エピタキシャルウェーハの均一性が全体で１．２５～１．２６の範囲、又は２５％～２６％の範囲であることを示している。繰り返しになるが、表６Ｂの最大／最小比は最悪の場合の均一性を考慮していることに注意すべきである。したがって、切断面に沿った任意の場所（すなわち、測定点）でそのようなウェーハのＢＭＤ層から取得された酸素析出物の密度は、ＢＭＤ層の他の場所から取得された別の密度の２６％以内でなければならない。ここに示される均一性データは、０．７７～１．３０の所望の範囲内に非常にあり、ＢＭＤ層の任意の１つの場所から取得される酸素析出物の密度が、他の任意の場所から取得される別の密度の３０％以内であることを保証する。
図１２は、表６Ａ及び６Ｂにまとめられた、本発明の実施形態、実施例５によるエピタキシャルウェーハの堅牢性及び均一性の図解である。示されているように、エピタキシャルウェーハのＢＭＤ密度は、高温及び低温の適用を通じてほとんど変化せず、ウェーハの中心から端までの密度のレベルは非常に均一であり、検出可能な変動はほとんどない。
図１３Ａは、本発明の実施形態による、酸素濃度とウェーハのデヌーデッドゾーン（ＤＺ）との間の関係を示している。図１３Ｂは、本発明の実施形態によるウェーハの酸素濃度と平均ＢＭＤ密度との間の関係を示している。図１３Ｂは、高酸素濃度が高温処理と低温処理の両方でより高いＢＭＤ密度を生成するのに役立つことを示している。ただし、図１３Ａは、酸素濃度が高いとおそらく望ましくないＤＺ幅が小さくなるというトレードオフがあることを示している。一般的に、ＤＺ幅は１５μｍ以上が好ましい。図１３Ａは、約１１～９２μｍのＤＺ範囲を示しているが、好ましい範囲は約１５～９０μｍである。
なお、前述の例は、単に説明の目的で提供されたものであり、本発明を限定するものとして解釈されるものではない。本発明は例示的な実施形態を参照して説明されてきたが、本明細書で使用された単語は、限定の単語ではなく、説明及び例示の単語であると理解される。その側面における本発明の範囲及び精神から逸脱することなく、添付の特許請求の範囲内で、現在述べられておりそして補正されたように、変更を加えることができる。本発明は、特定の構造、材料、及び実施形態を参照して本明細書に記載されてきたが、本発明は、本明細書に開示された詳細に限定されることを意図するものではない。むしろ、本発明は、添付の特許請求の範囲内にあるような、すべての機能的に同等の構造、方法、及び使用に及ぶ。
本発明は、上記の実施形態に限定されるものではなく、本発明の範囲から逸脱しない範囲で種々の変形及び変更が可能である。
Ｓ１１ シリコン単結晶インゴットの製造
Ｓ１２ シリコンウェーハの作製
Ｓ１３ シリコンウェーハの熱処理
Ｓ２１ 第１熱処理
Ｓ２２ 第２熱処理
Ｓ２３ 第３熱処理
３０ 待機温度
３２ 昇温
３４ 降温
３６ 昇温
４０２ ウェーハ
４０４ フレンケル対
４０６、４０６ａ、４０６ｂ 空孔
４０８ 格子間Si原子
４１２ ウェーハの上部ゾーン
４１４ ウェーハの下部ゾーン
４２０ ＤＺ（デヌーデッドゾーン）
４４２ 酸素析出核
４４２ａ 小さな核
４７２ エピタキシャル層
５０２ 酸素析出物
５２０ ＤＺ（デヌーデッドゾーン）
７０２ ウェーハ
７０４ ウェーハのＡ部分
７０６ ウェーハのＢ部分
７０８ 低温評価熱処理
７１０ 高温評価熱処理
７１２ ＨＦ処理
７１４ 光散乱トモグラフィー
８００ 低温評価熱処理
８０１ 高温評価熱処理
８０２、８０３ 析出物可視化処理
９０２ 低温評価熱処理
９０６、９０７ 可視化処理

Claims (38)

  1. ＣＺ法により製造されたシリコン単結晶インゴットをスライスして作製されたバルクシリコンウェーハと、
    前記バルクシリコンウェーハの表面に形成されたエピタキシャル層とを備え、
    前記バルクシリコンウェーハは、第２処理からの酸素析出物の第２平均密度に対する可視化処理からの酸素析出物の第１平均密度の比が０．９２～０．９７の範囲内にあるバルク微小欠陥（ＢＭＤ）層を含み、
    前記可視化処理は、ウェーハを９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第２処理は、前記ウェーハを７８０℃のＯ ２ 雰囲気中で３時間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記可視化処理及び／又は前記第２処理後の前記ＢＭＤ層内の酸素析出物の平均密度が４×１０ ８ ／ｃｍ ３ 以上であるシリコンウェーハ。
  2. 前記第１平均密度に対する前記第２平均密度の第２の比が１．０４～１．０９の範囲内にある、請求項１に記載のシリコンウェーハ。
  3. 前記エピタキシャル層が２～１０μｍの範囲内の幅を有する、請求項１に記載のシリコンウェーハ。
  4. 前記ＢＭＤ層と前記エピタキシャル層との間にデヌーデッドゾーンをさらに含む、請求項３に記載のシリコンウェーハ。
  5. 前記エピタキシャル層と前記デヌーデッドゾーンの合計幅が１５～９０μｍの範囲内にある、請求項４に記載のシリコンウェーハ。
  6. 酸素析出物の最小密度に対する酸素析出物の最大密度の比が１．２５～１．３０の範囲内にあり、前記最大密度及び前記最小密度のそれぞれが前記ＢＭＤ層において５ｍｍ間隔で前記ウェーハの中心から端までの任意の半径方向に沿って取得される、請求項１に記載のシリコンウェーハ。
  7. 前記可視化処理は、前記ウェーハの第１の部分を加熱することを含み、前記第２処理は、前記第１の部分と異なる前記ウェーハの第２の部分を加熱することを含む、請求項１に記載のシリコンウェーハ。
  8. 前記可視化処理及び／又は前記第２処理後の前記ＢＭＤ層内の酸素析出物の平均密度が１×１０ １０ ／ｃｍ ３ 以下である、請求項１に記載のシリコンウェーハ。
  9. 前記比が０．９４～０．９７の範囲内にある、請求項１に記載のシリコンウェーハ。
  10. ＣＺ法により製造されたシリコン単結晶インゴットをスライスして作製された、結晶起因パーティクル欠陥が実質的にないシリコンウェーハであって、
    第２処理からの酸素析出物の第２平均密度に対する第１処理からの酸素析出物の第１平均密度の比が０．８２～１．０２の範囲内にあるバルク微小欠陥（ＢＭＤ）層を備え、
    前記第１処理は、前記ウェーハを１１５０℃のＨ ２ 雰囲気中で２分間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第２処理は、前記ウェーハを７８０℃のＯ ２ 雰囲気中で３時間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第１処理及び／又は前記第２処理後の前記ＢＭＤ層の酸素析出物の平均密度が４×１０ ８ ／ｃｍ ３ 以上であるシリコンウェーハ。
  11. 前記第１平均密度に対する前記第２平均密度の第２の比が０．９８～１．２２の範囲内にある、請求項１０に記載のシリコンウェーハ。
  12. 前記ＢＭＤ層と前記ウェーハの表面との間にデヌーデッドゾーンをさらに含む、請求項１０に記載のシリコンウェーハ。
  13. 前記デヌーデッドゾーンが１５～９０μｍの範囲内の幅を有する、請求項１２に記載のシリコンウェーハ。
  14. 酸素析出物の最小密度に対する酸素析出物の最大密度の比が１．２４～１．３３の範囲内にあり、前記最大密度及び前記最小密度のそれぞれが前記ＢＭＤ層において５ｍｍの間隔で前記ウェーハの中心から端まで任意の半径方向に沿って取得される、請求項１０に記載のシリコンウェーハ。
  15. 前記第１処理は、前記ウェーハの第１の部分を加熱することを含み、前記第２処理は、前記第１の部分と異なる前記ウェーハの第２の部分を加熱することを含む、請求項１０に記載のシリコンウェーハ。
  16. 前記第１処理及び／又は前記第２処理後の前記ＢＭＤ層の酸素析出物の平均密度が１×１０ １０ ／ｃｍ ３ 以下である、請求項１０に記載のシリコンウェーハ。
  17. 前記比が０．９５～１．０２の範囲内にある、請求項１０に記載のシリコンウェーハ。
  18. ＣＺ法により製造されたシリコン単結晶インゴットをスライスして作製されたシリコンウェーハであって、
    第２処理からの酸素析出物の第２平均密度に対する第１処理からの酸素析出物の第１平均密度の比が０．７４～０．９５の範囲内にあるバルク微小欠陥（ＢＭＤ）層を備え、
    前記第１処理は、ウェーハを１１５０℃のＨ ２ 雰囲気中で２分間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第２処理は、前記ウェーハを７８０℃のＯ ２ 雰囲気中で３時間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第１処理及び／又は第２処理後の前記ＢＭＤ層内における酸素析出物の平均密度が４×１０ ８ ／ｃｍ ３ 以上であるシリコンウェーハ。
  19. 前記第１平均密度に対する前記第２平均密度の第２の比が１．０６～１．３６の範囲内にある、請求項１８に記載のシリコンウェーハ。
  20. 前記ＢＭＤ層と前記ウェーハの表面との間にデヌーデッドゾーンをさらに含む、請求項１８に記載のシリコンウェーハ。
  21. 前記デヌーデッドゾーンが１５～９０μｍの範囲内の幅を有する、請求項２０に記載のシリコンウェーハ。
  22. 酸素析出物の最小密度に対する酸素析出物の最大密度の比が１．２３～１．３０の範囲内にあり、前記最大密度及び前記最小密度のそれぞれが前記ＢＭＤ層において５ｍｍの間隔で前記ウェーハの中心から端まで任意の半径方向に沿って取得される、請求項１８に記載のシリコンウェーハ。
  23. 前記第１処理は前記ウェーハの第１の部分を加熱することを含み、前記第２処理は前記第１の部分と異なる前記ウェーハの第２の部分を加熱することを含む、請求項１８に記載のシリコンウェーハ。
  24. 前記第１処理及び／又は第２処理後の前記ＢＭＤ層内における酸素析出物の平均密度が１×１０ １０ ／ｃｍ ３ 以下である、請求項１８に記載のシリコンウェーハ。
  25. 前記比が０．８９～０．９５の範囲内にある、請求項１８に記載のシリコンウェーハ。
  26. ＣＺ法により製造されたシリコン単結晶インゴットをスライスして作製されたシリコンウェーハを用意し、
    非酸化性雰囲気を有する炉内で、前記シリコンウェーハを１１００℃～１２００℃の間の第１温度で１～３０秒の間の第１期間加熱し、
    前記シリコンウェーハを８００℃～９７５℃の間の第２温度で２～１０分の間の第２の期間加熱し、
    前記前記シリコンウェーハを１０００℃～１２００℃の間の第３温度で１～１０分の間の第３期間加熱する、シリコンウェーハの製造方法。
  27. 非酸化性雰囲気が、アンモニアを含む不活性ガスで構成される、請求項２６に記載の方法。
  28. 前記シリコンウェーハを１０～５０℃／ｓｅｃの速度で室温から前記第１温度まで加熱する、請求項２６に記載の方法。
  29. 前記シリコンウェーハを２０～１２０℃／ｓｅｃの冷却速度で前記第１温度から前記第２温度まで冷却する、請求項２６に記載の方法。
  30. 前記第２温度での前記シリコンウェーハの加熱は、アンモニアを含まない不活性ガスを使用した非酸化性雰囲気中で行われる、請求項２６に記載の方法。
  31. 前記シリコンウェーハを１０～５０℃／ｓｅｃの速度で前記第２温度から前記第３温度に加熱する、請求項２６に記載の方法。
  32. ＣＺ法により製造されたシリコン単結晶インゴットをスライスして作製された、結晶起因パーティクル欠陥が実質的にないシリコンウェーハであって、
    第２処理からの酸素析出物の第２平均密度に対する第１処理からの酸素析出物の第１平均密度の比が０．８２～１．０２の範囲内にあるバルク微小欠陥（ＢＭＤ）層を備え、
    前記第１処理は、前記ウェーハの第１の部分を１１５０℃のＨ ２ 雰囲気中で２分間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第２処理は、前記ウェーハの第２の部分を７８０℃のＯ ２ 雰囲気中で３時間、次いで９５０～１０００℃のＯ ２ 雰囲気中で１６時間加熱することを含み、
    前記第１処理及び／又は第２処理後の前記ＢＭＤ層内の酸素析出物の平均密度が４×１０ ８ ／ｃｍ ３ 以上であるシリコンウェーハ。
  33. 前記第１平均密度に対する前記第２平均密度の第２の比が０．９８～１．２２の範囲内にある、請求項３２に記載のシリコンウェーハ。
  34. 前記ＢＭＤ層と前記ウェーハの表面との間にデヌーデッドゾーンをさらに備える、請求項３２に記載のシリコンウェーハ。
  35. 前記デヌーデッドゾーンが１５～９０μｍの範囲内の幅を有する、請求項３４に記載のシリコンウェーハ。
  36. 酸素析出物の最小密度に対する酸素析出物の最大密度の比が１．２４～１．３３の範囲内にあり、前記最大密度及び前記最小密度のそれぞれが前記ＢＭＤ層において５ｍｍの間隔で前記ウェーハの中心から端まで任意の半径方向に沿って取得される、請求項３２に記載のシリコンウェーハ。
  37. 前記第１処理及び／又は第２処理後の前記ＢＭＤ層内の酸素析出物の平均密度が１×１０ １０ ／ｃｍ ３ 以下である、請求項３２に記載のシリコンウェーハ。
  38. 前記比が０．９５～１．０２の範囲内にある、請求項３２に記載のシリコンウェーハ。
JP2021066384A 2020-04-09 2021-04-09 シリコンウェーハ及びその製造方法 Active JP7342909B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020070451 2020-04-09
JP2020070451 2020-04-09

Publications (2)

Publication Number Publication Date
JP2021168382A JP2021168382A (ja) 2021-10-21
JP7342909B2 true JP7342909B2 (ja) 2023-09-12

Family

ID=77851752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021066384A Active JP7342909B2 (ja) 2020-04-09 2021-04-09 シリコンウェーハ及びその製造方法

Country Status (6)

Country Link
US (2) US11695048B2 (ja)
JP (1) JP7342909B2 (ja)
KR (1) KR102478531B1 (ja)
CN (1) CN113517191A (ja)
DE (1) DE102021203525A1 (ja)
TW (1) TWI786591B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695048B2 (en) * 2020-04-09 2023-07-04 Sumco Corporation Silicon wafer and manufacturing method of the same
JP2024008390A (ja) * 2022-07-08 2024-01-19 株式会社Sumco シリコンウェーハ及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297839A (ja) 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2005086195A (ja) 2003-09-05 2005-03-31 Hynix Semiconductor Inc シリコンウェーハ及びその製造方法
JP2006040980A (ja) 2004-07-22 2006-02-09 Sumco Corp シリコンウェーハおよびその製造方法
JP2008133171A (ja) 2006-10-04 2008-06-12 Siltronic Ag シリコンウェハおよびその作製方法
WO2009151077A1 (ja) 2008-06-10 2009-12-17 株式会社Sumco シリコン単結晶ウェーハの製造方法およびシリコン単結晶ウェーハ
JP2013163598A (ja) 2012-01-10 2013-08-22 Globalwafers Japan Co Ltd シリコンウェーハの製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139730B1 (ko) * 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US6503594B2 (en) 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
US6336968B1 (en) 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
EP1087041B1 (en) * 1999-03-16 2009-01-07 Shin-Etsu Handotai Co., Ltd Production method for silicon wafer and silicon wafer
KR20020002514A (ko) * 2000-06-30 2002-01-10 박종섭 실리콘 웨이퍼 제조방법
JP4106862B2 (ja) * 2000-10-25 2008-06-25 信越半導体株式会社 シリコンウェーハの製造方法
JP2004006615A (ja) * 2002-04-26 2004-01-08 Sumitomo Mitsubishi Silicon Corp 高抵抗シリコンウエーハ及びその製造方法
JP2005203575A (ja) * 2004-01-15 2005-07-28 Sumitomo Mitsubishi Silicon Corp シリコンウェーハおよびその製造方法
US20050203575A1 (en) * 2004-03-15 2005-09-15 Unilever Home & Personal Care Usa, Division Of Conopco, Inc. Skin microactivation system and method
JP2006261632A (ja) * 2005-02-18 2006-09-28 Sumco Corp シリコンウェーハの熱処理方法
JP2007305968A (ja) * 2006-04-14 2007-11-22 Covalent Materials Corp シリコンウェハ、その製造方法および半導体装置用シリコンウェハ
DE102006034786B4 (de) * 2006-07-27 2011-01-20 Siltronic Ag Monokristalline Halbleiterscheibe mit defektreduzierten Bereichen und Verfahren zur Ausheilung GOI-relevanter Defekte in einer monokristallinen Halbleiterscheibe
KR101313326B1 (ko) * 2006-12-29 2013-09-27 에스케이하이닉스 주식회사 후속 열처리에 의해 산소 침전물로 되는 유핵의 분포가제어된 실리콘 웨이퍼 및 그 제조방법
KR101043011B1 (ko) 2007-05-02 2011-06-21 실트로닉 아게 실리콘 웨이퍼 및 그 제조방법
JP5217245B2 (ja) * 2007-05-23 2013-06-19 株式会社Ｓｕｍｃｏ シリコン単結晶ウェーハ及びその製造方法
JP5561918B2 (ja) * 2008-07-31 2014-07-30 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの製造方法
JP2010114211A (ja) * 2008-11-05 2010-05-20 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウェーハの製造方法
KR101089994B1 (ko) * 2009-05-26 2011-12-05 주식회사 엘지실트론 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
JP5641533B2 (ja) 2010-06-29 2014-12-17 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
DE102010034002B4 (de) * 2010-08-11 2013-02-21 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
US9123671B2 (en) * 2010-12-30 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon wafer strength enhancement
CN103144024B (zh) * 2011-12-06 2015-08-12 有研半导体材料有限公司 使用高温热处理的300mm硅抛光片制造工艺
JP5984448B2 (ja) * 2012-03-26 2016-09-06 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
US20150243494A1 (en) * 2014-02-25 2015-08-27 Texas Instruments Incorporated Mechanically robust silicon substrate having group iiia-n epitaxial layer thereon
JP6810591B2 (ja) 2016-12-12 2021-01-06 株式会社Ｓｃｒｅｅｎホールディングス シリコン基板の熱処理方法
US10453703B2 (en) * 2016-12-28 2019-10-22 Sunedison Semiconductor Limited (Uen201334164H) Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield
JP2020070451A (ja) 2018-10-29 2020-05-07 トヨタ自動車株式会社 金属造形方法
US11695048B2 (en) * 2020-04-09 2023-07-04 Sumco Corporation Silicon wafer and manufacturing method of the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297839A (ja) 2002-04-03 2003-10-17 Sumitomo Mitsubishi Silicon Corp シリコンウエーハの熱処理方法
JP2005086195A (ja) 2003-09-05 2005-03-31 Hynix Semiconductor Inc シリコンウェーハ及びその製造方法
JP2006040980A (ja) 2004-07-22 2006-02-09 Sumco Corp シリコンウェーハおよびその製造方法
JP2008133171A (ja) 2006-10-04 2008-06-12 Siltronic Ag シリコンウェハおよびその作製方法
WO2009151077A1 (ja) 2008-06-10 2009-12-17 株式会社Sumco シリコン単結晶ウェーハの製造方法およびシリコン単結晶ウェーハ
JP2013163598A (ja) 2012-01-10 2013-08-22 Globalwafers Japan Co Ltd シリコンウェーハの製造方法

Also Published As

Publication number Publication date
KR102478531B1 (ko) 2022-12-15
KR20210125942A (ko) 2021-10-19
TW202139266A (zh) 2021-10-16
CN113517191A (zh) 2021-10-19
DE102021203525A1 (de) 2021-10-14
JP2021168382A (ja) 2021-10-21
TWI786591B (zh) 2022-12-11
US20210320177A1 (en) 2021-10-14
US20230307505A1 (en) 2023-09-28
US11695048B2 (en) 2023-07-04

Similar Documents

Publication Publication Date Title
KR100829767B1 (ko) 고저항 실리콘 웨이퍼 및 이의 제조방법
JP5239155B2 (ja) シリコンウエーハの製造方法
JP3800006B2 (ja) シリコン単結晶ウエーハの製造方法及びシリコン単結晶ウエーハ
KR100573473B1 (ko) 실리콘 웨이퍼 및 그 제조방법
JP4670224B2 (ja) シリコンウェーハの製造方法
US20230307505A1 (en) Silicon wafer and manufacturing method of the same
JP6044660B2 (ja) シリコンウェーハの製造方法
JP2006261632A (ja) シリコンウェーハの熱処理方法
JP5217245B2 (ja) シリコン単結晶ウェーハ及びその製造方法
KR20140001815A (ko) 실리콘 기판의 제조 방법 및 실리콘 기판
KR101703696B1 (ko) 실리콘 기판의 제조방법 및 실리콘 기판
JP2007235153A (ja) 高抵抗シリコンウエーハ及びその製造方法
JP4549589B2 (ja) シリコン半導体基板およびその製造方法
JP2010003922A (ja) シリコンウェーハの製造方法
JP4715402B2 (ja) 単結晶シリコンウェーハの製造方法、単結晶シリコンウェーハ及びウェーハ検査方法
JP4385539B2 (ja) シリコン単結晶ウェーハの熱処理方法
WO2024009659A1 (ja) シリコンウェーハ及びその製造方法
JP2016195211A (ja) シリコンウェーハの製造方法
JP3726622B2 (ja) 半導体シリコンウエーハの製造方法
JP2019192831A (ja) シリコンウェーハの熱処理方法
JP2018046107A (ja) シリコンウェーハの熱処理方法及びシリコンウェーハの製造方法
JP2009158891A (ja) アニールシリコンウエハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230814

R150 Certificate of patent or registration of utility model

Ref document number: 7342909

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150