KR100741540B1 - 에피텍셜 성장용 실리콘 웨이퍼와 에피텍셜 웨이퍼, 및 그제조방법 - Google Patents

에피텍셜 성장용 실리콘 웨이퍼와 에피텍셜 웨이퍼, 및 그제조방법 Download PDF

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Abstract

본 발명에 의하면, 에피텍셜층이 성장되는 표면에 보이드 결함이 노출되지 않는 에피텍셜 성장용 실리콘 웨이퍼, 및 실리콘 웨이퍼 표면에 노출된 보이드 결함수, 및/또는 실리콘 웨이퍼 표면에서부터 적어도 10nm까지의 깊이의 보이드 결함갯수를 측정하고, 이러한 보이드 결함 갯수가 소정치 이하인 웨이퍼를 선택하여, 상기 선택된 웨이퍼의 표면에 에피텍셜층 성장을 행하는 에피텍셜 웨이퍼의 제조방법, 및 표면에 노출된 보이드 결함 및/또는 표면으로부터 적어도 10nm까지의 깊이에 보이드 결함을 갖는 실리콘 웨이퍼에 열처리를 행하여, 상기 보이드 결함을 소멸 및/또는 SF 발생원으로 되지 않는 형태로 한 후에 상기 웨이퍼의 표면에 에피텍셜층의 성장을 행하는 에피텍셜 웨이퍼의 제조방법이 제공된다. 이에 의하여, SF 발생이 저감된 에피텍셜 성장용 실리콘 웨이퍼와 에피텍셜 웨이퍼, 및 그 제조방법이 제공된다.
실리콘 웨이퍼, 보이드 결함, 에피텍셜 성장, SF

Description

에피텍셜 성장용 실리콘 웨이퍼와 에피텍셜 웨이퍼, 및 그 제조방법{SILICON WAFER FOR EPITAXIAL WAFER, EPITAXIAL WAFER, AND METHOD OF MANUFACTURE THEREOF}
본 발명은 에피텍셜층중에 존재하는 결정결함이 종래보다도 적은 에피텍셜 웨이퍼용 기판과 에피텍셜 웨이퍼, 및 그 제조방법에 관한 것이다.
근래 반도체소자의 고집적화에 수반하여, 반도체중의 결정결함, 특히, 표면 및 표면근방의 결정결함 저감이 중요해지고 있다. 따라서 결정성이 우수한 에피텍셜층(이하, 단순히 에피층이라 부르기로 한다)을 갖는 에피텍셜 웨이퍼 수요가 해마다 높아가고 있다.
그런데 에피텍셜 웨이퍼라고 하더라도 각종 결정결함이 존재하고, 이는 디바이스에 악영향을 미치고 수율을 저하시키기 때문에 이를 저감시킬 필요가 있다. 다결정화된 에피텍셜층중의 결정결함은, 에피텍셜층을 형성하는 에피텍셜 성장용 실리콘 웨이퍼(이하, 단순히 기판이라 부르기로 한다)의 표면에 부착된 파-티클(particle)로부터 발생하는 것이라는 보고가 있다(예컨데, 이와부치외 제45회 응용물리학관계연합강연회 (1998 춘계) 28a-PB-1). 다시 말하면, 에피텍셜층의 일부가 다결정으로 되지 않기 위해서는 기판상의 파-티클을 제거시킨 후 에피텍셜 성장(이하, 단순히 에피 성장이라 부르기로 한다)을 행하게 된다.
또한, 기판표면에 노출된 보이드형 결함(이하, 단순히 보이드라 부르기로 한다)은 주로 실리콘 단결정 육성시에 도입된 그로운-인(Grown-in) 결함중의 공공 클라스터(cluster)가 웨이퍼 표면에 노출된 것으로 있지만, 종래부터 이 보이드는 에피성장후에 얕은 핏트(pit)가 될 수 있어도 결정결함으로는 되지 않는 것으로 생각되어 졌다(키무라외 일본결정성장학회지 24, (1997) 444). 그리하여 현재까지 에피 적층결함(이후, SF라 한다)이라고 불리워지는 에피텍셜층중의 결함발생 원인이 밝혀지지 않았으며, 그 저감방법도 명확하지 않다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, SF발생이 저감된 에피텍셜 성장용 실리콘 웨이퍼와 에피텍셜 웨이퍼, 및 그 제조방법을 제공함을 그 목적으로 한다.
상기 과제를 달성하기 위한 본 발명은, 에피텍셜 성장용 실리콘 웨이퍼로서, 적어도 에피텍셜층이 성장되는 표면에 보이드형 결함이 노출되지 않는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼에 관한 것이다.
이와 같이, 적어도 에피텍셜층이 성장되는 표면에 보이드형 결함이 노출되지 않는 에피텍셜 성장용 실리콘 웨이퍼는 에피텍셜 성장시에 SF의 발생을 방지할 수 있다. 이는 SF가 보이드형 결함으로부터 발생하는 것이 밝혀졌기 때문에 이러한 보이드형 결함이 없는 웨이퍼를 에피텍셜 기판에 이용하면 에피층의 SF 발생을 방지할 수 있기 때문이다.
또한, 통상의 에피텍셜 공정에서는 에피텍셜층이 성장되는 직전에 수소 소부(bake)를 행하고, 어느 정도 기판표면을 에칭처리한다. 따라서, 본 발명에서의 「에피텍셜층이 성장되는 표면」이라는 것은 실질적으로는 이러한 수소소부이후, 에피텍셜층이 성장되는 직전의 기판표면(에피텍셜층과 기판과의 경계면)을 의미한다.
이 경우, 상기 보이드형 결함이 에피텍셜층이 성장되는 계면으로 부터 적어도 10nm까지의 깊이에는 존재하지 않는 것이 바람직하다.
이는, 에피층이 성장되는 직전의 표면에 보이드형 결함이 노출되어 있지 않더라도 그 표면으로부터 10nm까지의 깊이에 보이드형 결함이 존재하는 경우에 SF가 형성될 우려가 있기 때문이다.
또한, 상기 에피텍셜 성장용 실리콘 웨이퍼에 질소가 도-프(doped)되어 있는 것이 바람직하다.
이는, 질소가 도-프된 기판을 이용하면 질소 효과에 의하여 고온의 에피텍셜 성장을 행하더라도 기판 벌크부의 산소석출핵이 소멸되지 않아서, 그 후 디바이스 프로세스에 있어서 겟-터링 사이트가 형성되고 고성능의 에피텍셜 웨이퍼가 얻어질 수 있기 때문이다.
그리고, 상기 본 발명의 에피텍셜 성장용 실리콘 웨이퍼의 표면상에 에피텍셜층이 형성되어 있는 것을 특징으로 하는 에피텍셜 웨이퍼라면, 에피텍셜층에 SF가 전혀 없거나, 또는 종래에 비하여 극히 저감된 고품질의 에피텍셜 웨이퍼가 된다.
또한, 본 발명은 실리콘 웨이퍼의 표면에 노출된 보이드형 결함의 갯수, 및/ 또는 실리콘 웨이퍼의 표면으로부터 적어도 10nm까지의 깊이에 존재하는 보아드형 결함 갯수를 측정하고, 이러한 보이드형 결함 갯수가 소정치 이하인 실리콘 웨이퍼를 선택하고, 상기 선택된 실리콘 웨이퍼의 표면에 에피텍셜층 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법에 관한 것이다.
본 발명은, 예컨데 동일제품 롯-트의 웨이퍼로부터 1장 또는 복수장의 웨이퍼를 뽑아내고, 그 웨이퍼의 표면에 노출된 보이드형 결함의 갯수, 및/또는 그 웨이퍼의 표면으로부터 적어도 10nm까지의 깊이에 존재하는 보이드형 결함갯수를 측정하고, 이러한 보이드형 결함이 소정치이하, 요컨데 수요가로부터 요구되는 에피텍셜 웨이퍼 사양(SF수의 상한치)에서 허용되는 보이드형 결함수를 미리 설정하여 두고, 이를 만족하는 웨이퍼를 선택하여 에피텍셜층 성장을 행함을 특징으로 하는 에피텍셜 웨이퍼의 제조방법에 관한 것이다. 이렇게 하면, 에피텍셜 웨이퍼의 제조에 있어서, 불량 웨이퍼를 저감할 수 있음과 아울러, 수요가의 사양에 부응하는 에피텍셜 웨이퍼용에 적합한 실리콘 단결정 웨이퍼의 제조조건에 피드-벡(feed back)할 수 있다.
또한, 본 발명은 표면에 노출된 보이드형 결함 및/또는 표면으로부터 적어도 10nm까지의 깊이에 보이드형 결함을 갖는 실리콘 웨이퍼에 열처리를 행함에 의하여 상기 보이드형 결함을 소멸 및/또는 SF발생원으로 되지 않는 형태로 한 후에, 상기 실리콘 웨이퍼의 표면에 에피텍셜층 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법에 관한 것이다.
이에 의하여, 표면 및 표면근방에 보이드형 결함이 있고, 에피텍셜 성장을 행하면 SF가 발생되어 버리는 웨이퍼에 있어서도, 에피텍셜 성장전에 열처리를 행함으로써 표면 및 표면근방의 보이드를 소멸 또는 SF가 발생되지 않는 형태로 변화시킨 후, 에피텍셜층을 형성하면 고품질의 에피텍셜 웨이퍼를 얻을 수 있다. 이렇게 하면, 실리콘 단결정 제조조건에 관계없이 에피텍셜 성장시에 SF 발생이 없는 에피텍셜 웨이퍼를 얻을 수 있다.
이 경우, 상기 열처리를 함에 있어 비산화성분위하에서 1100~1300℃의 온도로 열처리를 가한후에 700℃미만으로 냉각하지 않고 연속하여 산화성분위기하에서 700~1300℃의 온도로 열처리를 가함이 바람직하다.
이러한 열처리조건으로서는 초기 비산화성분위기에서의 열처리에 의해 웨이퍼 표면의 자연산화막과 표면근방의 보이드의 내벽산화막을 바깥쪽으로 확산시킬 수 있어 그 후 산화성분위기에서의 열처리에 있어서 격자간 실리콘을 효율적으로 주입하여 표면근방의 보이드를 소멸시킬 수 있다. 표면에 노출되어 있는 보이드에 대해서는 산화막의 형성에 의해 개구형상((開口形狀)을 매끄럽게 할 수 있고, 그 후 에피텍셜 성장에 있어서 SF 발생원이 되는 것을 방지할 수 있다.
또한, 초기 열처리후에 700℃미만으로 온도를 내리지 않으므로, 보이드 격자간 실리콘 주입의 장애가 되는 내벽산화막의 재성장을 방지할 수 있다.
또한, 에피텍셜공정의 에피텍셜층 성장전 수소 소부후에 상기 열처리를 불활성가스를 도입하여 행할 수도 있다.
이렇게 하면, 에피텍셜 성장장치를 이용하여 동일한 에피텍셜 공정중에 열처리를 조합하여 들일 수 있기 때문에 매우 효율적이다.
더욱이, 상기 실리콘 웨이퍼로서 질소 도-프된 실리콘 웨이퍼를 이용함이 바람직하다.
이와 같이, 질소 도-프된 웨이퍼를 이용하면, 질소의 효과에 의해 높은 겟-터링 효과를 얻을 수 있다.
상기 설명한 바와 같이, 본 발명에서는 SF 발생이 저감된 에피텍셜 웨이퍼를 제조하는 것이 가능하게 되고, 디바이스 수율이 대폭 향상된다.
도 1은 단면TEM관찰 형태를 나타낸 도면이며, (a)는 현미경 관찰도면이고, (b)는 현미경 관찰도면에 기초하여 결함을 모식적으로 나타낸 도면이다.
도 2는 질소가 도-프되지 않은 웨이퍼에 대한 단면TEM관찰 결과를 나타낸 확대도이며, (a)는 현미경 관찰도면이며, (b)는 현미경 관찰도면을 모시적으로 나타낸 도면이다.
도 3은 질소가 도-프되지 않은 웨이퍼에 대한 단면TEM관찰의 다른 결과를 나타낸 확대도이며, (a)는 현미경 관찰도면이며, (b)는 현미경 관찰도면를 모식적으로 나타낸 도면이다.
도 4는 질소가 도-프되지 않은 웨이퍼에 대한 단면TEM관찰의 또다른 결과를 나타낸 확대도이며, (a)는 현미경 관찰도면이고, (b)는 현미경 관찰도면을 모식적으로 나타낸 도면이다.
도 5는 질소 도-프된 웨이퍼에 대한 단면TEM관찰 결과를 나타낸 확대도이다.
도 6은 질소 도-프된 웨이퍼에 대한 단면TEM관찰의 다른 결과를 나타낸 확대 도이다.
도 7은 질소 도-프된 웨이퍼에 대한 단면TEM관찰의 또다른 결과를 나타낸 확대도이다.
도 8(a)~(d)는 질소 도-프된 웨이퍼에 있어서 SF가 형성되는 상태를 나타낸 설명도이다.
도 9(a)~(d)는 질소가 도-프되지 않은 웨이퍼에 있어서 SF가 형성되는 상태를 나타낸 설명도이다.
이하, 본 발명의 실시형태를 상세하게 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
본 발명자들은 에피텍셜층에 발생되는 SF의 발생원인을 알 수 있도록 하기와 같은 실험을 행하여 본 발명을 완성하였다.
(실험 1)
질소가 도-프되지 않은 웨이퍼를 에피텍셜용 기판으로 이용한 경우, 통상의인상속도(약 1mm/min)로 육성된 직경 8인치의 CZ 실리콘 단결정 웨이퍼(결정축방위 <100>, p형, 10Ωcm, 산소농도 14.7ppm(JEIDA 규격))에 약 4㎛의 에피텍셜층이 형성된 에피텍셜 웨이퍼 4장을 제조하고, 이 웨이퍼에 선택적으로 에칭을 행하고, 레이저광이 사용되는 표면검사장치(Tencor사제품, Surf Scan 6200)을 이용하여 검출된 에피텍셜 표면의 LPD(Light Point Defect)를 광학현미경으로 관찰했는데, 에피텍셜층 표면의 SF는 평균 약 2개/8인치웨이퍼 존재하였다.
이러한 에피텍셜층 표면의 SF에 대하여 도 1(a)(b)에 나타낸 바와 같이 <110>방향을 따라 단면TEM(투과형 전자현미경) 관찰을 행하였다. 여기에서, 도 1(a)는 현미경 관찰도면이고, 도 1(b)는 현미경 관찰도면을 기초로 결함을 모식적으로 나타낸 도면이다. 그리고 웨이퍼에 존재하는 SF중 3개에 대하여 도 1(a)의 타원으로 둘러쌓인 부분을 확대하여 관찰한 결과를 도 2(a)(b) ~ 도 4(a)(b)에 나타내었다. 도 1과 같이 도 2(a) ~ 도 4(a) 각각은 현미경 관찰도면이고, 도 2(b) ~ 도 4(b)는 현미경 관찰도면을 모식적으로 나타낸 도면이다. 어느 경우라도 SF의 정점(頂點) 아래에 결정결함이 존재하여 있는 것으로 판단된다. EDX분석(Energy Dispersive X-ray spectroscopy) 결과 이것은 전체적으로 내벽산화막을 갖는 8면체 보이드로 존재하는 것을 알았다. 또한, 팔면체 보이드로부터 높이방향으로 10nm정도, 횡방향으로 20~40nm정도 이격된 위치를 정점으로 하여 SF가 발생되고 있는 것도 알았다.
(실험 2) 질소 도-프된 웨이퍼를 기판으로 이용한 경우
질소가 고농도(3 ×1014개/cm3)로 도-프되어 있는 것을 제외하고는 실험 1과 동일한 기판을 이용하여 에피텍셜 웨이퍼를 제작하고, SF에 관해서도 실험 1과 동일한 조사를 행하였다.
그 결과, 에피텍셜층 표면의 SF는 어느 것이라도 수개/8인치 웨이퍼 정도로 존재하였다. 그 가운데, 실험 1과 같이 3개의 SF에 대하여 <110>방향을 따라 단면TEM 관찰을 행한 결과를 도 5~ 도 7에 나타내었다. 이 단면TEM 관찰에 의하면, 질소가 도-프되지 않은 경우와 유사하게 SF의 직하에, SF의 정점으로부터 10~40nm정도 이격된 위치에 질소 도-프된 특유의 봉상, 판상의 보이드가 관찰되는 것을 알았다.
실험 1 및 실험 2의 결과를 고려하면, 에피텍셜층의 SF 발생에는, 종래의 설명과는 다르게, 웨이퍼의 표면근방의 보이드형 결함이 관여되고 있음이 명백하다. 즉, SF 발생을 저감함에는 웨이퍼의 표면근방에 보이드가 존재하지 않아야 된다는 것이 밝혀졌다.
참고로, 보이드형 결함으로부터 SF가 발생하는 메카니즘은 다음과 같이 생각되어 진다.
질소 도-프된 경우, 보이드는 봉상·판상이며, 그리고 판상의 절단된 선단부가 20nm ×150nm정도 되므로(도 8(a)), 에피전 수소소부 직후에 에칭에 의하여 보이드가 표면으로 노출되어 핏-트가 형성되는 확율이 비교적 높다(도 8(b)). 이 상태에서 에피성장을 행하면, 핏-트 단부로부터 에피성장에 의해 핏-트가 막히게 된다.(도 8(c)). 그때 부정합이 야기되고, 그 후 에피성장은 SF로 되어 버리는 것으로 생각된다(도 8(d)).
한편, 질소가 도-프되지 않는 경우, 웨이퍼 표면에 개구부가 비교적 크게 노출된 보이드형 결함(도 9(a))이라면 에피텍셜공정에서 에피층 성장전의 수소소부에 의해 그 형상이 환형을 띤 폭이 넓고 얇은 깊이의 핏-트가 되기 때문에(도 9(b)),등방성이 강한 조건하(예컨데, SiH2Cl2를 원료로 하는 감압에피성장)에서는 COP는 소실되기 어렵지만, 이방성이 강한 조건하의 성장(예컨데, SiHCl3를 원료로 하는 상압 에피성장)에 의해 0.4㎛ 정도의 에피층을 형성하면 COP가 소실된다(도 9(c))는 것이 알려져 있다(키무라, 일본결정성장학회 24, (1997) 444).
그러나, 질소가 도-프되지 않은 웨이퍼중에 존재하는 팔면체 보이드의 경우에는 깊이에 따라 절단된 선단부의 크기가 변화하기 때문에 그 절단된 선단부가 봉상·판상 보이드와 동일한 정도의 크기로 존재하는 호로병상의 핏-트가 에피전 수소소부 직후에 형성된 경우, 이로부터 SF가 발생된다고 생각된다(도 9(d)).
또한, 질소 도-프, 도-프되지 않은 보이드형 결함중 어느 것에서도 발생된 SF의 정점은 보이드 결함으로 부터 적어도 10nm 떨어져 있다. 따라서, SF 발생을 확실히 방지하기 위해서는 에피텍셜층을 성장하는 직전의 표면에서 부터 적어도 10nm의 깊이까지 보이드형 결함이 존재하지 않는 것이 바람직하다고 생각된다.
이상 본 발명자들의 연구에 의해, 에피텍셜층의 SF 발생에는 에피텍셜 성장용 웨이퍼의 표면근방에 존재하는 보이드형 결함이 관련되어 있는 것이 밝혀 졌다. 따라서, SF 발생을 방지하기 위해서는 에피텍셜 성장용 웨이퍼의 표면근방에 보이드형 결함이 존재하지 않으면 된다.
덧붙여, 본 발명에서 말하는 「보이드형 결함이 노출되지 않는」 또는 「보이드형 결함이 존재하지 않는」이란 에피텍셜 성장시에 SF 발생원이 되는 보이드형 결함이 노출 또는 존재하지 않는 것을 의미한다.
따라서, 어떤 특정 제조조건에서 제작된 에피텍셜 성장용 웨이퍼의 표면근방에 그와 같은 SF 발생원이 되는 보이드형 결함이 존재하는지 아닌지에 대해서는, 그 제조조건과 동일한 제조조건에서 제작된 그밖의 웨이퍼에 에피텍셜층을 성장시키고, 그 표면에 관찰되는 LPD를 광학현미경과 전자현미경등으로 실체적으로 관찰하는 등의 방법에 의해 판단될 수 있다.
실제 SF가 없는 에피텍셜 웨이퍼를 제조하기 위해서 이하의 2가지 방법이 생각될 수 있다.
하나는, 종래 에피텍셜 성장용 웨이퍼로서 이용되고 있지 않는, 웨이퍼 전체에 보이드형 결함이 원래 존재하지 않는 무결함 웨이퍼를 에피텍셜 성장용 웨이퍼로 이용하고, 그 웨이퍼의 표면에 에피텍셜층을 성장시키는 방법이 있다. 이와 같은 무결함 웨이퍼에는 예컨데, FZ 웨이퍼를 이용할 수가 있다. 또한 CZ 웨이퍼에 서도 결정인상시 조건을 제어함에 의해 무결함 웨이퍼를 얻을 수 있고, 이것을 적용할 수 있다. 다른 하나의 방법으로는 통상의 조건으로 제조된 웨이퍼 표면 및 벌크(bulk)부에 보이드형 결함이 존재하는 CZ 웨이퍼를 이용하고, 이에 대하여 열처리를 가함으로써 보이드형 결함을 소멸시키든지, 또는 보이드형 결함을 SF 발생원이 되지 않는 형태로 한후에 에피텍셜 성장을 행하는 방법이 있다.
본 발명은 이상의 사상에 기초하여 제조건을 조사하여 완성된 것이다.
이하, 본 발명의 실시 플로의 일예가 제시되어 있지만, 본 발명은 이에 한정되는 것은 아니다.
본 발명의 에피텍셜 실리콘 웨이퍼를 제조하기 위해서는 에피텍셜 성장용 실리콘 웨이퍼로서 웨이퍼 전체에 보이드형 결함이 존재하지 않는 웨이퍼, 혹은 적어도 에피텍셜층이 성장되는 표면에 보이드형 결함이 노출되지 않는 웨이퍼를 제작한다.
여기에서, 웨이퍼 전체에 보이드가 존재하지 않는 웨이퍼로서는, FZ웨이퍼와, CZ 결정인상시 V/G(V: 인상속도, G: 고액 결정계면에서의 온도구배)를 제어하여 공공 클라스터(cluster)와 전위 클라스터가 배제된 조건에서 결정을 인상하는 방법에 의해 얻어지는 무결함 CZ 웨이퍼(Grown-in 결함이 없는 웨이퍼)가 있다.
이와 같은 FZ 웨이퍼는 주로 디스크릿-디바이스용으로도 이용되고, 본원이 대상으로 하고 있는 소위 집적회로 형성용으로 에피텍셜 성장용 기판으로 이용되는 것은 종래 없었든 것이다. 또한, 상기 무결함 CZ 웨이퍼에 대해서도 저비용으로 에피텍셜 웨이퍼 만큼의 특성을 얻을 수 있는 기판으로 개발된 것이기 때문에 이 웨이퍼에 추가로 에피텍셜층을 형성하여 이용하는 이러한 사상은 종래 전혀 없었던 것이다.
그러나, 이러한 웨이퍼를 에피텍셜 성장용 실리콘 웨이퍼로 이용함으로써 SF 발생을 방지할 수 있다.
또한, CZ 웨이퍼에 대해서는, 그 결정인상조건과 질소 도-프 유무에 의해 보이드의 형태(크기와 형상)이 변화하므로 특정 제조조건에서 제작된 웨이퍼로부터 1장 또는 복수장의 웨이퍼를 뽑아내고, 그 웨이퍼 표면에 노출된 보이드형 결함의 갯수, 및/또는 그 웨이퍼 표면에서부터 적어도 10nm까지의 깊이에 존재하는 보이드 형 결함의 갯수를 측정하여, 이러한 보이드형 결함이 소정치 이하, 즉, 수요가로부터 요구되는 에피텍셜 웨이퍼의 사양(SF의 상한치)으로부터 허용되는 보이드형 결함수를 사전에 설정하여 두고, 이를 만족하는 경우에 그 제조조건에서 제작된 웨이퍼를 에피텍셜층 성장용으로 이용한다면 불량 웨이퍼를 저감시킬 수 있다. 또한, 제조조건(단결정의 인상조건)과 에피텍셜층에 발생하는 SF와의 관계가 구해져서, 에피텍셜 웨이퍼용으로 적합한 실리콘 단결정 웨이퍼의 제조조건에 피드-벡 할 수 있다.
웨이퍼 표면에 노출된 보이드형 결함에 대해서는 상술한 레이저광을 이용한 표면검사장치에 의하면 현상 0.08~0.1㎛ 정도의 크기까지 측정 가능하다. 표면에서 부터 10nm까지의 깊이에 존재하는 보이드형 결함에 대해서는 측정대상 웨이퍼의 열산화에 의하여 20nm정도의 산화막을 형성한후 에칭으로 산화막을 제거시켜 측정하면 된다.
한편, 상기와 같은 CZ 단결정의 제조조건을 한정하지 않고, 통상의 CZ 인상속도(약 1mm/min정도)에서 육성된 CZ 단결정으로부터 제작된 웨이퍼는, 많거나 적나 반드시 그 표면 및 벌크부에는 보이드가 존재하고 있다. 그러나, 이러한 보이드형 결함을 갖는 웨이퍼에 있어서도 웨이퍼에 열처리를 가함으로써 적어도 에피텍셜층 성장 직전의 표면에 보이드가 노출되지 않은 웨이퍼, 또는 보이드가 그 표면에서 부터 적어도 깊이 10nm까지의 사이에는 존재하지 않은 웨이퍼로 할 수 있다.
이러한 열처리 조건을 설정함에는, 웨이퍼 표면에 노출되어 있는 보이드(핏-트)에 대해서는, 열처리후에 에피텍셜층을 형성할 때 그 노출형상이 SF 발생원이 되지 않는 정도의 완만한 형상의 핏-트가 되면 되기 때문에 핏-트 형상과 SF 발생관계를 실험적으로 구함으로써 열처리 조건을 설정할 수 있다.
또한, 웨이퍼 표면에 노출되어 있지 않은 보이드형 결함을 소멸시키는 것이 가능한 적절한 열처리는, 웨이퍼중에 존재하는 보이드의 형상과 크기에 의존한다. 따라서, 열처리가 가해지는 웨이퍼의 제조조건(단결정 인상조건등)을 고려하여 적절한 열처리 조건을 실험적으로 구하면 좋다. 이러한 열처리를 행하는 열처리로로는, 특히 한정되지 않지만, 히트가열식 배치로와 램프가열식 RTA(Rapid Thermal Anneal)로등을 들 수 있다. 또한, 에피텍셜 성장장치를 이용하여 에피텍셜 공정에 조합하여 들일 수도 있다.
구체적인 열처리로서는, 통상, 열처리되는 웨이퍼의 표면에는 자연산화막이 형성되어 있으므로 우선 첫번째 열처리로서 비산화성분위기, 바람직하게는 수소를 함유하는 분위기에서 1100~1300℃로 가열함에 의해 표면의 자연산화막을 제거함과 동시에 보이드형 결함의 내부산화막을 바깥쪽으로의 확산에 의해 제거한다. 1100℃미만에서는 표면의 자연산화막 제거와 내벽산화막의 바깥쪽으로의 확산이 불충분하게 되기 쉽다. 표면의 자연산화막의 제거는 단시간에 행하여지므로 그 직후에 아르곤등 기판에 에칭작용이 없는 가스로 전환하여 내벽산화막의 바깥쪽으로의 확산을 계속함이 좋다. 이에 의하여, 표면에 노출된 보이드(핏-트)는 표면의 실리콘원자의 마이그레이션(migration)에 의해 매끄럽게 되고, 내부의 보이드는 내벽산화막이 제거되고, 격자간 실리콘을 수용하기 쉬워지게 된다.
다음으로, 두번째 열처리로서 산화성 분위기에서 700~1300℃의 온도로 열처리를 가한다. 이에 의하여 표면에 열산화막이 형성되므로 표면의 핏-트형상은 더더욱 매끄럽게 된다. 또한, 산화의 진행에 의하여 웨이퍼 내부에는 격자간 실리콘이 주입되기 때문에, 첫 번째 열처리에서 내벽산화막이 제거된 보이드에 효율 좋게 격자간 실리콘이 주입되어 보이드가 채워지게 된다. 700℃이상에서는 보이드 소멸에 충분한 격자간 실리콘의 주입이 발생된다. 덧붙여, 첫 번째 열처리후 700℃미만의 온도로 일단 냉각하면 내벽산화막의 재성장이 야기되기 때문에 첫번째와 두번째의 열처리는 700℃미만에서 냉각시키지 않고 연속적으로 행하는 것이 바람직하다. 이 열처리에서 형성된 웨이퍼 표면의 산화막은 불소산수용액에서 제거되어서 에피텍셜 성장에 제공된다.
또한, 에피텍셜 성장장치를 이용하여 열처리를 행하는 경우에는, 에피텍셜공정중에서 에피텍셜층 성장전 수소 소부에 의해 자연산화막을 제거한 후 분위기가스를 아르곤등 불활성가스로 전환하여 불활성가스가 도입된 상태에서 열처리를 함으로써 웨이퍼 표면에 노출되어 있지 않은 보이드형 결함의 내벽산화막을 효과적으로 바깥쪽으로 확산시켜 실리콘 원자의 마이그레이션에 의해 보이드를 소멸시킬 수 있다.
이 경우 수소 소부후 열처리를 행하는 분위기로서는 100% 불활성가스로 치환되어 있거나, 불활성가스와 수소와의 비율이 일정치로 고정되어 있을 필요가 없으며, 불활성가스와 수소가스가 혼합되고 그 비율이 시간적으로 변화되는 상태에서 열처리되어도 된다. 또한, 불활성가스로서 아르곤을 도입한 경우 Ar과 수소가스의 비율은 3:1정도가 바람직하다.
상기와 같은 열처리가 시행된 웨이퍼를 기판으로 하여 통상 이용되고 있는 방법으로 에피텍셜 성장을 행하면, SF 발생이 극히 억제된 에피텍셜 웨이퍼를 제조할 수 있다.
또한, 처음부터 보이드형 결함이 없는 에피텍셜 성장용 실리콘 웨이퍼를 제작하는 경우 또는, 그 후 열처리에 의하여 보이드형 결함을 소멸등시키는 경우의 어느 경우에도 에피텍셜 웨이퍼의 겟-터링효과등의 관점에서 기판으로서 질소 도-프된 웨이퍼를 이용하는 것이 바람직하지만, 질소가 도-프된 실리콘 단결정을 육성하는데 있어서는 공지의 방법에 의하면 된다.
즉, 예컨데 CZ법에 의해 실리콘 단결정봉을 육성한다면, 미리 석영도가니내에 질화물을 넣어두어서 실리콘 용액중에 질화물을 투입하거나 분위기 가스를 질소를 포함하는 분위기등으로 함으로써 인상결정중에 질소를 도-프할 수 있다. 이때 질화물의 양 또는 질소가스 농도 또는 도입시간을 조정함으로써 결정중의 도-프량을 제어할 수가 있다.
이하, 본 발명의 실시예를 들어 본 발명을 상세히 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
(실시예 1)
18인치 석영도가니에 원료다결정 실리콘을 장입하고 직경 6인치, 방위<100>, 도전형 p형의 실리콘 단결정봉을 인상하였다. 도가니의 회전속도는 4rpm으로 하고 결정회전속도를 15rpm으로 하였다. 여기에서 인상속도를 0.54~0.52mm/min의 범위가 되도록 제어하면서 실리콘 단결정을 인상하여 V/G(V: 인상속도, G: 결정고액 계면의 온도구배)가 0.152~0.146mm2/℃·min로 되도록 하였다. 여기에서 얻어진 실리콘 단결정봉으로부터 웨이퍼를 절출하여 에피텍셜 성장용 실리콘 웨이퍼 4장을 제작하였다.
그리고 이 에피텍셜 성장용 실리콘 웨이퍼의 표면에 약 4㎛의 에피텍셜층이 형성된 에피텍셜 웨이퍼 4장을 제작하고 이 웨이퍼에 선택적으로 에칭을 행한연후 레이저광을 사용하는 표면검사장치(Tencor사제품, Surf Scan 6200)를 이용하여 검출된 에피텍셜 표면의 LPD를 광학현미경 관찰하였다. 그 결과 어느 웨이퍼에 대해서도 에피텍셜 웨이퍼 전체면에 SF는 관찰되지 않았다.
(실시예 2)
실리콘 단결정을 통상의 인상속도(약 1mm/min)에서 질소를 도-프하여 육성하여 직경 8인치의 CZ 실리콘 단결정 웨이퍼(결정축방위<100>, p형, 10Ωcm, 산소농도 15ppma(JEIDA규격)), 질소농도 1×1014개/㎤을 4장 제작하였다.
다음으로 이러한 실리콘 웨이퍼에 대하여 히트가열식 뱃치(batch)로에서 아르곤 분위하 1200℃ 온도에서 1시간 열처리를 행한후, 웨이퍼를 로에서 꺼내지 않고 800℃이하의 온도로 냉각함이 없이, 연속하여 산소분위기 1200℃의 온도에서 10분의 습식(wet)산화를 행하였다. 열처리후 표면 산화막을 제거하고 이 실리콘 웨이퍼의 표면 보이드형 결함을 관찰해봤더니 어느 웨이퍼에서도 웨이퍼 표면에 보이드 형 결함이 발견되지 않았다.
실시예 1과 동일하게 이 에피텍셜 성장용 실리콘 웨이퍼의 표면에 약 4㎛의 에피텍셜층이 형성된 에피텍셜 웨이퍼를 4장 제작하고 에피텍셜 표면의 LPD를 광학현미경으로 관찰하였다. 그 결과 어느 웨이퍼에 대해서도 에피텍셜 웨이퍼 전체면에서 SF는 관찰되지 않았다.
(비교예)
질소를 도-프하지 않는 외에는 실시예 2와 동일하게 실리콘 단결정을 통상의 인상속도(약 1mm/min)로 육성하여 직경 8인치의 CZ 실리콘 단결정 웨이퍼(결정축방위<100>, p형, 10Ωcm, 산소농도 15ppma(JEIDA규격)을 4장 제작하였다.
이 에피텍셜 성장용 실리콘 웨이퍼의 표면에 열처리등을 행하지 않고 직접 약 4㎛의 에피텍셜층이 형성된 에피텍셜 웨이퍼를 4장 제작하여 에피텍셜 표면의 LPD를 광학현미경으로 관찰하였다. 그 결과, 에피텍셜층 표면의 SF는 평균 약 2개/8인치웨이퍼 존재하였다.
한편, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시로서 본 발명의 청구범위에 기재된 기술사상과 실질적으로 동일한 구성을 가지며 같은 작용효과를 나타내는 것은 어떠한 것이라도 본 발명의 기술적범위에 포함된다.

Claims (14)

  1. 에피텍셜 성장용 실리콘 웨이퍼에 있어서, 질소가 도-프되어 있고, 적어도 에피텍셜층이 성장되는 표면에 보이드형 결함이 노출되어 있지 않은 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼.
  2. 제 1항에 있어서, 상기 보이드형 결함이 에피텍셜층이 성장되는 표면에서 부터 적어도 깊이 10nm까지에는 존재하지 않는 것을 특징으로 하는 에피텍셜 성장용 실리콘 웨이퍼.
  3. 삭제
  4. 삭제
  5. 제1항 또는 제2항에 기재된 에피텍셜 성장용 실리콘 웨이퍼의 표면상에 에피텍셜층이 형성되어 있는 것을 특징으로 하는 에피텍셜 웨이퍼.
  6. 실리콘 웨이퍼의 표면에 노출된 보이드형 결함갯수 및 실리콘 웨이퍼의 표면에서부터 적어도 10nm까지의 깊이에 존재하는 보이드형 결함갯수를 측정하고, 이러한 보이드형 결함갯수가 사양(仕樣)에서 허용되는 결함 수 이하인 실리콘 웨이퍼를 선택하여, 상기 선택된 실리콘 웨이퍼의 표면에 에피텍셜층의 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  7. 실리콘 웨이퍼의 표면에 노출된 보이드형 결함갯수 또는 실리콘 웨이퍼의 표면에서부터 적어도 10nm까지의 깊이에 존재하는 보이드형 결함갯수를 측정하고, 이러한 보이드형 결함갯수가 사양(仕樣)에서 허용되는 결함 수 이하인 실리콘 웨이퍼를 선택하여, 상기 선택된 실리콘 웨이퍼의 표면에 에피텍셜층의 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  8. 표면에 노출된 보이드형 결함 및 표면으로부터 적어도 10nm까지의 깊이에 보이드형 결함을 갖는 실리콘 웨이퍼에 열처리를 행함으로써 상기 보이드형 결함을 소멸 및 SF 발생원으로 되지 않는 형태로 한 후에, 상기 실리콘 웨이퍼 표면에 에피텍셜층의 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  9. 표면에 노출된 보이드형 결함 및 표면으로부터 적어도 10nm까지의 깊이에 보이드형 결함을 갖는 실리콘 웨이퍼에 열처리를 행함으로써 상기 보이드형 결함을 소멸 또는 SF 발생원으로 되지 않는 형태로 한 후에, 상기 실리콘 웨이퍼 표면에 에피텍셜층의 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  10. 표면에 노출된 보이드형 결함 또는 표면으로부터 적어도 10nm까지의 깊이에 보이드형 결함을 갖는 실리콘 웨이퍼에 열처리를 행함으로써 상기 보이드형 결함을 소멸 및 SF 발생원으로 되지 않는 형태로 한 후에, 상기 실리콘 웨이퍼 표면에 에피텍셜층의 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  11. 표면에 노출된 보이드형 결함 또는 표면으로부터 적어도 10nm까지의 깊이에 보이드형 결함을 갖는 실리콘 웨이퍼에 열처리를 행함으로써 상기 보이드형 결함을 소멸 또는 SF 발생원으로 되지 않는 형태로 한 후에, 상기 실리콘 웨이퍼 표면에 에피텍셜층의 성장을 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  12. 제 8항 내지 제 11항 중의 어느 한 항에 있어서, 상기 열처리로서, 비산화성분위기하에서 1100~1300℃의온도로 열처리를 가한후, 700℃미만으로 냉각하지 않고 연속하여 산화성분위기하에서 700~1300℃의 온도로 열처리를 가하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  13. 제 8항 내지 제 11항 중의 어느 한 항에 있어서, 상기 열처리를, 에피텍셜공정의 에피텍셜층 성장전 수소 소부후에 불활성가스를 도입하여 행하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
  14. 제 6항 내지 11항 중 어느 한 항에 있어서, 상기 실리콘 웨이퍼로서 질소 도-프된 실리콘 웨이퍼를 이용하는 것을 특징으로 하는 에피텍셜 웨이퍼의 제조방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10066099B4 (de) * 2000-09-25 2008-11-20 Mitsubishi Materials Silicon Corp. Wärmebehandlungsverfahren für einen Siliciumwafer
JP4549589B2 (ja) * 2001-09-14 2010-09-22 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
TWI303282B (en) * 2001-12-26 2008-11-21 Sumco Techxiv Corp Method for eliminating defects from single crystal silicon, and single crystal silicon
JP4196602B2 (ja) * 2002-07-12 2008-12-17 信越半導体株式会社 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
JP4376505B2 (ja) * 2002-10-30 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7084048B2 (en) * 2004-05-07 2006-08-01 Memc Electronic Materials, Inc. Process for metallic contamination reduction in silicon wafers
US7837711B2 (en) 2006-01-27 2010-11-23 Warsaw Orthopedic, Inc. Artificial spinous process for the sacrum and methods of use
US8262698B2 (en) * 2006-03-16 2012-09-11 Warsaw Orthopedic, Inc. Expandable device for insertion between anatomical structures and a procedure utilizing same
JP2010153631A (ja) * 2008-12-25 2010-07-08 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 エピタキシャルシリコンウェーハとその製造方法
JP5346744B2 (ja) 2008-12-26 2013-11-20 ジルトロニック アクチエンゲゼルシャフト シリコンウエハ及びその製造方法
TWI428481B (zh) 2009-12-29 2014-03-01 Siltronic Ag 矽晶圓及其製造方法
DE102011000973A1 (de) * 2011-02-28 2012-08-30 Schott Solar Ag Verfahren zur flächigen Gasphasenbehandlng von Halbleiterbauelementen
JP5720550B2 (ja) * 2011-12-05 2015-05-20 信越半導体株式会社 エピタキシャルウエーハの欠陥評価方法
JP6052189B2 (ja) * 2014-01-16 2016-12-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
US11715639B2 (en) * 2016-11-29 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US10867791B2 (en) * 2017-04-06 2020-12-15 Sumco Corporation Method for manufacturing epitaxial silicon wafer and epitaxial silicon wafer
US20240071775A1 (en) * 2022-08-24 2024-02-29 Semiconductor Components Industries, Llc Methods of manufacturing semiconductor devices semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209054A (ja) * 1997-01-24 1998-08-07 Mitsubishi Materials Shilicon Corp 薄膜エピタキシャルウェ−ハおよびその製造方法
JPH11147786A (ja) * 1997-11-11 1999-06-02 Shin Etsu Handotai Co Ltd 結晶欠陥の少ないシリコン単結晶ウエーハ及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3899725B2 (ja) * 1998-09-30 2007-03-28 株式会社Ｓｕｍｃｏ 単結晶体の欠陥除去方法
JP4038910B2 (ja) * 1999-01-08 2008-01-30 株式会社Ｓｕｍｃｏ 半導体シリコンウェーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209054A (ja) * 1997-01-24 1998-08-07 Mitsubishi Materials Shilicon Corp 薄膜エピタキシャルウェ−ハおよびその製造方法
JPH11147786A (ja) * 1997-11-11 1999-06-02 Shin Etsu Handotai Co Ltd 結晶欠陥の少ないシリコン単結晶ウエーハ及びその製造方法

Also Published As

Publication number Publication date
KR20010101656A (ko) 2001-11-14
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JP2001151596A (ja) 2001-06-05
JP3601383B2 (ja) 2004-12-15
US6626994B1 (en) 2003-09-30
EP1154048A4 (en) 2004-05-12
EP1154048A1 (en) 2001-11-14
DE60045735D1 (de) 2011-04-28
EP1154048B1 (en) 2011-03-16

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