JP3955674B2 - 半導体ウェーハの製造方法及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェーハの製造方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を作製するための半導体ウェーハ、特にシリコンウェーハは、ＣＺ（Czochralski ）法又は磁場印加ＣＺ法（ＭＣＺ法）により製造される。しかし、これらの方法で育成された結晶には、０．１〜０．３μｍの大きさの八面体状のボイド欠陥（Grown-In欠陥）が、約１０6 cm-3の密度で既に含まれている。このような欠陥は、通常のプロセス熱処理では殆ど消滅しない。従って、ＭＯＳＦＥＴ等の素子を高密度に集積したＬＳＩやＵＬＳＩを半導体ウェーハに作製すると、ボイド欠陥が原因となってトランジスタのゲート酸化膜が破壊されることが以下の文献に報告されている。
【０００３】
文献１： Itsumi et al, Jounal of Applied Physics, Vol.78,1995,pp.15
ボイド欠陥は、ウェーハの評価方法によりＣＯＰ（Crystal Originated Particle ）、あるいはＬＳＴＤ（Light Scattering Tomography Defect）と称されている。図８に示されたように、ＣＯＰ３は半導体ウェーハ１の表面と交叉するように位置するボイド欠陥である。ＣＯＰは、以下の文献に記載されているように、高温の水素（Ｈ2 ）雰囲気中でアニール処理を行うことで完全に消滅する。この結果、ゲート酸化膜の特性が大幅に向上する。
【０００４】
文献２： 宮下他、第２４回ウルトラクリーンテクノロジーシンポジウム予稿集、１９９５年、第３３４頁
ところが、半導体素子を形成する表面から約２μｍの範囲における表層領域の内部には、アニール処理を行ってもＬＳＴＤ２は消滅せずに残留する。このようなＬＳＴＤは、素子分離領域における絶縁耐性を低下させあるいは絶縁不良をもたらし、接合部の逆方向耐圧特性不良を引き起こす。
【０００５】
また、デザインルールが０．２５μｍ以降の世代のＵＬＳＩ素子、例えばＤＲＡＭ（Dynamic Random Access Memory）における２５６Ｍビット以降では、素子のデザインルールよりもＬＳＴＤの寸法の方が大きくなることが十分起こり得る。このように微細化が進むと、ゲート酸化膜の耐圧劣化や、ＬＳＴＤの存在位置に依存した様々な素子の動作不良が発生することになる。特に、ＬＳＴＤの内壁の（１１１）面は、２〜３μｍの膜厚のシリコン酸化膜に被覆される。このためＬＳＴＤが、ＢＭＤ（Bulk Micro Defect ）と称される酸素析出物と同様に界面準位を有し、キャリアの発生、再結合の中心になり、ＤＲＡＭ等において致命的なリーク不良を発生させる虞れがある。
【０００６】
一方、従来のボイド欠陥の評価法は、特許公報第２５２０３１６号に記載されているように以下のようであった。図８において、アンモニア系洗浄液（ＮＨ4 ＯＨ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ）により半導体ウェーハ１の表面のシリコンを僅かに溶解させ、表面のＣＯＰ３を顕在化させる。パーティクルカウンタを用いて表面に入射光ＩＬ１を照射させ、散乱光ＯＬ１を受光してＣＯＰ３を検出する。しかし、この方法では表面のＣＯＰ３、あるいは表面から深さ０．３μｍの範囲に存在する他の欠陥を検出することはできるが、これより深い２μｍまでの範囲に存在するＬＳＴＤ２を検出することはできない。
【０００７】
従って、特公平７−２９８７８号公報にはウェーハ表面に存在するＣＯＰのみの検査を行う技術が開示されているが、このような検査法で良品と判定されたウェーハであっても、素子を形成すると内部に存在するＬＳＴＤが原因となって動作不良を起こすおそれがある。しかし、従来は半導体ウェーハにおいて素子を形成する深さ約２μｍの表面層領域に存在するＬＳＴＤを減少させることはできず、動作不良を招いていた。
【０００８】
【発明が解決しようとする課題】
上述したように、従来はウェーハの表面に存在するＣＯＰの検出及びその消滅は可能であったが、素子を形成する表面層領域に存在するＬＳＴＤを減少させることはできなかった。
【０００９】
本発明は上記事情に鑑み、素子の動作不良を引き起こすＬＳＴＤを減少させることが可能な半導体ウェーハの製造方法及び接合リーク特性が良好で歩留まり及び信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体ウェーハの製造方法は、半導体ウェーハの表面にシリコンのバンドギャップエネルギ以上のエネルギを有する可視光レーザを照射することで、半導体ウェーハの表面から少なくとも約２μｍまでの表層領域に含まれるボイド欠陥の平均密度と平均寸法または光散乱強度を測定する工程と、測定された前記平均密度Ｄ及び前記平均寸法Ｌの間に、Ｄ×Ｌ３≦一定値の関係または光散乱強度ウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦一定値の関係が成立する半導体ウェーハを抽出する工程と、抽出した半導体ウェーハにアニール処理を行う工程と、を備えている。
【００１１】
ここで、前記半導体ウェーハを抽出する工程では、前記平均密度Ｄ（ｃｍ−２）及び前記平均寸法Ｌ（μｍ）の間に、Ｄ×Ｌ３≦０．５３の関係、または光散乱強度のウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦０．５３Ｋ（Ｋは測定装置により決定される定数）の関係が成立する半導体ウェーハを抽出し、前記半導体ウェーハにアニール処理を行う工程では、還元性ガスまたは不活性ガス雰囲気中で、摂氏１１００度以上の一定温度で６時間以内半導体ウェーハを保持するものであってもよい。
【００１２】
そして、本発明の半導体装置の製造方法は、半導体ウェーハの表面にシリコンのバンドギャップエネルギ以上のエネルギを有する可視光レーザを照射することで、半導体ウェーハの表面から少なくとも約２μｍまでの表層領域に含まれるボイド欠陥の平均密度と平均寸法または光散乱強度を測定する工程と、測定された前記平均密度Ｄ及び前記平均寸法Ｌの間に、Ｄ×Ｌ ３ ≦一定値の関係または光散乱強度ウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦一定値の関係が成立する半導体ウェーハを抽出する工程と、抽出した半導体ウェーハにアニール処理を行う工程と、前記アニール処理を行った半導体ウェーハに素子を形成する工程と、を備えている。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１４】
本実施の形態による半導体装置の製造方法は、図１を用いて後述するように、半導体ウェーハの所定深さの範囲内における表面層領域に含まれるＬＳＴＤの平均密度Ｄと寸法Ｌとを測定し、両者の間に一定の関係が成立するウェーハを抽出してアニール処理を行う点に特徴がある。先ず、このような製造方法に至った経緯について述べる。
【００１５】
ＣＺ法により結晶育成を行った段階（as-grown）における半導体ウェーハＡ、Ｂと、エピタキシャル成長を行った半導体ウェーハＣ、Ｄとを用意し、それぞれの全面に対して可視光散乱トポグラフィによりＬＳＴＤの平均密度と平均寸法の測定を行った。可視光散乱トポグラフィによるＬＳＴＤの測定は、以下の文献に記載されている。
【００１６】
文献３： 守矢他、９７春季応用物理学会予稿、講演番号３０ａ−Ｌ−７
測定には、図２に示されるような測定装置（三井金属鉱業製ＭＯ−６０１、商品名ＬＳＴＤスキャナ）を用いた。この装置は、ウェーハ搬送系１３により半導体ウェーハ１を搬送し、Ｘ−Ｙステージ１４上に半導体ウェーハ１を搭載し、レーザ照射手段１０により半導体ウェーハ１の表面上に可視光レーザ１１を斜めに照射する。ここで、可視光レーザ１１は波長λ＝６９０ｎｍを有し、１．１６ｅＶ以上のエネルギを有するものである。シリコンのバンドギャップエネルギ１．１６ｅＶ以上のエネルギを有するレーザ光は、半導体ウェーハ１の表面に吸収されて透過能が低く、侵入深さは波長により決定される。
【００１７】
このような可視光レーザ１１を照射し、ＣＣＤカメラ１２により画像情報を取り込み、処理装置１５により画像１６を得る。実効的な検出深さは半導体ウェーハ１の表面から約２μｍで、ＬＳＴＤの検出可能な最小寸法は約４０ｎｍである。図２（ｂ）に示されたas-grownの半導体ウェーハ１の表面に存在するＣＯＰ３のみならずＬＳＴＤ２をも検出することができる。また、図２（ｃ）に示されたようにアニール後の半導体ウェーハ１の深さ２μｍの表層領域に残留するＬＳＴＤ２をも検出することができる。
【００１８】
図３に測定結果として、半導体ウェーハＡ〜ＤにおけるそれぞれのＬＳＴＤの分布状態をイメージとして表現したマッピングイメージと、ＬＳＴＤの平均密度と、ＬＳＴＤの散乱強度（arbitrary unit、以下a.u.と表記する）との測定値を示す。ここで、密度は体積密度（cm-3）で表現してもよいが、ここではウェーハの表面から２μｍの深さにおける面積密度（cm-2）で表している。散乱強度の数値は、ＬＳＴＤの寸法に対応する。
【００１９】
ウェーハＡ及びＢは、全面に渡ってほぼ均一にＬＳＴＤが分布する。ＬＳＴＤ密度は、ウェーハＢの方がウェーハＡよりもやや高いが、散乱強度、即ちＬＳＴＤの寸法はウェーハＡの方が大きい。ウェーハＣ及びＤはＬＳＴＤが殆ど存在せず、密度も極めて低い。
【００２０】
ウェーハＡ〜Ｄのうち、ＬＳＴＤの密度が高かったＡ及びＢに対し、水素雰囲気中で摂氏１２００度で約１時間の高温アニール処理を行った。図４に、アニール処理後のウェーハＡ及びＢをそれぞれウェーハＡ´及びＢ´として、それぞれのＬＳＴＤマッピングイメージ、ＬＳＴＤ密度、ＬＳＴＤ散乱強度の測定結果を示す。アニール処理前ではウェーハＢの方がウェーハＡよりもＬＳＴＤ密度が高かったが、アニール処理後はウェーハＡ´の方がウェーハＢ´よりも密度が高くなっており、アニール処理前後で高低関係が逆転している。
【００２１】
この事実は、アニール処理前のウェーハに対してＬＳＴＤ密度の測定を行い、密度の低いものを選んでアニール処理を行っても良好なウェーハを得ることはできないことを意味している。
【００２２】
さらに、ＬＳＴＤの散乱強度、即ち寸法を比較すると、アニール処理前後ともウェーハＡの方がウェーハＢよりも大きい。従って、アニール処理後におけるＬＳＴＤの密度には、アニール処理前の段階におけるＬＳＴＤ密度のみならずＬＳＴＤ寸法が影響しており、このことを考慮してウェーハを選択し、アニール処理を行う必要があることが判明した。
【００２３】
また、この後結晶育成条件を変化させた複数のシリコンウェーハに対して、上記ウェーハＡ〜Ｄと同様にＬＳＴＤの測定を行った。その結果、ＬＳＴＤの密度及び寸法は、各種結晶条件、即ち育成時における引上げ速度、冷却速度、熱勾配等の熱履歴、ウェーハ切り出し位置等に大きく依存して異なる値をとることが判明した。
【００２４】
次に、ＬＳＴＤと動作不良、特に接合リークとの関係について調べた。ＬＳＴＤが接合リークに与える影響はこれまで不明であった。そこで、ウェーハの表層領域のＬＳＴＤ密度をどの程度の数値まで減少させると素子への悪影響を防止することができるかを調べるため、以下のようにダイオードを作製して電流−電圧曲線を求め、不良発生率を測定した。
【００２５】
アニール処理後の表層領域のＬＳＴＤ残留密度が、２〜９０cm-2の範囲で１０段階に異なる半導体ウェーハを準備した。それぞれのウェーハに対し、ドーズ量が１×１０13cm-2、加速電圧が１００ｋｅＶでボロンをイオン注入し、ウエルを形成した。膜厚６５０ｎｍのフィールド酸化膜を形成して素子分離を行った後、ドーズ量が２×１０15cm-2、加速電圧が３０ｋｅＶでヒ素をイオン注入し、摂氏８００度でアニール処理を行い、ｎ+ ／ｐの接合部を形成した。
【００２６】
図５に、それぞれの半導体ウェーハの接合部に逆方向接合耐圧測定を行った結果を示す。ここで、横軸はＬＳＴＤ密度であり、縦軸は接合部に逆方向の電圧４．５Ｖを印加したときのリーク電流が１×１０-9Ａ以上のものが発生した不良発生率を示す。このグラフより、接合不良が殆ど発生しない半導体ウェーハのＬＳＴＤ密度は、３０cm-2以下であることが判明した。ＬＳＴＤ密度が３０cm-2を超えると、接合耐圧の不良率が急激に増加する。このような現象は、ＬＳＴＤが空乏層中に取り込まれたとき、キャリアの発生の中心となってリーク電流を増加させることに起因すると考えられる。
【００２７】
図６に、育成条件の異なる複数種類のウェーハにアニール処理を行い、処理前後におけるＬＳＴＤの平均密度と平均寸法とを測定してプロットしたグラフを示す。このグラフで、横軸は測定時に直接求めたＬＳＴＤの平均散乱強度Ｉｓ（a.u.）及びこれに対応するＬＳＴＤの平均寸法（μｍ）を示し、縦軸にアニール前の平均密度を示し、グラフ中にアニール後の密度が３０cm-2以下のものを「●」、３０cm-2を超えるものを「×」で示す。
【００２８】
図６より、アニール後のＬＳＴＤの平均密度が３０cm-2以下のウェーハと３０cm-2を超えるウェーハとの間には、次のような式で近似される関係式が成立することがわかった。
Ｄ・Ｉｓ＝２４０００ （１）
ここで、ＤはＬＳＴＤの平均密度（cm-2）、ＩｓはＬＳＴＤの散乱光強度（a.u.）である。
【００２９】
ここで、散乱光強度とＬＳＴＤの平均寸法との間には、光の吸収と寸法の頻度分布の広がりとを考慮すると、以下のように近似される関係があることが実験的に求められている。
Ｉｓ＝Ｋ・Ｌ3 （２）
ここで、Ｋは測定装置により決定される比例定数とする。
【００３０】
また、図７に透過型電子顕微鏡を用いてＬＳＴＤの寸法を測定したとき画像及びその寸法が０．１３μｍであったことを示す。このＬＳＴＤに対して上記光散乱トポグラフィにより光散乱強度を求めると、Ｉｓ＝１００（a.u.）であった。この値と上記（１）及び（２）式とを用いると、
Ｄ・Ｌ3 ＝０．５３ （３）
という関係式が求まる。ここで、単位は便宜上Ｄはcm-2、Ｌはμｍとする。
【００３１】
Ｄ・Ｌ3 という項は、結晶中の単位体積に含まれるＬＳＴＤの総体積に比例する量である。よって、この項の値が小さいウェーハを選別し、高温アニール処理を行うことでＬＳＴＤの残留密度を減らすことが可能となる指針が得られた。
【００３２】
以上の測定及び考察結果に基づき、本実施の形態による半導体ウェーハの製造方法は、図１に示されるような工程を備えている。
【００３３】
工程Ｓ１０１として、半導体ウェーハの約２μｍの深さの範囲における表層領域に含まれるＬＳＴＤを、可視光散乱トポグラフィを用いて測定し、平均密度Ｄ（ｃｍ-2）と散乱光強度Ｉｓ（a.u.）とを求め、又は平均密度Ｄ（cm-2）と平均寸法Ｌ（μｍ）とを求める。
【００３４】
工程Ｓ１０２として、平均密度Ｄと散乱光強度Ｉｓとの間にＤ・Ｉｓ≦一定値、又はＤ・Ｉｓ≦０．５３Ｋの関係が成立するウェーハ、又は平均密度Ｄと平均寸法Ｌとの間に、Ｄ・Ｌ3 ≦一定値、又はＤ・Ｌ3 ≦０．５３の関係が成立するウェーハを抽出する。
【００３５】
工程Ｓ１０３として、抽出したウェーハに対し、還元性ガス又は不活性ガス雰囲気中で、摂氏約１１００度以上の一定温度で約６時間以内、アニール処理を行う。
【００３６】
以上のように、本実施の形態による製造方法は、表層領域のＬＳＴＤの平均寸法の三乗と平均密度との積が所定値（例えば、０．５３）以下のウェーハを選別し、このウェーハに対して高温アニール処理を施すものであり、このようにして得られた本実施の形態による半導体ウェーハは、残留ＬＳＴＤ密度が一定値（例えば、３０個／cm2 ）以下まで減少する。この結果、本実施の形態による半導体ウェーハを用いて素子を形成すると、接合リーク特性が良好で歩留まり及び信頼性の向上を達成することができる。
【００３７】
上述した実施の形態は一例であり、本発明を限定するものではない。例えば、上記実施の形態では半導体ウェーハの表面から約２μｍの深さまでをＬＳＴＤ測定の対象としている。しかし、素子形成層の深さに応じてこの値を変えてもよく、また測定の際には照射するビームの波長，入射角，レーザパワー，カメラ感度を変えることで異なる検出深さの測定に対応することができる。また、上記実施の形態では、ＬＳＴＤの平均寸法の三乗と平均密度との積が０．５３以下としたが、この数値は一例であって、形成する素子に要求される特性等の各種条件に応じて他の値に設定してもよい。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体ウェーハの製造方法によれば、表層領域に含まれるＬＳＴＤの平均密度と散乱光強度との間、又は平均密度と平均寸法との間に一定の関係が成立する半導体ウェーハを抽出してアニール処理を行うことにより、残留欠陥の少ないウェーハを得ることが可能であり、本発明の半導体装置の製造方法によれば、表層領域に含まれるＬＳＴＤの平均密度と散乱光強度との間、又は平均密度と平均寸法との間に一定の関係が成立する半導体ウェーハを抽出してアニール処理を行い、素子を形成することにより、接合リーク特性が良好で歩留まり及び信頼性の向上した半導体装置を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体ウェーハの製造方法を工程別に示したフローチャート。
【図２】同製造方法において用いられるＬＳＴＤの測定装置及び検出可能なＬＳＴＤを示した説明図。
【図３】アニール処理前の半導体ウェーハの表層領域に存在するＬＳＴＤの分布状態、密度、及び寸法を示した説明図。
【図４】アニール処理後の半導体ウェーハの表層領域に残留するＬＳＴＤの分布状態、密度、及び寸法を示した説明図。
【図５】ＬＳＴＤ密度と接合耐圧の不良率との関係を示したグラフ。
【図６】アニール処理前後の半導体ウェーハの表層領域に存在するＬＳＴＤの密度と寸法との関係を示したグラフ。
【図７】アニール処理後の半導体ウェーハの表層領域に残留するＬＳＴＤの寸法を示した説明図。
【図８】従来の半導体ウェーハの表面に存在するＣＯＰを測定する方法を示した説明図。
【符号の説明】
１ 半導体ウェーハ
２ ＬＳＴＤ
３ ＣＯＰ
１０ レーザ照射手段
１１ 可視光レーザ
１２ ＣＣＤカメラ
１３ ウェーハ搬送系
１４ Ｘ−Ｙステージ
１５ 処理装置
１６ 画像
ＩＬ１ 入射光
ＳＬ１ 散乱光
【発明の属する技術分野】
本発明は、半導体ウェーハの製造方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を作製するための半導体ウェーハ、特にシリコンウェーハは、ＣＺ（Czochralski ）法又は磁場印加ＣＺ法（ＭＣＺ法）により製造される。しかし、これらの方法で育成された結晶には、０．１〜０．３μｍの大きさの八面体状のボイド欠陥（Grown-In欠陥）が、約１０6 cm-3の密度で既に含まれている。このような欠陥は、通常のプロセス熱処理では殆ど消滅しない。従って、ＭＯＳＦＥＴ等の素子を高密度に集積したＬＳＩやＵＬＳＩを半導体ウェーハに作製すると、ボイド欠陥が原因となってトランジスタのゲート酸化膜が破壊されることが以下の文献に報告されている。
【０００３】
文献１： Itsumi et al, Jounal of Applied Physics, Vol.78,1995,pp.15
ボイド欠陥は、ウェーハの評価方法によりＣＯＰ（Crystal Originated Particle ）、あるいはＬＳＴＤ（Light Scattering Tomography Defect）と称されている。図８に示されたように、ＣＯＰ３は半導体ウェーハ１の表面と交叉するように位置するボイド欠陥である。ＣＯＰは、以下の文献に記載されているように、高温の水素（Ｈ2 ）雰囲気中でアニール処理を行うことで完全に消滅する。この結果、ゲート酸化膜の特性が大幅に向上する。
【０００４】
文献２： 宮下他、第２４回ウルトラクリーンテクノロジーシンポジウム予稿集、１９９５年、第３３４頁
ところが、半導体素子を形成する表面から約２μｍの範囲における表層領域の内部には、アニール処理を行ってもＬＳＴＤ２は消滅せずに残留する。このようなＬＳＴＤは、素子分離領域における絶縁耐性を低下させあるいは絶縁不良をもたらし、接合部の逆方向耐圧特性不良を引き起こす。
【０００５】
また、デザインルールが０．２５μｍ以降の世代のＵＬＳＩ素子、例えばＤＲＡＭ（Dynamic Random Access Memory）における２５６Ｍビット以降では、素子のデザインルールよりもＬＳＴＤの寸法の方が大きくなることが十分起こり得る。このように微細化が進むと、ゲート酸化膜の耐圧劣化や、ＬＳＴＤの存在位置に依存した様々な素子の動作不良が発生することになる。特に、ＬＳＴＤの内壁の（１１１）面は、２〜３μｍの膜厚のシリコン酸化膜に被覆される。このためＬＳＴＤが、ＢＭＤ（Bulk Micro Defect ）と称される酸素析出物と同様に界面準位を有し、キャリアの発生、再結合の中心になり、ＤＲＡＭ等において致命的なリーク不良を発生させる虞れがある。
【０００６】
一方、従来のボイド欠陥の評価法は、特許公報第２５２０３１６号に記載されているように以下のようであった。図８において、アンモニア系洗浄液（ＮＨ4 ＯＨ／Ｈ2 Ｏ2 ／Ｈ2 Ｏ）により半導体ウェーハ１の表面のシリコンを僅かに溶解させ、表面のＣＯＰ３を顕在化させる。パーティクルカウンタを用いて表面に入射光ＩＬ１を照射させ、散乱光ＯＬ１を受光してＣＯＰ３を検出する。しかし、この方法では表面のＣＯＰ３、あるいは表面から深さ０．３μｍの範囲に存在する他の欠陥を検出することはできるが、これより深い２μｍまでの範囲に存在するＬＳＴＤ２を検出することはできない。
【０００７】
従って、特公平７−２９８７８号公報にはウェーハ表面に存在するＣＯＰのみの検査を行う技術が開示されているが、このような検査法で良品と判定されたウェーハであっても、素子を形成すると内部に存在するＬＳＴＤが原因となって動作不良を起こすおそれがある。しかし、従来は半導体ウェーハにおいて素子を形成する深さ約２μｍの表面層領域に存在するＬＳＴＤを減少させることはできず、動作不良を招いていた。
【０００８】
【発明が解決しようとする課題】
上述したように、従来はウェーハの表面に存在するＣＯＰの検出及びその消滅は可能であったが、素子を形成する表面層領域に存在するＬＳＴＤを減少させることはできなかった。
【０００９】
本発明は上記事情に鑑み、素子の動作不良を引き起こすＬＳＴＤを減少させることが可能な半導体ウェーハの製造方法及び接合リーク特性が良好で歩留まり及び信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体ウェーハの製造方法は、半導体ウェーハの表面にシリコンのバンドギャップエネルギ以上のエネルギを有する可視光レーザを照射することで、半導体ウェーハの表面から少なくとも約２μｍまでの表層領域に含まれるボイド欠陥の平均密度と平均寸法または光散乱強度を測定する工程と、測定された前記平均密度Ｄ及び前記平均寸法Ｌの間に、Ｄ×Ｌ３≦一定値の関係または光散乱強度ウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦一定値の関係が成立する半導体ウェーハを抽出する工程と、抽出した半導体ウェーハにアニール処理を行う工程と、を備えている。
【００１１】
ここで、前記半導体ウェーハを抽出する工程では、前記平均密度Ｄ（ｃｍ−２）及び前記平均寸法Ｌ（μｍ）の間に、Ｄ×Ｌ３≦０．５３の関係、または光散乱強度のウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦０．５３Ｋ（Ｋは測定装置により決定される定数）の関係が成立する半導体ウェーハを抽出し、前記半導体ウェーハにアニール処理を行う工程では、還元性ガスまたは不活性ガス雰囲気中で、摂氏１１００度以上の一定温度で６時間以内半導体ウェーハを保持するものであってもよい。
【００１２】
そして、本発明の半導体装置の製造方法は、半導体ウェーハの表面にシリコンのバンドギャップエネルギ以上のエネルギを有する可視光レーザを照射することで、半導体ウェーハの表面から少なくとも約２μｍまでの表層領域に含まれるボイド欠陥の平均密度と平均寸法または光散乱強度を測定する工程と、測定された前記平均密度Ｄ及び前記平均寸法Ｌの間に、Ｄ×Ｌ ３ ≦一定値の関係または光散乱強度ウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦一定値の関係が成立する半導体ウェーハを抽出する工程と、抽出した半導体ウェーハにアニール処理を行う工程と、前記アニール処理を行った半導体ウェーハに素子を形成する工程と、を備えている。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１４】
本実施の形態による半導体装置の製造方法は、図１を用いて後述するように、半導体ウェーハの所定深さの範囲内における表面層領域に含まれるＬＳＴＤの平均密度Ｄと寸法Ｌとを測定し、両者の間に一定の関係が成立するウェーハを抽出してアニール処理を行う点に特徴がある。先ず、このような製造方法に至った経緯について述べる。
【００１５】
ＣＺ法により結晶育成を行った段階（as-grown）における半導体ウェーハＡ、Ｂと、エピタキシャル成長を行った半導体ウェーハＣ、Ｄとを用意し、それぞれの全面に対して可視光散乱トポグラフィによりＬＳＴＤの平均密度と平均寸法の測定を行った。可視光散乱トポグラフィによるＬＳＴＤの測定は、以下の文献に記載されている。
【００１６】
文献３： 守矢他、９７春季応用物理学会予稿、講演番号３０ａ−Ｌ−７
測定には、図２に示されるような測定装置（三井金属鉱業製ＭＯ−６０１、商品名ＬＳＴＤスキャナ）を用いた。この装置は、ウェーハ搬送系１３により半導体ウェーハ１を搬送し、Ｘ−Ｙステージ１４上に半導体ウェーハ１を搭載し、レーザ照射手段１０により半導体ウェーハ１の表面上に可視光レーザ１１を斜めに照射する。ここで、可視光レーザ１１は波長λ＝６９０ｎｍを有し、１．１６ｅＶ以上のエネルギを有するものである。シリコンのバンドギャップエネルギ１．１６ｅＶ以上のエネルギを有するレーザ光は、半導体ウェーハ１の表面に吸収されて透過能が低く、侵入深さは波長により決定される。
【００１７】
このような可視光レーザ１１を照射し、ＣＣＤカメラ１２により画像情報を取り込み、処理装置１５により画像１６を得る。実効的な検出深さは半導体ウェーハ１の表面から約２μｍで、ＬＳＴＤの検出可能な最小寸法は約４０ｎｍである。図２（ｂ）に示されたas-grownの半導体ウェーハ１の表面に存在するＣＯＰ３のみならずＬＳＴＤ２をも検出することができる。また、図２（ｃ）に示されたようにアニール後の半導体ウェーハ１の深さ２μｍの表層領域に残留するＬＳＴＤ２をも検出することができる。
【００１８】
図３に測定結果として、半導体ウェーハＡ〜ＤにおけるそれぞれのＬＳＴＤの分布状態をイメージとして表現したマッピングイメージと、ＬＳＴＤの平均密度と、ＬＳＴＤの散乱強度（arbitrary unit、以下a.u.と表記する）との測定値を示す。ここで、密度は体積密度（cm-3）で表現してもよいが、ここではウェーハの表面から２μｍの深さにおける面積密度（cm-2）で表している。散乱強度の数値は、ＬＳＴＤの寸法に対応する。
【００１９】
ウェーハＡ及びＢは、全面に渡ってほぼ均一にＬＳＴＤが分布する。ＬＳＴＤ密度は、ウェーハＢの方がウェーハＡよりもやや高いが、散乱強度、即ちＬＳＴＤの寸法はウェーハＡの方が大きい。ウェーハＣ及びＤはＬＳＴＤが殆ど存在せず、密度も極めて低い。
【００２０】
ウェーハＡ〜Ｄのうち、ＬＳＴＤの密度が高かったＡ及びＢに対し、水素雰囲気中で摂氏１２００度で約１時間の高温アニール処理を行った。図４に、アニール処理後のウェーハＡ及びＢをそれぞれウェーハＡ´及びＢ´として、それぞれのＬＳＴＤマッピングイメージ、ＬＳＴＤ密度、ＬＳＴＤ散乱強度の測定結果を示す。アニール処理前ではウェーハＢの方がウェーハＡよりもＬＳＴＤ密度が高かったが、アニール処理後はウェーハＡ´の方がウェーハＢ´よりも密度が高くなっており、アニール処理前後で高低関係が逆転している。
【００２１】
この事実は、アニール処理前のウェーハに対してＬＳＴＤ密度の測定を行い、密度の低いものを選んでアニール処理を行っても良好なウェーハを得ることはできないことを意味している。
【００２２】
さらに、ＬＳＴＤの散乱強度、即ち寸法を比較すると、アニール処理前後ともウェーハＡの方がウェーハＢよりも大きい。従って、アニール処理後におけるＬＳＴＤの密度には、アニール処理前の段階におけるＬＳＴＤ密度のみならずＬＳＴＤ寸法が影響しており、このことを考慮してウェーハを選択し、アニール処理を行う必要があることが判明した。
【００２３】
また、この後結晶育成条件を変化させた複数のシリコンウェーハに対して、上記ウェーハＡ〜Ｄと同様にＬＳＴＤの測定を行った。その結果、ＬＳＴＤの密度及び寸法は、各種結晶条件、即ち育成時における引上げ速度、冷却速度、熱勾配等の熱履歴、ウェーハ切り出し位置等に大きく依存して異なる値をとることが判明した。
【００２４】
次に、ＬＳＴＤと動作不良、特に接合リークとの関係について調べた。ＬＳＴＤが接合リークに与える影響はこれまで不明であった。そこで、ウェーハの表層領域のＬＳＴＤ密度をどの程度の数値まで減少させると素子への悪影響を防止することができるかを調べるため、以下のようにダイオードを作製して電流−電圧曲線を求め、不良発生率を測定した。
【００２５】
アニール処理後の表層領域のＬＳＴＤ残留密度が、２〜９０cm-2の範囲で１０段階に異なる半導体ウェーハを準備した。それぞれのウェーハに対し、ドーズ量が１×１０13cm-2、加速電圧が１００ｋｅＶでボロンをイオン注入し、ウエルを形成した。膜厚６５０ｎｍのフィールド酸化膜を形成して素子分離を行った後、ドーズ量が２×１０15cm-2、加速電圧が３０ｋｅＶでヒ素をイオン注入し、摂氏８００度でアニール処理を行い、ｎ+ ／ｐの接合部を形成した。
【００２６】
図５に、それぞれの半導体ウェーハの接合部に逆方向接合耐圧測定を行った結果を示す。ここで、横軸はＬＳＴＤ密度であり、縦軸は接合部に逆方向の電圧４．５Ｖを印加したときのリーク電流が１×１０-9Ａ以上のものが発生した不良発生率を示す。このグラフより、接合不良が殆ど発生しない半導体ウェーハのＬＳＴＤ密度は、３０cm-2以下であることが判明した。ＬＳＴＤ密度が３０cm-2を超えると、接合耐圧の不良率が急激に増加する。このような現象は、ＬＳＴＤが空乏層中に取り込まれたとき、キャリアの発生の中心となってリーク電流を増加させることに起因すると考えられる。
【００２７】
図６に、育成条件の異なる複数種類のウェーハにアニール処理を行い、処理前後におけるＬＳＴＤの平均密度と平均寸法とを測定してプロットしたグラフを示す。このグラフで、横軸は測定時に直接求めたＬＳＴＤの平均散乱強度Ｉｓ（a.u.）及びこれに対応するＬＳＴＤの平均寸法（μｍ）を示し、縦軸にアニール前の平均密度を示し、グラフ中にアニール後の密度が３０cm-2以下のものを「●」、３０cm-2を超えるものを「×」で示す。
【００２８】
図６より、アニール後のＬＳＴＤの平均密度が３０cm-2以下のウェーハと３０cm-2を超えるウェーハとの間には、次のような式で近似される関係式が成立することがわかった。
Ｄ・Ｉｓ＝２４０００ （１）
ここで、ＤはＬＳＴＤの平均密度（cm-2）、ＩｓはＬＳＴＤの散乱光強度（a.u.）である。
【００２９】
ここで、散乱光強度とＬＳＴＤの平均寸法との間には、光の吸収と寸法の頻度分布の広がりとを考慮すると、以下のように近似される関係があることが実験的に求められている。
Ｉｓ＝Ｋ・Ｌ3 （２）
ここで、Ｋは測定装置により決定される比例定数とする。
【００３０】
また、図７に透過型電子顕微鏡を用いてＬＳＴＤの寸法を測定したとき画像及びその寸法が０．１３μｍであったことを示す。このＬＳＴＤに対して上記光散乱トポグラフィにより光散乱強度を求めると、Ｉｓ＝１００（a.u.）であった。この値と上記（１）及び（２）式とを用いると、
Ｄ・Ｌ3 ＝０．５３ （３）
という関係式が求まる。ここで、単位は便宜上Ｄはcm-2、Ｌはμｍとする。
【００３１】
Ｄ・Ｌ3 という項は、結晶中の単位体積に含まれるＬＳＴＤの総体積に比例する量である。よって、この項の値が小さいウェーハを選別し、高温アニール処理を行うことでＬＳＴＤの残留密度を減らすことが可能となる指針が得られた。
【００３２】
以上の測定及び考察結果に基づき、本実施の形態による半導体ウェーハの製造方法は、図１に示されるような工程を備えている。
【００３３】
工程Ｓ１０１として、半導体ウェーハの約２μｍの深さの範囲における表層領域に含まれるＬＳＴＤを、可視光散乱トポグラフィを用いて測定し、平均密度Ｄ（ｃｍ-2）と散乱光強度Ｉｓ（a.u.）とを求め、又は平均密度Ｄ（cm-2）と平均寸法Ｌ（μｍ）とを求める。
【００３４】
工程Ｓ１０２として、平均密度Ｄと散乱光強度Ｉｓとの間にＤ・Ｉｓ≦一定値、又はＤ・Ｉｓ≦０．５３Ｋの関係が成立するウェーハ、又は平均密度Ｄと平均寸法Ｌとの間に、Ｄ・Ｌ3 ≦一定値、又はＤ・Ｌ3 ≦０．５３の関係が成立するウェーハを抽出する。
【００３５】
工程Ｓ１０３として、抽出したウェーハに対し、還元性ガス又は不活性ガス雰囲気中で、摂氏約１１００度以上の一定温度で約６時間以内、アニール処理を行う。
【００３６】
以上のように、本実施の形態による製造方法は、表層領域のＬＳＴＤの平均寸法の三乗と平均密度との積が所定値（例えば、０．５３）以下のウェーハを選別し、このウェーハに対して高温アニール処理を施すものであり、このようにして得られた本実施の形態による半導体ウェーハは、残留ＬＳＴＤ密度が一定値（例えば、３０個／cm2 ）以下まで減少する。この結果、本実施の形態による半導体ウェーハを用いて素子を形成すると、接合リーク特性が良好で歩留まり及び信頼性の向上を達成することができる。
【００３７】
上述した実施の形態は一例であり、本発明を限定するものではない。例えば、上記実施の形態では半導体ウェーハの表面から約２μｍの深さまでをＬＳＴＤ測定の対象としている。しかし、素子形成層の深さに応じてこの値を変えてもよく、また測定の際には照射するビームの波長，入射角，レーザパワー，カメラ感度を変えることで異なる検出深さの測定に対応することができる。また、上記実施の形態では、ＬＳＴＤの平均寸法の三乗と平均密度との積が０．５３以下としたが、この数値は一例であって、形成する素子に要求される特性等の各種条件に応じて他の値に設定してもよい。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体ウェーハの製造方法によれば、表層領域に含まれるＬＳＴＤの平均密度と散乱光強度との間、又は平均密度と平均寸法との間に一定の関係が成立する半導体ウェーハを抽出してアニール処理を行うことにより、残留欠陥の少ないウェーハを得ることが可能であり、本発明の半導体装置の製造方法によれば、表層領域に含まれるＬＳＴＤの平均密度と散乱光強度との間、又は平均密度と平均寸法との間に一定の関係が成立する半導体ウェーハを抽出してアニール処理を行い、素子を形成することにより、接合リーク特性が良好で歩留まり及び信頼性の向上した半導体装置を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体ウェーハの製造方法を工程別に示したフローチャート。
【図２】同製造方法において用いられるＬＳＴＤの測定装置及び検出可能なＬＳＴＤを示した説明図。
【図３】アニール処理前の半導体ウェーハの表層領域に存在するＬＳＴＤの分布状態、密度、及び寸法を示した説明図。
【図４】アニール処理後の半導体ウェーハの表層領域に残留するＬＳＴＤの分布状態、密度、及び寸法を示した説明図。
【図５】ＬＳＴＤ密度と接合耐圧の不良率との関係を示したグラフ。
【図６】アニール処理前後の半導体ウェーハの表層領域に存在するＬＳＴＤの密度と寸法との関係を示したグラフ。
【図７】アニール処理後の半導体ウェーハの表層領域に残留するＬＳＴＤの寸法を示した説明図。
【図８】従来の半導体ウェーハの表面に存在するＣＯＰを測定する方法を示した説明図。
【符号の説明】
１ 半導体ウェーハ
２ ＬＳＴＤ
３ ＣＯＰ
１０ レーザ照射手段
１１ 可視光レーザ
１２ ＣＣＤカメラ
１３ ウェーハ搬送系
１４ Ｘ−Ｙステージ
１５ 処理装置
１６ 画像
ＩＬ１ 入射光
ＳＬ１ 散乱光
Claims (4)
- 半導体ウェーハの表面にシリコンのバンドギャップエネルギ以上のエネルギを有する可視光レーザを照射することで、半導体ウェーハの表面から少なくとも約２μｍまでの表層領域に含まれるボイド欠陥の平均密度と平均寸法または光散乱強度を測定する工程と、
測定された前記平均密度Ｄ及び前記平均寸法Ｌの間に、Ｄ×Ｌ３≦一定値の関係または光散乱強度ウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦一定値の関係が成立する半導体ウェーハを抽出する工程と、
抽出した半導体ウェーハにアニール処理を行う工程と、
を備えたことを特徴とする半導体ウェーハの製造方法。 - 前記半導体ウェーハを抽出する工程では、前記平均密度Ｄ（ｃｍ−２）及び前記平均寸法Ｌ（μｍ）の間に、Ｄ×Ｌ３≦０．５３の関係、または光散乱強度のウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦０．５３Ｋ（Ｋは測定装置により決定される定数）の関係が成立する半導体ウェーハを抽出し、
前記半導体ウェーハにアニール処理を行う工程では、還元性ガスまたは不活性ガス雰囲気中で、摂氏１１００度以上の一定温度で６時間以内半導体ウェーハを保持することを特徴とする請求項１記載の半導体ウェーハの製造方法。 - 半導体ウェーハの表面にシリコンのバンドギャップエネルギ以上のエネルギを有する可視光レーザを照射することで、半導体ウェーハの表面から少なくとも約２μｍまでの表層領域に含まれるボイド欠陥の平均密度と平均寸法または光散乱強度を測定する工程と、
測定された前記平均密度Ｄ及び前記平均寸法Ｌの間に、Ｄ×Ｌ ３ ≦一定値の関係または光散乱強度ウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦一定値の関係が成立する半導体ウェーハを抽出する工程と、
抽出した半導体ウェーハにアニール処理を行う工程と、
前記アニール処理を行った半導体ウェーハに素子を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記半導体ウェーハを抽出する工程では、前記平均密度Ｄ（ｃｍ −２ ）及び前記平均寸法Ｌ（μｍ）の間に、Ｄ×Ｌ ３ ≦０．５３の関係、または光散乱強度のウェーハ面内平均値Ｉｓと前記平均密度Ｄとの間にＤ×Ｉｓ≦０．５３Ｋ（Ｋは測定装置により決定される定数）の関係が成立する半導体ウェーハを抽出し、
前記半導体ウェーハにアニール処理を行う工程では、還元性ガスまたは不活性ガス雰囲気中で、摂氏１１００度以上の一定温度で６時間以内半導体ウェーハを保持することを特徴とする請求項３記載の半導体装置の製造方法。
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