CN1155065C - 半导体衬底的制造方法 - Google Patents

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Abstract

制备其表面层在含氢气的还原气氛中已热处理的单晶硅衬底;通过注入氧离子形成离子注入层;随后,利用离子注入层通过热处理形成埋入的氧化膜(BOX)层。由此得到具有在BOX层上形成且如COP等的缺陷数量显著减少的单晶硅层(SOI层)的SOI衬底。

Description

半导体衬底的制造方法
技术领域
本发明涉及半导体衬底和半导体衬底的制造方法,具体涉及在绝缘层上有单晶硅层的SOI(绝缘体上硅)衬底的制造方法,及用该方法制造的SOI衬底。本发明特别涉及由称做SIMOX(注氧分离)法制造的SOI衬底。
背景技术
现已对在绝缘材料上形成单晶硅半导体层进行了大量的研究,这是由于该技术广泛公知为绝缘体上硅(SOI)技术,它所提供的器件具有用通常的体硅衬底制造硅集成电路时不能获得的优点。具体地说,SOI技术有以下优点:
1.有助于隔离介质材料和高度集成的电路。
2.能得到优良的抗辐射生。
3.能减少浮动电容,并提高工作速度。
4.省略了阱工艺。
5.防止了闩锁。
6.通过减薄硅层制造金耗尽型场效应晶体管。
(在例如“Single-crystal silicon on non-single-crystal insulators”,edited by G.W.Cullen,Journal of Crystal Growth,Volume 63,No.3,pp429-590(1983)的专题文章中详尽地介绍了这些优点。)
此外,近些年来已报道了SOI衬底能增加MOSFET工作速度并降低其功率消耗(IEEE SOI conference 1994)。
而且,使用借助绝缘层将SOI层设置在支撑衬底上的SOI结构可以缩短器件处理步骤的时间,这是由于设置在绝缘层上的元件可以用比形成在体硅晶片上的元件更简单的工艺分离。
即,与MOSFET IC相比,希望SOI衬底不仅能增强IC的性能,而且降低整个制造成本,包括晶片成本和处理成本。
对SOI衬底的研究在约70年代就已广泛开展。研究广泛涉及在为绝缘材料的兰宝石衬底上异质外延生长单晶Si的方法(SOS:兰宝石上硅)、通过氧化多孔硅隔离介质材料形成SOI结构的方法(FIPOS:用多孔氧化硅完全隔离)、键合法以及氧离子注入法。
氧离子注入法是由K.Izumi最先报道的方法,现在称做SIMOX(K.Izumi、M.Doken和H.Ariyoshi:Electron Lett.14,p.593(1978))。该方法将氧离子以1017到1018/cm2数量级注入到硅晶片103内,如图11A(图11B)所示,然后在氩气-氧气的气氛中在1320℃左右的高温下退火形成氧化层105(图11C)。由此,在对应于注入离子的射程(Rp)的深度附近注入的氧离子与硅耦合,形成氧化硅层得到SOI衬底107。(利用SIMOX制造的SOI衬底以下称做“SIMOX晶片”)。
许多报道是关于SOI衬底能增加MOSFET的速度并降低其功率消耗的(详细介绍见Proceedings of 1994 IEEE Silicon-on-Insulator conference)。
随着驱动功率的增加,利用SOI衬底制造的完全耗尽型MOSFET期望具有更快的速度和较低速率的消耗功率。
此外,绝缘层设置在元件下的SOI结构允许用比形成在体硅晶片上的元件更简单的工艺分离元件,由此缩短器件处理步骤的时间。
即,与设置在体硅晶片上的MOSFET IC相比,SOI结构不仅增强了IC的性能,而且降低了包括晶片成本和处理成本在内的整个制造成本。
CZ晶片通常用做硅衬底以制造SIMOX晶片。CZ晶片为由切氏直拉(Czochrlski)法制造的单晶硅衬底。
CZ晶片含有如COP(晶体原生粒子)和FPD(流动图形缺陷)等体硅晶片特有的生长缺陷。
COP(H.Yamamoto,Problems Posed on Large Diameter Silicon Wafers,23rd Ultraclean Technology College(Aug.19%))和FPD(T.Abe,Extended Abst.Electrochem.Soc.Spring Meeting Vol.95-1,p596(May,1995))的尺寸为约0.1到0.2μm的数量级。
以后将详细地介绍COP和FPD。
当用CZ晶片制造超大LSI时,由于针对生长缺陷用足够的裕度制造器件,因此如COP等的缺陷通常对器件特性影响很小。
然而,以DPAM作为一个例子,由于设计规则已将16M-DRAM改为0.5μm,而64M-DRAM改为3.5μm,COP对器件的特性和它的成品率的影响越来越显著。
最重要的是,据说设计规则将改为1G-DRAM为0.1到0.15μm。
发明内容
本发明的基本目的是提供一种具有极少缺陷的半导体衬底,及半导体衬底的制造方法。
本发明的另一目的是提供一种制造具有SOI层的SOI衬底的方法,SOI层不含或含有少量如COP、FPD和OSF等体硅晶片特有的缺陷,SOI衬底包括具有优异质量的埋入氧化膜。
根据本发明的一个方案,提供一种半导体衬底的制造方法,包括以下步骤:
制备氢气退火的单晶硅衬底;
通过将离子注入到单晶硅衬底内形成离子注入层;以及
在单晶硅衬底内形成埋入绝缘膜。
根据本发明的另一个方案,提供一种上述提到的制造半导体衬底的方法,其中制备氢气退火的单晶硅衬底之后以及形成离子注入层之前,在单晶硅衬底上形成保护层,离子由保护层一侧注入。
根据本发明的又一个方案,提供一种上述提到的制造半导体衬底的方法,包括形成离子注入层之前清洗单晶硅衬底的步骤。
根据本发明的再一个方案,提供一种上述提到的制造半导体衬底的方法,其中形成埋入绝缘膜之后,在氧化气氛中热处理单晶硅衬底。
根据本发明的还一个方案,提供一种由以上提到的方法得到的半导体衬底。
本发明的工艺包括:在含有氢气的还原气氛中热处理Si衬底、在COP等的缺陷已减少的层中或位于该层下的部分形成离子注入层、热处理所得结构以形成埋入的氧化Si层,可以排除或减少如CZ晶片等体Si特有的缺陷。由此,本发明能提高产品的成品率。据说虽然将来需要更大直径的晶片,但需要的直径越大,拉制出高质量的单晶体硅就越难,由此这种体晶片的质量将降低。因此,在SIMOX晶片的工艺中氧离子注入步骤之前,需要在含氢气的还原气氛中更多地热处理硅衬底。
附图说明
图1为示例性地示出根据本发明半导体衬底制造方法的流程图;
图2A、2B和2C为示例性地示出根据本发明半导体衬底制造方法的示意性剖面图;
图3为说明含在硅衬底中的COP的示意图;
图4为说明含在硅衬底中的COP的示意图;
图5为说明含在硅衬底中的COP的示意图;
图6A、6B、6C和6D为说明本发明第一实施例的示意剖面图;
图7为说明本发明第二实施例的流程图;
图8A、8B、8C、8D和8F为说明本发明第二实施例的示意剖面图;
图9A、9B、9C、9D和9E为说明本发明第三实施例的示意剖面图;
图10A、10B、10C和10D为说明本发明第一实施例的另一个例子的示意剖面图;以及
图11A、11B和11C为说明常规SIMOX晶片制造步骤的示意剖面图。
具体实施方式
首先参考图1所示的流程介绍本发明。
首先,制备已在含有氢气的还原气氛中热处理(以下称做“氢气退火”)的单晶硅衬底(S1)。通过将氧离子注入到单晶硅衬底内形成离子注入层(S2)。然后通过在要求的条件中热处理单晶硅衬底,在单晶硅衬底中形成埋入氧化物(BOX)层(S3)。以此方式得到根据本发明的SIMOX。
下面更具体地介绍本发明:
如图2A所示,制备具有已在含氢气的还原气氛中热处理过的表面层22的单晶硅衬底21。表面层为缺陷较少层,其中如COP等体硅晶片特有的生长缺陷和如OSF等的缺陷显著减少(表面层22在下面称做“缺陷较少层22”)。具体地说,以上提到的单晶硅衬底21中的表面层是比相同衬底的另一部分中COP或FPD或OSF的数量少的层。虽然在图2A中已氢气退火的表面层22与另一区域23清楚地区分开,但实际上表面层22和另一区域23之间的边界并不清楚。图6A到6D中的标号63、图8A到8F中的标号83、图9A到9E中的标号93以及图10A到10D中的标号123也表示与图2A到2C中所示的区域23相类似的区域,而不是形成在衬底上的表面层。
然后,通过注入氧离子形成图2B所示的离子注入层24。
利用离子注入层24,通过进行所需的热处理形成埋入氧化物(BOX)层25(图2C)。以此方式得到在BOX层25上具有单晶硅层(SOI层)26的SOI衬底27。
本发明可以得到高质量的SIMOX晶片,在其表面和SOI层26的内部不存在如COP等的缺陷,或者含有所述缺陷的数量显著少于常规体硅晶片中的缺陷数量。
如COP、FPD和OSF等体晶片特有的缺陷是通常用来制造SIMOX晶片的CZ晶片中固有的。虽然目前为止这些缺陷的成因还不清楚,有报道称每种缺陷都与含在晶片中的氧浓度密切相关,如COP和FPD等的缺陷容易在高氧浓度下产生(例如,“Problems on Silicon Crystal Wafers”(Realize Co.,Ltd.)p.55)。
OSF(oxidation induced stacking fault,氧化诱生堆垛层错)由微缺陷产生,微缺陷作为晶片的晶核在它的生长期间引入,在氧化步骤可以看到。例如对晶片表面进行湿氧化时,可以观察到环形OSF。
此外,不必进行热处理就可以观察到的COP和FPD可以认为是由相同原因引起的缺陷,虽然这些缺陷都没有严格的定义,但COP是指在作为RCA清洗溶液的一个组成溶液的SC-1(NH4OH/H2O2)溶液中湿腐蚀晶片之后,利用光散射用微粒子检测器或异物检测器可以检测到的腐蚀凹坑,FPD是指在Secco溶液(K2CrO7/HF/H2O)中湿腐蚀晶片约30分钟之后,通过光学显微镜观察到的腐蚀凹坑。
本发明形成SOI层26自身,由此不含有如COP等的缺陷或者数量显著减少,这是由于它形成表面层22,其中通过用氢气退火硅衬底的表面,然后通过将氧离子注入到硅衬底内形成BOX层25,以上介绍的如COP等缺陷就消失或减少。
下面参考图3介绍通过氢气退火COP消失的原因。
在图中,标号31和32分别表示示意性地表示的COP和硅原子。标号33表示氧化膜。
可以认为几纳米厚的氧化膜33存在于COP31的内壁上。当硅衬底氢气退火时,通过氢气的还原功能除去氧化膜33,由于Si原子的重新排列,缺陷部分逐渐埋入,COP31最终消失(Denshi-Zariryou(Electronic Materials),June,pp.22-26(1998))。
传统上一直尝试利用氢气退火得到高质量的SIMOX晶片。
(用图11A到11C中的标号进行充分地说明)。
日本专利申请公开No.10-41241公开了一种形成BOX层105之后进行的氢气退火。根据该专利,氢气退火的温度在800℃和1000℃之间的范围内,不低于SOI层106的晶格之间的氧被还原的温度,并且不高于在BOX层105的界面上的氧化膜不被还原的温度。
图4为图11B中区域114的放大图。在硅晶片的氧离子注入层104中,氧离子分布在射程范围Rp的中心(图4中的49)周围相当宽的范围内。当对晶片进行预定的热处理时,在氧浓度很低的区域内存在的氧聚集在氧浓度很高的射程范围Rp的中心49的周围,由此与热处理前相比分布变窄。图4中长线的密度示意性地表示了氧的浓度。图4示出了由射程范围Rp的中心49降低的氧浓度。
然而,当COP 41存在于离子注入层104的附近时,氧离子不仅聚集在射程范围Rp的中心49,也聚集在COP 41的周围。因此,生长的COP 51大于形成BOX层55之前的COP(图5)。由于如上所述COP在它的内壁上有氧化膜,使它内部的氧浓度高于周围的氧浓度,因此应该考虑所述生长。
形成BOX层55之后,COP 51特别在BOX层55的附近生长变大,由此很难除去。
此外,日本专利申请公开No.64-72633和No.8-4161公开了一种将氧离子注入到硅衬底内之后,不是在氩-氧混合气体中而是在氢气气氛中进行热处理形成BOX层105。
虽然氧离子注入层104中的氧浓度分布在射程范围Rp周围相当宽的范围内,但通过热处理这种分布变窄,并且形成了BOX层105。
因此,当尝试氢气退火晶片以消除存在于BOX层105的界面附近的COP时,促使形成BOX层105的氧也被还原,并最终被除去。换句话说,随着COP的消失,形成BOX层使用的氧被损耗,由此BOX层变薄。
根据本发明,氧离子注入到硅衬底内之前,对硅衬底氢气退火。
(硅衬底)
优选使用体硅晶片,特别是CZ晶片,作为硅衬底,用氢气退火硅衬底制备其表面层22含有很少量如COP等的缺陷的衬底。
此外,不仅CZ晶片而且由MCZ(磁控切氏直拉)法制备的硅晶片(以下称作MCZ硅晶片)也可优选用做要进行氢气退火的硅衬底。已有MCZ法制造的晶片比CZ法更有效地抑制含在硅中的COP长大的报道(Denshi-Zairyou(Electronic Materials),June(1998),p.22)。通过氢气退火MCZ硅晶片,可以形成比用氢气退火CZ晶片得到的缺陷更少、质量更高的缺陷较少层22。
同样优选地,应在确定使用的硅晶片的电阻率时考虑氢气退火引起的如硼或磷等的杂质由硅内部向外扩散的事实。
(通过氢气退火形成缺陷较少层的步骤)
当对通常含有1018atom/cm3数量级氧的CZ硅晶片氢气退火时,氧从晶片的内部扩散到外部,由此晶片表面及其附近内的氧浓度降低。
氧浓度的降低提高了晶片的表面层质量,由此可以形成有较少量如COP和OSF等缺陷的表面层22(表面层下称“缺陷较少层”)。
提到COP,CZ硅晶片含有密度为105到107/cm3的COP,8英寸的CZ晶片例如在它的表面附近内每单位晶片含有数量为400到500个COP。然而,当氢气退火CZ硅晶片时,表面附近内的COP数量显著减少到10左右。即,形成基本上无缺陷的层(DZ层;剥蚀区)。这里“每单位晶片的数量”是指由晶片占据的每单位面积内COP等的数量。当为8英寸晶片时,单位晶片的数量为在大约324cm2的面积内COP的数量。
考虑SOI层的所需要的厚度,优选通过氢气退火形成缺陷较少层22,由此具有500到5000mm数量级的厚度。
缺陷较少层22中的氧浓度不高于1×1018atom/cm3,优选不高于5×1017atom/cm3,最好不高于1×1017atom/cm3
希望缺陷较少层22内每单位体积的COP密度不低于0/cm3,并且不高于5×106/cm3,优选不低于0/cm3且不高于1×106/cm3,最好不低于0/cm3且不高于1×105/cm3。特别希望从表面层22的最外表面到注入离子的射程范围深度区域中COP的密度在上述范围内。
此外,对于8英寸晶片,要求缺陷较少层22内每单位晶片的COP数量不小于0且不大于500,优选不小于0且不大于100,更好不小于0且不大于50,最好不小于0且不大于10。特别希望晶片表面上单位晶片的COP数量在上述不小于0且不大于100的范围内。由于COP分布在晶片的表面上,集中地聚集在晶片的中心周围约6cm的范围内,因此希望12英寸晶片或更大晶片每单位面积的COP数量与8英寸晶片的数量级相同。“每单位晶片的数量”是指“单位晶片面积的数量”,对于8英寸晶片,例如是每约324cm2的COP数量。
此外,希望晶片表面的每单位面积的数量不小于0/cm2,且不大于1.6/cm2,优选不小于0/cm2且不大于0.5/cm2,最好不小于0/cm2且不大于0.05/cm2
缺陷较少层22的每单位面积的FPD数量不小于0/cm2且不大于5×102/cm2,最好不小于0/cm2且不大于1×102/cm2
当由OSF限定缺陷较少层22时,希望每单位面积的OSF密度不低于0/cm2且不高于100/cm2,优选不低于0/cm2且不高于50/cm2,最好不低于0/cm2且不高于10/cm2
热处理形成缺陷较少层22时使用的含氢气的还原气氛可以由100%的氢气、氢气和稀有气体(例如Ar、He、Ne、Xe或Kr)的混合气体或氢气和氮气的混合气体。
希望在不低于500℃且不高于硅衬底熔点的温度下进行氢气退火,优选不低于800℃且不高于硅衬底的熔点,最好不低于1000℃且不高于硅衬底的熔点。特别是,在高于1000℃并且小于硅熔点的温度下的氢气退火对大量减少COP等非常有利。硅的熔点近似1412℃。
考虑到加于热处理炉的扩散速度和氧的含量,优选将退火温度设置在不低于800℃并且不高于1350℃的退火温度。最好退火温度高于1000℃并且不高于1350℃。
虽然用于氢气退火的含氢气气氛的压力可以设置在常压的水平、更小的压力或更大的压力,优选地,气氛保持在常压的水平(1×105Pa)或不高于常压的且不低于1×104Pa。同样优选在大气压-100mm水柱的稍微减小的压力下进行氢气退火。通过在减小的压力下进行退火,可以有效地减少由氧向外扩散引起的如COP等的缺陷,尽管效果取决于热处理使用的炉结构。
通常的垂直型热处理炉或水平型热处理炉可以用于氢气退火。炉可以使用电阻加热器、高频加热器等。
通过利用RTA(快速热退火)使用的灯照射进行氢气退火。此时,使用卤素灯或弧光灯的红外线退火装置、使用氙闪光灯的闪光灯退火装置等可用作快速退火装置。加热使用的灯特别是可以在短时间内进行氢气退火。
氢气退火可以进行几秒到几十小时,优选几秒到几小时。
(注入氧离子的步骤)
进行将氧离子注入到其表面层22为缺陷较少层的硅衬底21内的步骤之前,优选通过氧化表面层22的表面在硅衬底21上形成氧化硅层,由此氧离子从氧化硅层一侧注入。如以下具体方式的热氧化用于以上提到的氧化:
有氮气载体气和氧气流动的所谓干O2氧化、氧气由热水提供的所谓湿O2氧化、使用100%蒸汽或带氮气的蒸汽的所谓蒸汽氧化、燃烧氢气和氧气产生水蒸气然后提供蒸汽的所谓热致氧化、流动有以氮气作为载体气穿过液氧而制备的氧气的所谓O2分压氧化、以及盐酸气体与氮气和氧气一起添加的所谓盐酸氧化。氧化硅层起保护层的作用,防止硅衬底的表面被注入离子变粗糙。可以通过氮化表面层22形成氮化硅层,来代替氧化硅层。
很显然,可以通过如热CVD法或等离子体CVD法等的CVD方法,在表面层22上淀积氧化硅膜或氮化硅膜来形成保护膜。
优选保护层的厚度为几纳米到几微米厚。
虽然在图2A到2C中,离子注入层24位于缺陷较少层22内,但离子注入层24可以位于表面层22内或外部,或表面层22和区域23之间的界面上,只要起SOI层26作用的单晶硅层为缺陷较少层即可。在图2A中,区域23占据了硅衬底的所有部分,而不是通过氢气退火制成缺陷较少层的区域(表面层22)。希望注入离子时使离子的注入范围Rp(注入深度)位于表面层22内,如图2A所示。
很显然整个范围、硅衬底的上表面或下表面形都可成为缺陷较少层22。
例如如图10A到10D所示,可以形成离子注入层124。下面参考10A到10D示例性地简要地介绍本发明的一个实施例。
首先,由单晶Si晶片构成的衬底121制备为Si衬底,至少衬底的主表面在含氢气的气氛中热处理,由此形成具有很少量的由于体硅造成的缺陷的表面层122。虽然清楚地描绘出表面层122似乎与衬底121的其余部分有边界清楚地区分开,实际上表面层122是逐渐地变化。此外,起保护层作用的绝缘层128可以根据要求形成在表面层122上(图10A)。
然后,从衬底121的主表面侧,即表面层122一侧注入氧离子。在衬底121的下面区域123和表面层128或表面层122内部之间的界面附近形成离子注入层124。优选地,调节注入能量和注入速率,以便热处理之后离子注入层124变为氧化硅层且在调节了注入能量和注入速率的条件下注入离子时,热处理表面层122和下部区域123之间的界面包括在氧化硅层内(图10B)。
然后,如图10C所示热处理衬底121。
由此在位于衬底121的主表面一侧上的单晶硅层122下形成氧化硅层(埋入的氧化硅层)。
由于如上所述留在氧化硅层125上的单晶硅层122已在含氢气的还原气氛中热处理,所以在氧化硅层125中抑制了FPD和COP的产生。
通过从表面层122除去氧化膜128,得到如图10D所示的半导体衬底(SIMOX晶片)。很显然,在马上要进行器件处理步骤之前不能除去表面氧化膜128,以防止表面被玷污。由此得到的单晶硅层122借助氧化硅层125变得平坦并均匀地减薄,由此形成的单晶硅层在晶片的整个范围上具有较大面积。由此得到的半导体衬底可优选地用于制造绝缘的电子元件。
除去表面氧化膜128之后,可根据需要在含氢气的还原气氛中再次热处理半导体衬底。通过这些热处理粗糙的表面被平滑了。由于不用机械抛光功能强于化学腐蚀功能的接触抛光,热处理在表面上没有产生轻微的划痕,所以热处理可以使表面平滑。
虽然可以1keV到10MeV范围内的加速电压注入氧离子,但离子注入层的厚度改变取决于加速电压的大小,优选使用几十keV到500keV数量级的加速电压。
注入辐射剂量为1.0×1016/cm2到1.0×1019/cm2,优选为在5.0×1016/cm2到5.0×1018/cm2的范围内。
希望氧离子的注入温度在-200℃到700℃的范围内,优选在0℃到700℃的范围内,最好在室温到700℃的范围内。特别是,离子注入期间衬底的温度优选为550℃到650℃,由此得到漏电流小的合适的埋入氧化膜。
要将氧离子注入到半导体衬底内,通常用质量分离装置从离子源发射的各种离子种类仅选择出氧离子(O+)、在需要的加速电压下加速选择的O+离子、并用通过加速得到的离子束将离子注入到硅衬底内。要将离子注入到衬底的整个表面内,用离子束扫描硅衬底的同时注入离子。很显然,本发明并不局限于所述方法。
另一方面,优选通过等离子体掺杂(等离子体浸入离子注入)注入氧离子(Jingbao Liu et al.,Appl.Phys.Lett.67,2361(1995))。
该方法不是投射离子束,而是一次照射大面积,由此可以缩短注入氧离子需要的时间,而且减少了半导体衬底的制造成本。
此外,当需要氮化硅层代替氧化硅层作为SOI衬底的绝缘层时,本方法能够注入代替氧离子的氮离子。
此外,可以用多个步骤注入离子,同时改变注入辐射剂量和/或注入能量(加速电压)。当注入能量改变时,优先选择第二步骤的注入能量级别低于第一步骤注入能量级别。当离子以多个步骤注入时,可以选择不同种类的离子在不同的步骤注入到硅衬底内。当以两个步骤注入离子时,优选地,注入第一种离子,然后注入比第一种离子轻的第二种离子。例如,分别选择氧离子和氢离子作为第一种和第二种离子。
如果在形成离子注入层之前在硅衬底的最上表面没有形成保护层,在形成离子注入层之后在硅衬底的表面上形成保护层也是优选的。在这种情况中,保护层能够防止衬底的表面被形成BOX层阶段的高温热处理变得粗糙。
(形成BOX层的热处理步骤)
形成为埋入氧化膜即BOX层的热处理气氛是主要包括选自氧气、氮气、Ar、He、Ne和Xe的一种气体的气氛,优选通过用惰性气体(例如,氩气和氧气的混合气体气氛)稀释的氧气制备的气体气氛。
此外,可以通过在含有氢气的还原气氛中热处理形成BOX层。
形成BOX层的热处理温度为不低于600℃并且不高于硅熔点的温度,优选不低于800℃并且不高于硅熔点的温度,最好不低于1000℃并且不高于1400℃。当在含有氢气的还原气氛中形成BOX层时,优选选择不低于800℃并且不高于1000℃的温度。
形成BOX层的热处理时间不短于0.5小时并且不长于20小时,优选不短于2小时并且不长于10小时。虽然优选热处理时间尽可能地短以降低制造成本,但希望能将热处理时间确定为可以形成均匀和连续的BOX层。
可以在常压、低压或高压下形成BOX层。
通过形成BOX层得到SOI衬底,当SOI层26表面粗糙时,优选在除去表面氧化膜之后使SOI层表面平滑。
具体地说,通过化学机械抛光(CMP)或氢气退火使SOI层的表面平滑。可以用做CMP的磨料为硼硅玻璃、二氧化钛、氮化钛、氧化铝、硝酸铁、氧化铈、硅胶、氮化硅、碳化硅、石墨和金刚石的抛光晶粒,或由这些抛光晶粒和如H2O2或KIO3以及如NaOH或KOH等的碱溶液组成的磨料晶粒液。
通过在100%的氢气或氢气和稀有气体(Ar、Ne等)的混合气体组的气氛中氢气退火使SOI层的表面平滑。氢气退火使硼和磷从SOI层扩散出,由此增加了SOI层的电阻。
氢气退火的温度不低于800℃并且不高于硅熔点的温度,优选不低于800℃并且不高于1350℃,最好不低于850℃并且不高于1250℃。
虽然用于氢气退火的含氢气氛可以保持在常压或低压下,但优选在常压(1×105Pa)或低于常压并且不低于1×104Pa的压力下进行退火。在常压一100mm水柱数量级的稍低压对于氢气退火最优选。
当保护层形成在表面层22上时,形成BOX层125之后根据需要除去保护层。通过抛光、研磨、干腐蚀或湿腐蚀除去保护层(可以使用的腐蚀剂为氟代氮化物系列、1,2-乙二胺系列、KOH系列或联氨系列腐蚀剂。此外,可以使用的腐蚀剂为氢氟酸、添加有过氧化氢和乙醇中的至少一个的氢氟酸混合液、或添加有过氧化氢和乙醇中至少一个的缓冲的氢氟酸混合液)。
本发明通过减少或消除SOI层中的COP可以增加器件的成品率。在目前的情况下,具有较大直径的晶片使得增加晶体的质量变得更困难,应该考虑到体晶片的质量下降。
因此,在注入氧离子之前更需要用氢气退火硅衬底。
现在,介绍本发明的优选实施例。
实施例1
现在参考图6A到6D介绍本发明的第一实施例。
首先,制备硅衬底61,在含有氢气的还原气氛中至少热处理衬底的主表面。氢气退火形成不存在如COP等缺陷或有极少量的这种缺陷的缺陷较少层的表面层62(图6A)。
然后,保护层68形成在表面层62上。保护层68为例如通过热氧化表面层62的表面得到的氧化硅层。很显然,可以根据需要形成和不形成保护层68。
通过从硅衬底61一侧,即从表面层62的一侧注入氧离子形成离子注入层64(图6C)。通过调节加速电压和注入辐射剂量,进行离子注入以便得到需要的埋入氧化膜(BOX)层。
通过加热硅衬底61,离子注入层64改变为BOX层65,如图6D所示。随后,通过除去保护层68可以得到不含如COP等缺陷(或含有极少量缺陷)的SOI层66。很显然,直到即将要处理器件时才能除去保护层67,以防止表面粘污。
当SOI层66的表面粗糙到不允许的程度时,通过CMP或氢气退火平滑。
以此方式完成SIMOX 67。该晶片优选用于制造绝缘的电子元件。
实施例2
首先参考图7的流程介绍本发明的第二实施例。
制备已氢气退火的单晶硅衬底(S1)。在单晶硅衬底上形成表面保护膜之后,通过将氧离子注入到硅衬底内形成离子注入层(S2)。然后,通过在要求的条件中热处理单晶硅衬底,在单晶硅衬底内形成BOX层(S3)。这些步骤类似于图1中显示的流程。在步骤(S2),可以根据需要省略保护膜的形成。
在此实施例中,形成BOX层之后清洗硅衬底(S4),以便再次形成注入层(S5)。然后,进行和(S3)一样的热处理形成BOX层(S6)。以此方式完成SIMOX晶片(S7)。当颗粒存在于衬底表面上时,颗粒可以起掩模的作用,在一些区域没有形成离子注入层。此实施例能够防止氧离子非均匀地注入,这是由于形成BOX层之后清洗了硅衬底的表面,然后再次注入离子。
虽然两个离子注入步骤示在图7中,但根据需要离子注入步骤可以重复任意次。此外,优选步骤(S1)之后和步骤(S2)之前清洗硅衬底。
此外,可以在完成最后的离子注入步骤之后用一个步骤进行热处理形成BOX层。
参考图8A到8F介绍所述实施例。
制备已氢气退火并且含有极少量如COP等缺陷的表面层82的硅衬底81(图8A)。保护层88形成在表面层82上(图8B)。标号89表示粘附到硅衬底的颗粒。优选保护层88以防止表面由于注入离子变粗糙,但也可以根据需要不形成。
形成图8C所示的离子注入层84。颗粒89起掩模的作用,由此产生没有形成离子注入层的区域。虽然离子注入层84形成在图8C所示的表面层82内,很显然该位置不是局限性的。
通过进行预定的热处理随后形成埋入的氧化膜(BOX)层85,由于颗粒89的影响,BOX层同样制得不连续(图8D)。
然后,清洗硅衬底81除去颗粒89(未示出)。清洗之后,再次形成离子注入层74(图8E),通过进行需要的热处理形成BOX层75。
除去表面保护层88之后,在含有氢气的还原气氛中,通过热处理SOI层86的表面完成具有非常平滑SOI层的SIMOX晶片87(图8F)。
可以用作化学试剂清洗硅衬底的是DHF(HF和H2O的混合溶液)、APM(含有NH4OH和H2O2的混合溶液)、HPM(含有HCl和H2O2的混合溶液)、SPM(含有H2SO4和H2O2的混合溶液)、FPM(含有HF和H2O2的混合溶液)、BHF(含有NH4F、HF和H2O的混合溶液)等。
实施例3
图9A到9E是示出本发明第三实施例的示意性剖面图。
制备具有已氢气退火的表面层92和形成在表面层92上的保护层98的硅衬底91(图9A)。根据需要可以省略保护层98。通过从表面层98一侧注入氧离子形成离子注入层94,如图9B所示。
随后,通过进行需要的热处理形成BOX层95(图9C)。在非氧化气氛中形成BOX层时,同样优选预先添加非氧化气氛或很少的氧气。
然后,根据需要除去保护层98,然后对硅衬底91进行高温热处理,即在氧化气氛中的ITOX(内部的热氧化)处理。
ITOX处理不仅再次在SOI层92的表面上再次形成表面氧化膜99,而且使内部的BOX层95变厚,由此增加了BOX层的可靠性(图9D)。可以省略在ITOX处理之前除去保护层98。
在形成离子注入层94之前不形成保护层98时,可以在形成离子注入层94之后形成保护层。
具体地说,需要组成氧气和惰性气体(Ar、Ne等)的氧化气氛。
要限制形成表面氧化膜的速度并促使内部氧化膜变厚,需要降低气氛中的氧气浓度并增加热处理温度。
对于ITOX处理,优选使用含氧气的气氛,具体地由氧气和惰性气体(Ar、Ne等)组成的气氛。此外,可以在保持在常压、低压或高压下的气氛中进行ITOX处理。气氛中的氧气浓度可以在1%到100%的范围内。
优选在1000℃到不高于硅熔点的温度范围内进行ITOX处理,最好在1150℃到不高于硅熔点的范围内。特别是,当提高埋入氧化膜的质量时,优选在不低于1200℃的温度进行处理,优选在不低于1300℃并且不高于硅熔点的范围内。
根据需要除去表面氧化膜99,可以得到SOI层的表面上有极少量如COP等缺陷的SIMOX晶片97和具有高可靠性的BOX层(图9E)。要防止表面被沾污,可以不除去保护层99直到处理器件前的步骤。
除去表面氧化膜99之后,通过在含氢气的还原气氛中热处理可以增加SOI层92的平坦度。
例1
将通过CZ法制造的两个8英寸单晶硅衬底(CZ晶片)制备为硅衬底。在含有氢气的还原气氛中热处理一个衬底。处理条件为100%氢气组成的气氛,1200℃和两个小时。为对比起见没有热处理另一个衬底。
用180keV的加速能量和1.5×1018/cm-2的密度注入氧离子。离子注入期间,衬底保持在550℃的温度。
随后,在O2(10%)/Ar(90%)的气氛中于1350℃热处理每个衬底四个小时。
完成的每个衬底为179nm厚的单晶硅半导体层(SOI层)和400nm厚的埋入氧化硅层(BOX层)的SIMOX晶片(SOI晶片)。
为了检测SOI层表面上的COP,用SC-1清洗液(1.0wt%的NH4OH、6.0wt%的H2O2和水的混合液)处理SOI晶片十分钟。使用表面颗粒检测器(例如,KLA-Tencor公司制造的SP-1)计数SOI晶片表面上的COP数量(在0.1到0.2μm的数量级)。
检查用没有进行氢气退火的硅衬底制造的SOI晶片,每单位晶片有200个COP。
另一方面,检查用在氧离子注入之前已氢气退火的CZ晶片的硅衬底制造的SOI晶片,每单位晶片有5个COP。以此方式,可以显著减少SOI晶片中由CZ-Si衬底造成的缺陷即COP的数量。
通过抛光或氧化和剥离氧化膜从SOI层除去约79nm厚的表面之后,对比每单位晶片的COP数量时,表面颗粒检测器显示在没有氢气退火的SOI晶片的表面上有250个COP,在注入氧离子之前已氢气退火的SOI晶片的表面上有7个COP。
此外,在注入氧离子之前,通过氧化Si衬底的表面形成保护层,可以有效地防止表面被注入离子变得粗糙。
可以进一步通过形成BOX层之后用氢气退火硅衬底减少如COP等的缺陷。
此外,优选在形成离子注入层之前,通过对硅衬底的表面热氧化形成氧化硅层作为保护层。当通过对通常的CZ晶片热氧化形成氧化硅层时,虽然在晶片内形成OSF,且在形成SOI层的区域内存在的缺陷影响最终的SOI层,对已氢气退火的表面层22的表面氧化的本发明能够防止产生OSF。应该考虑能得到所述效果,这是由于通过在形成保护层之前氢气退火硅衬底降低了衬底表面上的氧气浓度。
例2
制备通过CZ法制造的七个单晶硅衬底作为硅衬底,在以下列出的条件下在含氢气的还原气氛中热处理:
(1)在100%的H2中,1200℃,一小时
(2)在100%的H2中,1200℃,两小时
(3)在100%的H2中,1200℃,四小时
(4)在100%的H2中,1100℃,四小时
(5)在4%H2和96%的Ar中,1100℃,四小时
(6)在100%的H2中,1150℃,十分钟
(7)氧离子注入之前没有氢气退火
为对比起见,CZ晶片没有氢气退火。
通过对热氧化硅衬底的表面层的表面热处理形成50nm厚的表面硅氧化膜。形成氧化膜以防止表面被注入的离子变得粗糙。很显然,根据需要可以不形成这些氧化层。
O+离子以180keV、2×1018cm-2的密度注入穿过表面硅氧化膜。在550℃的温度进行离子注入。通过离子注入,形成具有少量缺陷的表面层,以及在表面层和原始衬底之间的界面附近内有浓度峰值的离子注入层。
随后,在O2(10%)/Ar(90%)的气氛中于1350℃热处理衬底四个小时。通过除去表面氧化膜,完成了每个由单晶硅半导体层(SOI层)150nm/埋入氧化硅层400nm组成的SOI晶片。
为了检测SOI层表面上的COP,用SC-1清洗液(1.0wt%的NH4OH、6.0wt%的H2O2和水的混合液)处理SOI晶片十分钟。使用表面颗粒检测器(例如,KLA-Tencor公司制造的SP-1)计数SOI晶片表面上的COP数量。
检查用没有氢气退火的硅衬底制造的SOI晶片,每单位晶片有200个COP。另一方面,在条件(1)到(6)中处理的SOI晶片上的COP数量不大于20,当然数量可以多些或少些。特别是条件(3)能够得到有三个COP的SOI晶片,可以说基本上没有如COP等的缺陷。
将完成的SOI衬底浸在49%HF溶液中十分钟,此后通过光学显微镜观察。当在SOI层中存在COP时,HF腐蚀氧化硅层,可以观察到显示氧化硅层的腐蚀部分的COP和圆形缺陷。条件(7)中处理的SOI晶片在氢气气氛中没有热处理,其HF缺陷在1.5/cm2左右,而在条件(3)中处理的SOI晶片的HF缺陷为0.05/cm2
例3
制备和例2中(2)一样在100%的氢气中1200℃下热处理两小时的CZ-Si晶片。
O+离子以180keV、2×1017cm-2的密度注入穿过表面硅氧化膜。离子注入期间,衬底保持在550℃的温度。
随后,每个衬底在O2(10%)/Ar(90%)的气氛中于1350℃热处理四个小时。由此形成的埋入的硅氧化膜的厚度在100nm的数量级。
清洗晶片之后,再次以180keV、5×1017cm-2的密度注入O+离子,对晶片进行类似的热处理。重复清洗、离子注入和热处理直到注入总量2×1018cm-2的氧。
通过除去表面氧化膜,完成了由150nm的SOI层/400nm的埋入氧化硅层组成的SOI晶片。
和例1一样地测量SOI层表面上的COP数量,测量显示COP为每单位晶片五个的数量级,由此晶片基本上没有如COP和FPD等由CZ-Si衬底造成的缺陷。
例4
和例2中(2)一样通过在氢气气氛中热处理CZ-Si晶片制备表面上有少量缺陷的Si晶片。
此外,通过热氧化形成晶片表面的单晶硅层(SOI层)的表面形成20nm厚的硅氧化膜。
O+离子以180keV、4×1017cm-2的密度注入穿过表面硅氧化膜。离子注入期间,衬底保持在550℃的温度。
随后,每个衬底在O2(10%)/Ar(90%)的气氛中于1350℃热处理四个小时,将离子注入层变为埋入的氧化硅层。以此方式完成由300nm的SOI层/90nm的埋入氧化硅层组成的SOI晶片。
随后,在O2(70%)/Ar(30%)的气氛中于1350℃下进一步热处理晶片四个小时。通过从SOI层除去表面氧化膜,完成175nm的SOI层/110nm的埋入氧化硅层组成的SOI晶片。
由于SOI层为通过在氢气气氛中热处理缺陷减少的单晶硅层的一部分,所以晶片上如COP和FPD等的缺陷在每单元晶片为5个的数量级。
例5
通过在100%的氢气中于1200℃下处理具有0.005Ω·cm(100)电阻率的掺杂Sb的n型硅晶片制备Si衬底。
此外,通过在衬底的表面上热氧化形成50nm厚的硅氧化膜。
O+离子以180keV、4×1017cm-2的密度注入穿过硅氧化膜到达晶片的表面。离子注入期间,晶片保持在550℃的温度。
随后,在O2(10%)/Ar(90%)的气氛中于1350℃热处理晶片四个小时。由此完成由300nm的SOI层/90nm的埋入氧化硅层组成的SOI晶片。
在O2(70%)/Ar(30%)的气氛中于1350℃下进一步热处理SOI晶片四个小时。通过从晶片表面除去氧化膜,完成200nm的SOI层/120nm的埋入氧化硅层组成的SOI晶片。
SOI晶片的SOI层基本上没有如COP和FPD等由CZ-Si衬底造成的缺陷。
例6
制备具有0.01Ω·cm电阻率的p+型CZ-Si晶片。
通过在100%氢气中1200℃下热处理两个小时氢气退火晶片。
此外,通过在衬底的表面热氧化形成50nm厚的SiO2层。以180keV、2×1018cm-2注入O+离子穿过表面硅氧化膜。离子注入期间,衬底保持在550℃的温度。
随后,在O2(10%)/Ar(90%)的气氛中1350℃热处理衬底四个小时。通过除去表面氧化膜,完成150nm的SOI层/400nm的埋入氧化膜组成的SOI晶片。
SOI层基本上没有如COP和FPD等CZ-Si衬底造成的缺陷。
随后,在使用钯合金用氢气精炼机纯化的100%高纯氢气的气氛中热处理SOI晶片(1100℃,4小时)。测量所述SOI晶片的表面粗糙度,结果显示粗糙度的均方根从热处理前的Rrms=0.5nm提高到0.3nm。
此外,热处理之前为2×1018/cm3的SOI晶片内硼浓度热处理之后降低到不高于5×1015/cm3的级别。
形成SOI层之后,从降低表面粗糙度和衬底中杂质密度的角度来看,也应优选对其表面氢气退火。

Claims (26)

1.一种半导体衬底的制造方法,包括以下步骤:
制备氢气退火的单晶硅衬底;
通过将离子注入到所述单晶硅衬底内形成离子注入层;以及
在所述单晶硅衬底内形成埋入的绝缘膜。
2.根据权利要求1的半导体衬底的制造方法,其中在制备所述氢气退火的单晶硅衬底之后和形成所述离子注入层之前,在所述单晶硅衬底上形成保护层,且离子从所述保护层一侧注入。
3.根据权利要求1或2的半导体衬底的制造方法,其中所述氢气退火的单晶硅衬底在其表面上有缺陷较少层。
4.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层是其中的晶体原生粒子、或流动图形缺陷、或氧化诱生堆垛层错的数量少于所述单晶硅衬底的其它区域的层。
5.根据权利要求1或2的半导体衬底的制造方法,其中所述制备氢气退火的单晶硅衬底的步骤为在含氢气的还原气氛中热处理单晶硅衬底的步骤。
6.根据权利要求5的半导体衬底的制造方法,其中所述含氢气的还原气氛为100%的氢气、或氢气和稀有气体的混合气体或氢气和氮气的混合气体。
7.根据权利要求1或2的半导体衬底的制造方法,其中所述氢气退火在不低于800℃且不高于硅的熔点的温度下进行。
8.根据权利要求1或2的半导体衬底的制造方法,其中所述氢气退火在不低于1000℃并且不高于硅的熔点的温度下进行。
9.根据权利要求1或2的半导体衬底的制造方法,其中包括在形成所述离子注入层之前清洗所述单晶硅衬底的步骤。
10.根据权利要求1或2的半导体衬底的制造方法,其中所述单晶硅衬底为切氏直拉硅晶片。
11.根据权利要求1或2的半导体衬底的制造方法,其中所述单晶硅衬底为磁控切氏直拉硅晶片。
12.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层的表面上每单位面积的晶体原生粒子的数量不小于0/cm2并且不大于1.6/cm2
13.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层的表面上每单位面积的晶体原生粒子的数量不小于0/m2并且不大于0.5/m2
14.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层上每单位面积的晶体原生粒子的数量不小于0/cm2并且不大于0.05/cm2
15.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层的表面上每单位晶片的晶体原生粒子的数量不小于0并且不大于100。
16.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层的表面上每单位晶片的晶体原生粒子的数量不小于0并且不大于50。
17.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层的表面上每单位晶片的晶体原生粒子的数量不小于0并且不大于10。
18.根据权利要求3的半导体衬底的制造方法,其中所述缺陷较少层的表面上氧密度不高于5×1017atom/cm3
19.根据权利要求2的半导体衬底的制造方法,其中在所述单晶硅衬底上形成的所述保护层为氧化硅层或氮化硅层。
20.根据权利要求1或2的半导体衬底的制造方法,其中通过注入氧离子或氮离子形成所述离子注入层。
21.根据权利要求1或2的半导体衬底的制造方法,其中通过注入在1.0×1016/cm2到1.0×1019/cm2范围内的离子形成所述离子注入层。
22.根据权利要求1或2的半导体衬底的制造方法,其中通过等离子体浸入离子注入工艺形成所述离子注入层。
23.根据权利要求1或2的半导体衬底的制造方法,其中通过对其内形成有所述离子注入层的所述单晶硅衬底热处理形成所述埋入绝缘膜。
24.根据权利要求1或2的半导体衬底的制造方法,其中在形成所述埋入绝缘膜之后在氧化气氛中对所述单晶硅衬底热处理。
25.根据权利要求1或2的半导体衬底的制造方法,其中在形成所述埋入绝缘膜之后对所述硅衬底进行表面处理。
26.根据权利要求25的半导体衬底的制造方法,其中所述表面处理为对所述硅衬底的表面抛光和/或氢气退火。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211233B2 (ja) * 1998-08-31 2001-09-25 日本電気株式会社 Soi基板及びその製造方法
US6248642B1 (en) * 1999-06-24 2001-06-19 Ibis Technology Corporation SIMOX using controlled water vapor for oxygen implants
JP2001144275A (ja) 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
EP1158581B1 (en) * 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
TW587332B (en) 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
KR100545990B1 (ko) * 2000-06-02 2006-01-25 주식회사 실트론 실리콘웨이퍼 내의 금속 불순물 제거 방법
JP2002075917A (ja) * 2000-08-25 2002-03-15 Canon Inc 試料の分離装置及び分離方法
US6461933B2 (en) * 2000-12-30 2002-10-08 Texas Instruments Incorporated SPIMOX/SIMOX combination with ITOX option
JP2002289820A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Simox基板の製造方法およびsimox基板
JP2002289552A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Simox基板の製造方法およびsimox基板
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
US6555451B1 (en) * 2001-09-28 2003-04-29 The United States Of America As Represented By The Secretary Of The Navy Method for making shallow diffusion junctions in semiconductors using elemental doping
US20030134486A1 (en) * 2002-01-16 2003-07-17 Zhongze Wang Semiconductor-on-insulator comprising integrated circuitry
US6506654B1 (en) * 2002-03-26 2003-01-14 Advanced Micro Devices, Inc. Source-side stacking fault body-tie for partially-depleted SOI MOSFET hysteresis control
JP4376490B2 (ja) * 2002-07-19 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
AU2003286616A1 (en) * 2002-10-25 2004-05-25 Intersurface Dynamics, Inc. Method for using additives in the caustic etching of silicon for obtaining improved surface characteristics
TW200428637A (en) * 2003-01-23 2004-12-16 Shinetsu Handotai Kk SOI wafer and production method thereof
US7524744B2 (en) * 2003-02-19 2009-04-28 Shin-Etsu Handotai Co., Ltd. Method of producing SOI wafer and SOI wafer
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Soiウェーハ及びその製造方法
FR2857895B1 (fr) * 2003-07-23 2007-01-26 Soitec Silicon On Insulator Procede de preparation de surface epiready sur films minces de sic
US6911376B2 (en) * 2003-10-01 2005-06-28 Wafermasters Selective heating using flash anneal
US7473656B2 (en) * 2003-10-23 2009-01-06 International Business Machines Corporation Method for fast and local anneal of anti-ferromagnetic (AF) exchange-biased magnetic stacks
WO2005041292A1 (en) * 2003-10-24 2005-05-06 Sony Corporation Method for manufacturing semiconductor substrate and semiconductor substrate
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
US7887632B2 (en) 2004-01-15 2011-02-15 Japan Science And Technology Agency Process for producing monocrystal thin film and monocrystal thin film device
US7718009B2 (en) * 2004-08-30 2010-05-18 Applied Materials, Inc. Cleaning submicron structures on a semiconductor wafer surface
DE102005007599B3 (de) * 2005-02-18 2006-05-11 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Feldstoppzone
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US20060228492A1 (en) * 2005-04-07 2006-10-12 Sumco Corporation Method for manufacturing SIMOX wafer
US20090130816A1 (en) * 2005-07-22 2009-05-21 Sumco Corporation Method for manufacturing simox wafer and simox wafer manufactured thereby
JP5157075B2 (ja) * 2006-03-27 2013-03-06 株式会社Sumco Simoxウェーハの製造方法
JP2007266059A (ja) * 2006-03-27 2007-10-11 Sumco Corp Simoxウェーハの製造方法
JP2008004821A (ja) * 2006-06-23 2008-01-10 Sumco Corp 貼り合わせウェーハの製造方法
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7989322B2 (en) * 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
JP5700617B2 (ja) * 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Soi基板の作製方法
US7927975B2 (en) * 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP2012104808A (ja) * 2010-10-14 2012-05-31 Dainippon Screen Mfg Co Ltd 熱処理装置および熱処理方法
CN102586886A (zh) * 2012-03-10 2012-07-18 天津市环欧半导体材料技术有限公司 一种用于去除硅晶片表面氧沉积物的硅晶片退火方法
US20140130854A1 (en) * 2012-11-12 2014-05-15 Samsung Sdi Co., Ltd. Photoelectric device and the manufacturing method thereof
KR102384962B1 (ko) 2015-11-27 2022-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111470880A (zh) * 2019-01-23 2020-07-31 元创绿能科技股份有限公司 具有多孔隙的离子交换膜及其制造方法
JP7319059B2 (ja) * 2019-02-25 2023-08-01 エア・ウォーター株式会社 ペリクル中間体の製造方法およびペリクルの製造方法
CN110006727A (zh) * 2019-04-10 2019-07-12 深圳市锐骏半导体股份有限公司 一种离子注入机稳定性的监控方法
CN112490113A (zh) * 2020-11-12 2021-03-12 武汉新芯集成电路制造有限公司 一种半导体器件的制作方法
CN113421849B (zh) * 2021-06-09 2023-01-03 中环领先半导体材料有限公司 一种带绝缘埋层的硅衬底的制备工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62123098A (ja) 1985-11-22 1987-06-04 Toshiba Ceramics Co Ltd シリコン単結晶の製造方法
JPS6472533A (en) 1987-09-11 1989-03-17 Nippon Telegraph & Telephone Manufacture of single crystal semiconductor substrate
US5310689A (en) 1990-04-02 1994-05-10 Motorola, Inc. Method of forming a SIMOX structure
EP1251556B1 (en) * 1992-01-30 2010-03-24 Canon Kabushiki Kaisha Process for producing semiconductor substrate
US5429955A (en) 1992-10-26 1995-07-04 Texas Instruments Incorporated Method for constructing semiconductor-on-insulator
EP0597428B1 (en) 1992-11-09 1997-07-30 Canon Kabushiki Kaisha Anodization apparatus with supporting device for substrate to be treated
JP3036619B2 (ja) 1994-03-23 2000-04-24 コマツ電子金属株式会社 Soi基板の製造方法およびsoi基板
JPH0837286A (ja) 1994-07-21 1996-02-06 Toshiba Microelectron Corp 半導体基板および半導体基板の製造方法
JPH0846161A (ja) 1994-07-29 1996-02-16 Mitsubishi Materials Corp Soi基板及びその製造方法
DE19623791A1 (de) 1996-06-14 1997-12-18 Linde Ag Verfahren zur Entfernung von Stickoxiden aus Gasen
US5989981A (en) 1996-07-05 1999-11-23 Nippon Telegraph And Telephone Corporation Method of manufacturing SOI substrate
JPH1041241A (ja) 1996-07-26 1998-02-13 Sharp Corp 半導体装置の製造方法

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