KR102384962B1

KR102384962B1 - 반도체 메모리 장치

Info

Publication number: KR102384962B1
Application number: KR1020150167748A
Authority: KR
Inventors: 채경민; 김민수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-11-27
Filing date: 2015-11-27
Publication date: 2022-04-11
Also published as: CN106816168A; CN106816168B; KR20170062216A; US9607706B1

Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치는 제1 및 제2 메모리 뱅크와, 상기 제1 및 제2 메모리 뱅크에 각각 대응하는 제1 및 제2 어드레스 카운터를 포함하는 어드레스 카운터부, 데이터 출력 동작시 상기 제2 어드레스 카운터에서 출력되는 카운팅 어드레스 신호에 응답하여 상기 제1 메모리 뱅크를 위한 제1 컬럼 어드레스 신호들을 생성하기 위한 제1 출력 제어부 및 상기 제2 어드레스 카운터에서 출력되는 상기 카운팅 어드레스 신호에 응답하여 상기 제2 메모리 뱅크를 위한 제2 컬럼 어드레스 신호들을 생성하기 위한 제2 출력 제어부를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.

반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

본 발명의 실시 예는 반도체 메모리 장치의 데이터 출력 동작시 소비 전력을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 뱅크, 상기 제1 및 제2 메모리 뱅크에 각각 대응하는 제1 및 제2 어드레스 카운터를 포함하는 어드레스 카운터부, 데이터 입력 동작시 상기 제1 어드레스 카운터에서 출력되는 제1 카운팅 어드레스 호에 따라 상기 제1 메모리 뱅크에 대응하는 제1 컬럼 어드레스 신호들을 생성하고, 데이터 출력 동작시 상기 제2 어드레스 카운터에서 출력되는 제2 카운팅 어드레스 신호에 따라 상기 제1 메모리 뱅크에 대응하는 제1 컬럼 어드레스 신호들을 생성하기 위한 제1 출력 제어부, 및 상기 데이터 입력 동작 및 상기 데이터 출력 동작시 상기 제2 어드레스 카운터에서 출력되는 상기 제2 카운팅 어드레스 신호에 따라 상기 제2 메모리 뱅크에 대응하는 제2 컬럼 어드레스 신호들을 생성하기 위한 제2 출력 제어부를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 뱅크를 포함하는 메모리 셀 어레이와, 상기 제1 및 제2 메모리 뱅크에 저장된 데이터를 리드하여 임시 저장한 후 컬럼 선택 신호들에 응답하여 임시 저장된 데이터를 데이터 라인으로 전송하기 위한 페이지 버퍼 회로, 상기 데이터 라인으로 전송된 상기 데이터를 센싱하여 저장한 후 파이프 래치 출력 신호들에 응답하여 입출력 라인으로 전송하기 위한 데이터 출력 회로, 및 상기 제1 및 제2 메모리 뱅크에 각각 대응하는 제1 및 제2 어드레스 카운터를 포함하며, 데이터 출력 동작 시 상기 제2 어드레스 카운터를 이용하여 상기 컬럼 선택 신호들을 생성하기 위한 로직 회로를 포함한다.

본 기술에 따르면, 반도체 메모리 장치의 데이터 출력 동작 시 각 메모리 뱅크에 대응하는 다수의 어드레스 카운터 중 하나의 어드레스 카운터만을 사용하여 데이터 출력 동작을 수행함으로써, 데이터 출력 동작의 소비 전력을 감소시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 제1 페이지 버퍼부를 설명하기위한 회로도이다.
도 3은 도 1에 도시된 데이터 출력 회로를 설명하기 위한 블록도이다.
도 4는 도 1에 도시된 로직 회로를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 데이터 패스 로직부를 설명하기 위한 블록도이다.
도 6은 도 4에 도시된 제1 출력 제어부를 설명하기 위한 블록도이다.
도 7은 도 4에 도시된 파이프 래치 제어부를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 데이터 출력 방법을 설명하기 위한 신호들의 파형도이다.
도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 출력 방법을 설명하기 위한 신호들의 파형도이다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120), 데이터 출력 회로(130), IO 패드부(140), 주변 회로(150) 및 로직 회로(160)를 포함한다.

메모리 셀 어레이(110)는 제1 및 제2 메모리 뱅크(B0, B1)로 구성된다. 이때 제 1 및 제 2 뱅크(B0, B1)로 구성된 메모리 셀 어레이(110)를 하나의 메모리 플레인(PLANE)으로 정의할 수 있다.

제1 및 제2 메모리 뱅크(B0, B1) 각각은 다수의 메모리 블럭들(미도시)이 포함되도록 구성될 수 있다. 다수의 메모리 블럭들은 워드 라인들을 통해 주변 회로(150)와 연결된다. 또한 다수의 메모리 블럭들은 비트 라인들(BL)을 통해 페이지 버퍼 회로(120)와 연결된다. 다수의 메모리 블럭들 각각은 다수의 메모리 스트링들을 포함할 수 있다. 다수의 메모리 스트링들 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 다수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다.

페이지 버퍼 그룹(120)은 제1 페이지 버퍼부(121) 및 제2 페이지 버퍼부(122)를 포함하여 구성할 수 있다. 제1 페이지 버퍼부(121)는 제1 메모리 뱅크(BO)에 대응하고, 제2 페이지 버퍼부(122)는 제2 메모리 뱅크(B1)에 대응한다.

제1 페이지 버퍼부(121) 및 제2 페이지 버퍼부(122) 각각은 다수의 페이지 버퍼(미도시)를 포함한다. 다수의 페이지 버퍼들은 메모리 셀 어레이(110)의 각 비트라인들(BL)에 대응되도록 연결될 수 있다.

다수의 페이지 버퍼들은 선택된 메모리 셀에 저장할 데이터를 임시 저장하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장한다.

또한 다수의 페이지 버퍼들은 데이터 출력 동작시 컬럼 선택 신호(CS)에 응답하여 저장된 데이터를 데이터 라인(DL)으로 출력한다.

데이터 출력 회로(130)는 페이지 버퍼 회로(120)와 IO 패드부(140) 사이에 데이터 출력을 위해 동작한다. 데이터 출력 회로(130)는 페이지 버퍼 회로(120)에서 출력되는 데이터를 센싱하여 IO 패드부(140)로 전달하기 위한 센싱회로 및 센싱 회로에 의해 센싱된 데이터를 임시 저장하여 출력하기 위한 파이프 래치 회로를 포함한다. 센싱 회로 및 파이프 래치 회로에 대해서는 후술하도록 한다.

IO 패드부(140)는 반도체 메모리 장치(100)의 외부와 연결되는 패드(PAD)들을 포함한다.

주변 회로(150)는 메모리 셀로부터 데이터를 독출하거나, 메모리 셀에 데이터를 저장할 때, 상기 페이지 버퍼 회로(120)와 함께 동작하기 위한 회로들을 포함한다. 예를 들어 주변 회로(150)는 메모리 셀들의 프로그램 동작, 리드 동작과 같은 제반 동작시 메모리 셀들에 인가하기 위한 동작 전압들을 생성하는 전압 생성부 및 전압 생성부에서 생성된 동작 전압들을 외부에서 입력되는 로우 어드레스에 따라 메모리 셀들에 전송하기위한 로우 디코더를 포함할 수 있다.

로직 회로(160)는 데이터 출력 동작을 수행하도록 페이지 버퍼 회로(120), 데이터 출력 회로(130)의 동작을 제어하기 위한 제어 신호들(CS, P_OUT)을 출력한다.

도 2는 도 1에 도시된 제1 페이지 버퍼부를 설명하기 위한 회로도이다.

도 1의 제1 페이지 버퍼부(121)와 제2 페이지 버퍼부(122)는 동일한 구조로 구성될 수 있다.

제1 페이지 버퍼부(121)는 다수의 페이지 버퍼(PB0 내지 PBi)로 구성될 수 있다.

다수의 페이지 버퍼(PB0 내지 PBi) 각각은 비트라인들(BL0 내지 BLi)과 연결되며, 컬럼 선택 신호들(CS_B0<i:0>)에 응답하여 리드 동작시 센싱된 독출 데이터를 데이터 라인 쌍(DL, DLb)에 출력한다.

다수의 페이지 버퍼(PB0 내지 PBi) 각각은 독출 데이터를 저장하기 위한 래치(LAT) 및 래치(LAT)에 저장된 데이터를 데이터 라인 쌍(DL, DLb)으로 전송하기 위한 데이터 출력부(예를 들어 N1, N2)를 포함한다.

도 3은 도 1에 도시된 데이터 출력 회로를 설명하기 위한 블록도이다.

도 3을 참조하면, 데이터 출력 회로(130)는 센싱 회로(131) 및 파이프 래치 회로(132)를 포함한다.

센싱 회로(131)는 페이지 버퍼 회로(도 1의 120)와 연결된 데이터 라인들(DL)과 연결되며, 스트로브 신호들(IOSTB_BO, IOSTB_B1)에 응답하여 데이터 라인들(DL)의 전위 레벨을 센싱하여 데이터를 전송받는다.

센싱 회로(131)는 제1 메모리 뱅크에 대응하는 제1 센싱 그룹(131_BO)과 제2 메모리 뱅크에 대응하는 제2 센싱 그룹(131_B1)을 포함한다. 제1 센싱 그룹(131_BO)과 제2 센싱 그룹(131_B1) 각각은 다수의 센싱 유닛(SA<i:0>)을 포함하도록 구성될 수 있다.

다수의 센싱 유닛(SA<i:0>)은 데이터 라인들(DL)과 글로벌 데이터 라인들(GDL) 사이에 연결되며, 다수의 스트로브 신호들(IOSTB_BO, IOSTB_B1)에 응답하여 데이터 라인들(DL)의 전위 레벨을 센싱하여 센싱 데이터들을 래치하고, 이를 글로벌 데이터 라인들(GDL)로 전송한다.

파이프 래치 회로(132)는 센싱 회로(131)와 글로벌 데이터 라인들(GDL)을 통하여 연결되며, 파이프 데이터 출력 신호들(P_OUT_BO<i:0>, P_OUT_B1<i:0>)에 응답하여 파이프 래치 회로(132)에 저장된 데이터를 입출력 라인(IO)으로 출력한다.

파이프 래치 회로(132)는 제1 메모리 뱅크에 대응하는 제1 파이프 래치 그룹(132_BO)과 제2 메모리 뱅크에 대응하는 제2 파이프 래치 그룹(132_B1)을 포함한다. 제1 파이프 래치 그룹(132_BO)과 제2 파이프 래치 그룹(132_B1) 각각은 다수의 파이프 래치(LAT<i:0>)을 포함하도록 구성될 수 있다.

제1 파이프 래치 그룹(132_BO)에 포함된 다수의 파이프 래치(LAT<i:0>)는 제1 메모리 뱅크에서 리드된 데이터들이 임시 저장되며, 제2 파이프 래치 그룹(132_B1)에 포함된 다수의 파이프 래치(LAT<i:0>)는 제2 메모리 뱅크에서 리드된 데이터들이 임시 저장된다.

제1 파이프 래치 그룹(132_BO)에 포함된 다수의 파이프 래치(LAT<i:0>)는 파이프 데이터 출력 신호들(P_OUT_BO<i:0>)에 응답하여 임시 저장된 데이터들을 입출력 라인(IO)으로 출력한다. 제2 파이프 래치 그룹(132_B1)에 포함된 다수의 파이프 래치(LAT<i:0>)는 파이프 데이터 출력 신호들(P_OUT_B1<i:0>)에 응답하여 임시 저장된 데이터들을 입출력 라인(IO)으로 출력한다.

도 4는 도 1에 도시된 로직 회로를 설명하기 위한 블록도이다.

도 4를 참조하면, 로직 회로(160)는 페이지 버퍼 제어부(161)와 파이프 래치 제어부(162)를 포함한다.

페이지 버퍼 제어부(161)는 데이터 출력 동작시 페이지 버퍼 회로(도 1의 120)에 저장된 데이터들을 데이터 출력 회로(도 1의 130)의 센싱 회로로 전송하기 위한 컬럼 선택 신호들(CS_BO<i:0>, CS_B1<i:0>) 및 스트로브 신호들(IOSTB_BO, IOSTB_B1)을 생성하여 출력한다.

페이지 버퍼 제어부(161)는 데이터 패스 로직부(161A), 어드레스 카운터부(161B), 제1 및 제2 출력 제어부(161C, 161D) 및 컬럼 선택 신호 생성부(161E)를 포함한다.

데이터 패스 로직부(161A)는 데이터 출력 동작시 데이터 패스 활성화 신호(RE_N_DP)에 응답하여 소스 클럭(CKCOL_B1)을 생성한다. 이때 소스 클럭(CKCOL_B1)은 제2 메모리 뱅크에 대응하는 소스 클럭일 수 있다. 데이터 패스 로직부(161A)는 데이터 입력 동작시에는 제1 메모리 뱅크에 대응하는 소스 클럭과 제2 메모리 뱅크에 대응하는 소스 클럭을 각각 생성하나, 데이터 출력 동작시에는 하나의 소스 클럭만을 생성한다. 이에 대해서는 후술하도록 한다. 또한 데이터 패스 로직부(161A)는 데이터 출력 동작 이전의 데이터 프리패치 동작시 설정된 횟수 만큼 토글하는 소스 클럭(CKCOL_B0 및 CKCOL_B1)을 출력한다. 이는 프리패치 동작시 설정된 횟수 만큼의 컬럼 어드레스를 미리 생성하여 빠른 데이터 출력 동작을 수행하기 위함이다.

어드레스 카운터부(161B)는 제1 메모리 뱅크에 대응하는 제1 어드레스 카운터(161B_1)와 제2 메모리 뱅크에 대응하는 제2 어드레스 카운터(161B_2)를 포함한다. 제1 어드레스 카운터(161B_1)는 데이터 입력 동작시 데이터 패스 로직부(161A)에서 출력되는 소스 클럭에 응답하여 제1 메모리 뱅크에 대응하는 카운팅 어드레스를 생성한다. 제1 어드레스 카운터(161B_1)는 데이터 출력 동작시 카운팅 동작을 정지하고 디스에이블된다. 제2 어드레스 카운터(161B_2)는 데이터 입력 동작 및 데이터 출력 동작시 데이터 패스 로직부(161A)에서 출력되는 소스 클럭(CKCOL_B1)에 응답하여 제2 메모리 뱅크에 대응하는 카운팅 어드레스(AX_B1<i:0>)를 출력한다.

제1 출력 제어부(161C)는 데이터 입력 동작시 제1 어드레스 카운터(161B_1)에서 출력되는 카운팅 어드레스에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>)을 생성하고, 데이터 출력 동작시 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>) 및 스트로브 신호들(IOSTB_BO)을 생성한다. 이때 제1 출력 제어부(161C)는 어드레스 동기 신호(ADD_SYNC_BO)에 제1 어드레스 카운터(161B_1)에서 출력되는 카운팅 어드레스 또는 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)를 동기시켜 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>)를 생성한다.

제2 출력 제어부(161D)는 데이터 입력 동작 및 데이터 출력 동작시 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)에 응답하여 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>) 및 스트로브 신호들(IOSTB_B1)을 생성한다. 이때 제2 출력 제어부(161D)는 어드레스 동기 신호(ADD_SYNC_B1)에 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)를 동기시켜 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>)을 생성한다.

컬럼 선택 신호 생성부(161E)는 제1 출력 제어부(161C) 및 제2 출력 제어부(161D)에서 출력되는 제1 및 제2 컬럼 어드레스 신호들(AX_B0_P<i:0>, AX_B1_P<i:0>)에 응답하여 컬럼 선택 신호들(CS_B0<i:0>, CS_B1<i:0>)을 생성하여 페이지 버퍼들로 출력한다.

파이프 래치 제어부(162)는 데이터 출력 동작시 파이프 래치 회로에 저장된 데이터들을 입출력 라인(IO)으로 출력하기 위한 파이프 데이터 출력 신호들(P_OUT_BO<i:0>, P_OUT_B1<i:0>)을 생성하여 출력한다.

도 5는 도 4에 도시된 데이터 패스 로직부를 설명하기 위한 블록도이다.

도 5를 참조하면, 데이터 패스 로직부(161A)는 데이터 입력 동작 시 데이터 패스 활성화 신호(RE_N_DP)에 응답하여 제1 메모리 뱅크에 대응하는 소스 클럭(CKCOL_B<0>)과 제2 메모리 뱅크에 대응하는 소스 클럭(CKCOL_B<1>)을 생성한다. 또한 데이터 패스 로직부(161A)는 데이터 출력 동작 시 데이터 패스 활성화 신호(RE_N_DP)에 응답하여 제2 메모리 뱅크에 대응하는 소스 클럭(CKCOL_B<1>)을 생성한다.

데이터 패스 로직부(161A)는 클럭 생성부(161A_1)와 제1 출력 버퍼(161A_2) 및 제2 출력 버퍼(BF)를 포함한다.

클럭 생성부(161A_1)는 데이터 패스 활성화 신호(RE_N_DP)에 응답하여 일정한 주기를 갖는 클럭 신호를 생성한다.

제1 출력 버퍼(161A_2)는 클럭 생성부(161A_1)에서 출력되는 클럭 신호에 응답하여 소스 클럭(CKCOL_B<0>)을 생성하되, 데이터 출력 동작시 활성화되는 데이터 출력 인에이블 신호(DOUT_EN)에 응답하여 비활성화된다. 따라서, 클럭 생성부(161A_1)는 데이터 출력 동작시 데이터 출력 인에이블 신호(DOUT_EN)에 응답하여 소스 클럭(CKCOL_B<0>)을 생성하지 않는다.

제1 출력 버퍼(161A_2)는 데이터 출력 인에이블 신호(DOUT_EN)를 입력받아 이를 반전시켜 출력하기 위한 인버터(IV) 및 인버터(IV)의 출력 신호와 클럭 생성부(161A_1)에서 출력되는 클런 신호를 논리 조합하여 소스 클럭(CKCOL_B<0>)을 생성하기 위한 낸드 게이트를 포함하여 구성될 수 있다. 제1 출력 버퍼(161A_2)는 데이터 출력 동작 시 데이터 출력 인에이블 신호(DOUT_EN)에 응답하여 소스 클럭(CKCOL_B<0>)을 로직 하이 레벨로 유지시킨다.

제2 출력 버퍼(BF)는 데이터 입력 동작 및 데이터 출력 동작 시 클럭 생성부(161A_1)에서 출력되는 클런 신호를 버퍼링하여 소스 클럭(CKCOL_B<1>)을 출력한다.

도 6은 도 4에 도시된 제1 출력 제어부를 설명하기 위한 블록도이다.

도 6을 참조하면, 제1 출력 제어부(161C)는 데이터 입력 동작 시 제1 메모리 뱅크에 대응하는 카운팅 어드레스(AX_B0<i:0>)에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>)을 생성하고, 데이터 출력 동작시 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>) 및 스트로브 신호들(IOSTB_BO)을 생성한다.

제1 출력 제어부(161C)는 어드레스 선택부(161C_1) 및 출력 어드레스 생성부(161C_2)를 포함한다.

어드레스 선택부(161C_1)는 데이터 출력 인에이블 신호(DOUT_EN)에 응답하여 제1 메모리 뱅크에 대응하는 카운팅 어드레스(AX_B0<i:0>) 또는 제2 메모리 뱅크에 대응하는 카운팅 어드레스(AX_B1<i:0>) 중 하나를 선택하여 내부 카운팅 어드레스(AX_BO_INT<I:0>)로 출력한다. 예를 들어, 데이터 입력 동작시에는 비활성화되는 데이터 출력 인에이블 신호(DOUT_EN)에 따라 카운팅 어드레스(AX_B0<i:0>)를 선택하여 내부 카운팅 어드레스(AX_BO_INT<I:0>)로 출력하고, 데이터 출력 동작시에는 활성화되는 데이터 출력 인에이블 신호(DOUT_EN)에 따라 카운팅 어드레스(AX_B1<i:0>)를 선택하여 내부 카운팅 어드레스(AX_BO_INT<I:0>)로 출력한다. 어드레스 선택부(161C_1)는 멀티 플렉서(MUX)로 구성될 수 있다.

출력 어드레스 생성부(161C_2)는 데이터 입력 동작시 내부 카운팅 어드레스(AX_BO_INT<I:0>)에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>)를 생성하고, 데이터 출력 동작시 내부 카운팅 어드레스(AX_BO_INT<I:0>)에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>) 및 스트로브 신호들(IOSTB_BO)을 생성한다.

도 7은 도 4에 도시된 파이프 래치 제어부를 설명하기 위한 블록도이다.

도 7을 참조하면, 파이프 래치 제어부(162)는 오어 게이트(OR), 낸드 게이트(ND1), 클럭 생성부(162_A) 및 제어 신호 생성부(162_B)를 포함하여 구성될 수 있다.

오어 게이트(OR)는 클럭 입력 신호(CK_IN)와 프리패치 신호(PRETETCH)에 응답하여 출력 신호(Signal1)를 생성하고, 낸드 게이트(ND1)는 지연 리셋 신호(RESET_DELAY)와 제1 뱅크 스타트 신호(BANK1_START)에 응답하여 출력 신호(Signal2)를 생성한다. 프리패치 신호(PRETETCH)는 데이터 출력 동작 이전에 빠른 데이터 출력 동작을 준비하기 위한 구간의 동작을 활성화시키기 위한 신호이며, 지연 리셋 신호(RESET_DELAY)는 리셋 신호(RESET)를 설정 시간 만큼 지연시켜 토글되는 신호이며, 뱅크 스타트 신호(BANK1_START)는 데이터 출력 동작 시 제1 메모리 뱅크와 제2 메모리 뱅크 중 처음 출력되는 데이터의 순서를 결정하는 신호이다. 예를 들어 뱅크 스타트 신호(BANK1_START)가 로우 레벨일 경우 제1 메모리 뱅크의 데이터와 제2 메모리 뱅크의 데이터가 교차적으로 출력되되, 처음 출력되는 데이터가 제1 메모리 뱅크의 데이터가 되도록 출력 동작을 수행하며, 뱅크 스타트 신호(BANK1_START)가 하이 레벨일 경우 제1 메모리 뱅크의 데이터와 제2 메모리 뱅크의 데이터가 교차적으로 출력되되, 처음 출력되는 데이터가 제2 메모리 뱅크의 데이터가 되도록 출력 동작을 수행한다.

클럭 생성부(162_A)는 출력 신호(Signal1)에 응답하여 일정 주기를 갖는 제어 클럭(CLK_8D)을 생성한다. 좀 더 상세하게는 클럭 생성부(162_A)는 플립 플랍으로 구성될 수 있으며, 클럭 단자(CK)에 출력 신호(Signal1)가 입력되고, 입력 단자(D)에 반전 제어 클럭(CLK_8Db)이 입력된다. 이에 따라 출력 클럭으로 제어 클럭(CLK_8D)을 생성하고, 반전 클럭으로 반전 제어 클럭(CLK_8Db)이 출력된다. 또한 클럭 생성부(162_A)는 리셋 신호(RESET)에 응답하여 제어 클럭(CLK_8D)을 로직 하이 레벨로 초기화시켜 출력하고, 출력 신호(Signal2)에 응답하여 제어 클럭(CLK_8D)을 로직 하이 레벨로 출력한다.

제어 신호 생성부(162_B)는 제어 클럭(CLK_8D)에 응답하여 파이프 데이터 출력 신호들(P_OUT_BO<i:0>, P_OUT_B1<i:0>)을 생성하여 출력한다.

도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 출력 방법을 설명하기 위한 신호들의 파형도이다.

도 1 내지 도 8을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하면 다음과 같다.

본 발명의 실시 예에서는 반도체 메모리 장치의 데이터 출력 동작 중 제1 메모리 뱅크의 데이터와 제2 메모리 뱅크의 데이터를 교차적으로 출력하되, 제1 메모리 뱅크의 데이터를 스타트 데이터로 출력하는 동작을 설명한다.

데이터 출력 동작 이전에 데이터 프리패치 동작(DATA PREFETCH OPERATION)을 수행하여 설정 수 만큼의 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>) 및 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>)을 생성한다. 이를 좀 더 상세하게 설명하면 다음과 같다.

데이터 프리패치 동작(DATA PREFETCH OPERATION)에서 파이프 래치 제어부(162)의 클럭 생성부(162_A)는 리셋 신호(RESET)에 응답하여 하이 레벨의 제어 클럭(CLK_8D)을 출력하도록 초기화된다. 이 후 클럭 생성부(162_A)는 프리 패치 펄스 신호(PREFETCH)에 응답하여 제어 클럭(CLK_8D)을 로우 레벨로 천이시킨다.

데이터 패스 로직부(161A)는 데이터 프리패치 동작시 설정된 횟수 만큼 토글하는 소스 클럭(CKCOL_B0 및 CKCOL_B1)을 출력한다. 어드레스 카운터부(161B)는 소스 클럭(CKCOL_B0 및 CKCOL_B1)에 응답하여 설정된 수만큼 카운팅 어드레스(AX_B0<i:0> 및 AX_B1<i:0>; 0, 1, 2)를 생성하여 출력한다.

제1 출력 제어부(161C)는 어드레스 동기 신호(ADD_SYNC_BO)에 제1 어드레스 카운터(161B_1)에서 출력되는 카운팅 어드레스(AX_B0<i:0>)를 동기시켜 설정된 수만큼 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>; 0, 1, 2)를 생성한다. 제2 출력 제어부(161D)는 어드레스 동기 신호(ADD_SYNC_B1)에 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)를 동기시켜 설정된 수만큼 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>; 0, 1, 2)을 생성한다. 컬럼 선택 신호 생성부(161E)는 제1 출력 제어부(161C) 및 제2 출력 제어부(161D)에서 출력되는 제1 및 제2 컬럼 어드레스 신호들(AX_B0_P<i:0>, AX_B1_P<i:0>)에 응답하여 컬럼 선택 신호들(CS_B0<i:0>, CS_B1<i:0>)을 생성하여 페이지 버퍼들로 출력한다.

데이터 프리패치 동작시 설정 수 만큼의 제1 및 제2 컬럼 어드레스 신호들(AX_B0_P<i:0>, AX_B1_P<i:0>; 0, 1, 2) 및 컬럼 선택 신호들(CS_B0<i:0>, CS_B1<i:0>)을 미리 생성함으로써, 제1 및 제2 메모리 뱅크(B0 및 B1)에서 리드되어 페이지 버퍼들에 저장된 데이터들 중 일부 데이터들은 데이터 출력 회로(130)에 저장된다.

데이터 프리패치 동작이 완료된 후 데이터 출력 동작(DATA OUT OPERATION)을 수행한다.

데이터 출력 동작 시 데이터 패스 로직부(161A)는 데이터 패스 활성화 신호(RE_N_DP)에 응답하여 제2 메모리 뱅크에 대응하는 소스 클럭(CKCOL_B<1>)을 생성한다.

어드레스 카운터부(161B)의 제1 어드레스 카운터(161B_1)는 데이터 출력 동작시 디스에이블된다. 제2 어드레스 카운터(161B_2)는 소스 클럭(CKCOL_B1)에 응답하여 카운팅 어드레스(AX_B1<i:0>; 3, 4, 5, 6)를 출력한다. 제1 어드레스 카운터(161B_1)는 데이터 출력 동작시 디스에이블되어 전력 소모가 감소된다. 카운팅 어드레스(AX_B1<i:0>)는 데이터 프리패치 동작시 생성된 카운팅 어드레스 이후의 카운팅 어드레스들이다.

제1 출력 제어부(161C)는 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)에 응답하여 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>; 3, 4, 5, 6) 및 스트로브 신호들(IOSTB_BO)을 생성한다. 이때 제1 출력 제어부(161C)는 어드레스 동기 신호(ADD_SYNC_BO)에 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)를 동기시켜 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>)를 생성한다.

제2 출력 제어부(161D)는 제2 어드레스 카운터(161B_2)에서 출력되는 카운팅 어드레스(AX_B1<i:0>)에 응답하여 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>; 3, 4, 5, 6) 및 스트로브 신호들(IOSTB_B1)을 생성한다. 이때 제2 출력 제어부(161D)는 어드레스 동기 신호(ADD_SYNC_B1)에 카운팅 어드레스(AX_B1<i:0>)를 동기시켜 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>)을 생성한다.

컬럼 선택 신호 생성부(161E)는 제1 출력 제어부(161C) 및 제2 출력 제어부(161D)에서 출력되는 제1 및 제2 컬럼 어드레스 신호들(AX_B0_P<i:0>, AX_B1_P<i:0>)에 응답하여 컬럼 선택 신호들(CS_B0<i:0>, CS_B1<i:0>)을 생성하여 페이지 버퍼 회로(120)로 출력한다.

페이지 버퍼 회로(120)는 제1 메모리 뱅크(BO) 및 제2 메모리 뱅크(B1)에서 리드되어 저장된 데이터들을 컬럼 선택 신호들(CS_B0<i:0>, CS_B1<i:0>)에 응답하여 데이터 라인(DL)으로 전송한다.

데이터 출력 회로(130)의 센싱 회로(131)는 스트로브 신호들(IOSTB_BO, IOSTB_B1)에 응답하여 데이터 라인들(DL)의 전위 레벨을 센싱하여 데이터를 센싱하고 이를 파이프 래치 회로(132)로 출력한다.

파이프 래치 회로(132)는 센싱 회로(131)로 부터 전송받은 데이터를 저장한 후, 파이프 데이터 출력 신호들(P_OUT_BO<i:0>, P_OUT_B1<i:0>)에 응답하여 파이프 래치 회로(132)에 저장된 데이터를 입출력 라인(IO)으로 출력한다.

상술한 바와 같이 데이터 출력 동작시 어드레스 카운터부(161B)의 제1 어드레스 카운터(161B_1)를 디스에이블 시킴으로써, 전력 소모를 감소시킬 수 있다.

도 9는 본 발명의 실시 예에 따른 반도체 장치의 데이터 출력 방법을 설명하기 위한 신호들의 파형도이다.

도 1 내지 도 7, 및 도 9를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하면 다음과 같다.

본 발명의 실시 예에서는 반도체 메모리 장치의 데이터 출력 동작 중 제1 메모리 뱅크의 데이터와 제2 메모리 뱅크의 데이터를 교차적으로 출력하되, 제2 메모리 뱅크의 데이터를 스타트 데이터로 출력하는 동작을 설명한다.

데이터 출력 동작 이전에 데이터 프리패치 동작(DATA PREFETCH OPERATION)을 수행하여 설정 수 만큼의 제1 컬럼 어드레스 신호들(AX_BO_P<i:0>; 0, 1, 2) 및 제2 컬럼 어드레스 신호들(AX_B1_P<i:0>; 0, 1, 2)을 생성한다. 이를 좀 더 상세하게 설명하면 다음과 같다.

데이터 프리패치 동작(DATA PREFETCH OPERATION)에서 파이프 래치 제어부(162)의 클럭 생성부(162_A)는 리셋 신호(RESET)에 응답하여 하이 레벨의 제어 클럭(CLK_8D)을 출력하되, 설정 시간 후 토글하는 지연 리셋 신호(RESET_DELAY)와 제1 뱅크 스타트 신호(BANK1_START)에 응답하여 로우 레벨로 천이된다. 이 후, 프리 패치 펄스 신호(PREFETCH)에 응답하여 제어 클럭(CLK_8D)을 하이 레벨로 천이시킨다. 이로 인하여 제어 클럭(CLK_8D) 데이터 프리패치 동작 구간에서 하이 레벨-로우 레벨-하이 레벨로 한번 토글하게 된다.

제어 신호 생성부(162_B)는 데이터 프리패치 동작시 한번 토글하는 제어 클럭(CLK_8D)에 응답하여 파이프 데이터 출력 신호(P_OUT_BO<i:0>, P_OUT_B1<i:0>)를 한번 생성한다. 이로 인하여 데이터 출력 동작시에는 두 번째 파이프 데이터 출력 신호(P_OUT_BO<i:0>, P_OUT_B1<i:0>)에 응답하여 데이터 출력 동작을 수행한다. 이때 수행되는 데이터 출력 동작은 파이프 래치 회로(132)에 저장된 가비지(Garbage) 데이터인 것이 바람직하다. 즉, 제2 메모리 뱅크가 스타트 메모리 뱅크인 경우 제1 메모리 뱅크의 첫 번째 출력 데이터는 가비지(Garbage) 데이터이므로 이를 데이터 프리패치 동작시 미리 수행된 것으로 처리하도록 신호들을 제어할 수 있다.

데이터 패스 로직부(161A)는 데이터 프리패치 동작시 설정된 횟수 만큼 토글하는 소스 클럭(CKCOL_B0 및 CKCOL_B1)을 출력한다. 어드레스 카운터부(161B)는 소스 클럭(CKCOL_B0 및 CKCOL_B1)에 응답하여 설정된 수만큼 카운팅 어드레스(AX_B0<i:0> 및 AX_B1<i:0>)를 생성하여 출력한다. 어드레스 카운터부(161B)는 제2 메모리 뱅크(B1)의 데이터부터 데이터 출력 동작을 시작하므로, 제1 메모리 뱅크(B0)의 첫 번째 데이터 출력 동작을 스킵하기 위해서 카운팅 어드레스(AX_B0<i:0>)는 1, 2, 3 순으로 생성하고 카운팅 어드레스(AX_B1<i:0>)는 0, 1, 2 순으로 생성할 수 있다.

데이터 프리패치 동작시 설정 수 만큼의 제1 및 제2 컬럼 어드레스 신호들(AX_B0_P<i:0>, AX_B1_P<i:0>) 및 컬럼 선택 신호들(CS_B0<i:0>, CS_B1<i:0>)을 미리 생성함으로써, 제1 및 제2 메모리 뱅크(B0 및 B1)에서 리드되어 페이지 버퍼들에 저장된 데이터들 중 일부 데이터들은 데이터 출력 회로(130)에 저장된다.

어드레스 카운터부(161B)의 제1 어드레스 카운터(161B_1)는 데이터 출력 동작시 디스에이블된다. 제2 어드레스 카운터(161B_2)는 소스 클럭(CKCOL_B1)에 응답하여 카운팅 어드레스(AX_B1<i:0>)를 출력한다. 제1 어드레스 카운터(161B_1)는 데이터 출력 동작시 디스에이블되어 전력 소모가 감소된다. 카운팅 어드레스(AX_B1<i:0>; 3, 4, 5, 6, 7)는 데이터 프리패치 동작시 생성된 카운팅 어드레스 이후의 카운팅 어드레스들이다.

파이프 래치 회로(132)는 센싱 회로(131)로 부터 전송받은 데이터를 저장한 후, 파이프 데이터 출력 신호들(P_OUT_BO<i:0>, P_OUT_B1<i:0>)에 응답하여 파이프 래치 회로(132)에 저장된 데이터를 입출력 라인(IO)으로 출력한다. 이때 파이프 데이터 출력 신호들(P_OUT_BO<i:0>, P_OUT_B1<i:0>)은 데이터 프리패치 동작시 생성된 신호들 이후의 신호들이다. 따라서, 파이프 래치 회로(132)는 첫 번째 파이프 데이터 출력 신호(P_OUT_BO<0>, P_OUT_B1<0>)에 대응하는 데이터 출력 동작은 데이터 프리패치 동작시 수행된 것으로 처리되어 스킵되고, 다음 데이터 출력 동작부터 수행한다.

도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.

도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.

반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.

컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블럭도이다.

도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 11에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100, 200, 300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 12에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 10 및 도 11을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 페이지 버퍼 회로
130 : 데이터 출력 회로
140 : IO 패드부
150 : 주변 회로
160 : 로직 회로

Claims

제1 메모리 뱅크 및 제2 메모리 뱅크;
상기 제1 메모리 뱅크에 대응하는 제1 카운팅 어드레스 신호를 출력하는 제1 어드레스 카운터 및 상기 제2 메모리 뱅크에 대응하는 제2 카운팅 어드레스 신호를 출력하는 제2 어드레스 카운터를 포함하는 어드레스 카운터부;
상기 제1 메모리 뱅크에 수행되는 메모리 동작이 데이터 입력 동작인지 데이터 출력 동작인지에 따라 상기 어드레스 카운터부로부터 서로 다른 카운팅 어드레스 신호를 수신하여, 상기 제1 메모리 뱅크에 대응하는 제1 컬럼 어드레스 신호들을 생성하는 제1 출력 제어부; 및
상기 데이터 입력 동작 및 상기 데이터 출력 동작시 상기 제2 어드레스 카운터에서 출력되는 상기 제2 카운팅 어드레스 신호를 수신하여, 상기 제2 메모리 뱅크에 대응하는 제2 컬럼 어드레스 신호들을 생성하는 제2 출력 제어부를 포함하고,
상기 제1 출력 제어부는, 상기 데이터 입력 동작시 상기 제1 어드레스 카운터에서 출력되는 상기 제1 카운팅 어드레스 신호를 수신하고, 상기 데이터 출력 동작시 상기 제2 어드레스 카운터에서 출력되는 상기 제2 카운팅 어드레스 신호를 수신하여 상기 제1 메모리 뱅크에 대응하는 상기 제1 컬럼 어드레스 신호들을 생성하는 반도체 메모리 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
제1 어드레스 카운터는 상기 데이터 입력 동작시 카운팅 동작을 수행하여 상기 제1 카운팅 어드레스를 생성하고 상기 데이터 출력 동작시 비활성화되며,
상기 제2 어드레스 카운터는 상기 데이터 입력 동작 및 상기 데이터 출력 동작시 모두 활성화되어 상기 제2 카운팅 어드레스를 생성하는 반도체 메모리 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 제1 컬럼 어드레스 신호들 및 상기 제2 컬럼 어드레스 신호들에 응답하여 컬럼 선택 신호들을 생성하기 위한 컬럼 선택 신호부; 및
상기 데이터 출력 동작시 파이프 래치 출력 신호들을 생성하기 위한 파이프래치 제어부를 더 포함하는 반도체 메모리 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서,
상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 각각 대응하며, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 저장된 데이터를 독출하여 저장하기 위한 제1 및 제2 페이지 버퍼부; 및
상기 제1 및 제2 페이지 버퍼부에 저장된 데이터를 전송받아 입출력 라인으로 출력하기 위한 데이터 출력 회로를 더 포함하는 반도체 메모리 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 제1 및 제2 페이지 버퍼부는 상기 컬럼 선택 신호들에 응답하여 상기 데이터를 상기 데이터 출력 회로로 전송하는 반도체 메모리 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 데이터 출력 회로는 다수의 파이프 래치들을 포함하며,
상기 다수의 파이프 래치들은 상기 파이프 래치 출력 신호들에 응답하여 상기 데이터를 상기 입출력 라인으로 출력하는 반도체 메모리 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
데이터 패스 활성화 신호에 응답하여 제1 및 제2 소스 클럭을 생성하기 위한 데이터 패스 로직부를 더 포함하며,
상기 제1 소스 클럭은 상기 제1 어드레스 카운터에 입력되고, 상기 제2 소스 클럭은 상기 제2 어드레스 카운터에 입력되는 반도체 메모리 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 데이터 출력 동작시 상기 데이터 패스 로직부는 데이터 출력 인에이블 신호에 응답하여 상기 제1 소스 클럭을 로직 하이 레벨로 유지시켜 출력하는 반도체 메모리 장치.
제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 셀 어레이;
상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 저장된 데이터를 리드하여 임시 저장한 후 컬럼 선택 신호들에 응답하여 임시 저장된 데이터를 데이터 라인으로 전송하기 위한 페이지 버퍼 회로;
상기 데이터 라인으로 전송된 상기 데이터를 센싱하여 저장한 후 파이프 래치 출력 신호들에 응답하여 입출력 라인으로 전송하기 위한 데이터 출력 회로; 및
상기 제1 메모리 뱅크에 대응하는 제1 카운팅 어드레스 신호를 출력하는 제1 어드레스 카운터 및 상기 제2 메모리 뱅크에 대응하는 제2 카운팅 어드레스 신호를 출력하는 제2 어드레스 카운터를 포함하며, 상기 제1 메모리 뱅크에 수행되는 메모리 동작이 데이터 입력 동작인지 데이터 출력 동작인지에 따라 상기 제1 어드레스 카운터의 상기 제1 카운팅 어드레스 신호의 출력 여부를 결정하는 로직 회로를 포함하는 반도체 메모리 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서,
상기 데이터 출력 회로는 상기 데이터 라인으로 전송된 상기 데이터를 센싱하기 위한 센싱 회로; 및
상기 센싱 회로에 의해 센싱된 데이터들을 저장한 후 상기 파이프 래치 출력 신호들에 응답하여 상기 입출력 라인으로 전송하기 위한 파이프 래치 회로를 포함하는 반도체 메모리 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서,
상기 로직 회로는 제1 소스 클럭에 응답하여 상기 제1 카운팅 어드레스를 생성하는 상기 제1 어드레스 카운터 및 제2 소스 클럭에 응답하여 상기 제2 카운팅 어드레스를 생성하기 위한 상기 제2 어드레스 카운터를 포함하는 어드레스 카운터부;
상기 제1 어드레스 카운터에서 출력되는 상기 제1 카운팅 어드레스 또는 상기 제2 어드레스 카운터에서 출력되는 상기 제2 카운팅 어드레스에 응답하여 제1 컬럼 어드레스 신호들을 생성하기 위한 제1 출력 제어부;
상기 제2 어드레스 카운터에서 출력되는 상기 제2 카운팅 어드레스에 응답하여 제2 컬럼 어드레스 신호들을 생성하기 위한 제2 출력 제어부; 및
상기 제1 컬럼 어드레스 신호들 및 상기 제2 컬럼 어드레스 신호들에 응답하여 상기 컬럼 선택 신호들을 생성하기 위한 컬럼 선택 신호 생성부를 포함하는 반도체 메모리 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
제1 어드레스 카운터는 상기 데이터 출력 동작시 카운팅 동작을 정지하고 디스에이블되는 반도체 메모리 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
상기 제1 출력 제어부는 데이터 입력 동작시 상기 제1 카운팅 어드레스에 응답하여 상기 제1 컬럼 어드레스 신호들을 생성하고, 상기 데이터 출력 동작시 상기 제2 카운팅 어드레스에 응답하여 상기 제1 컬럼 어드레스 신호들을 생성하는 반도체 메모리 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
상기 로직 회로는 데이터 패스 활성화 신호에 응답하여 상기 제1 소스 클럭 및 상기 제2 소스 클럭을 생성하기 위한 데이터 패스 로직부를 더 포함하며,
상기 데이터 출력 동작시 상기 데이터 패스 로직부는 상기 제1 소스 클럭을 로직 하이 레벨로 유지시키는 반도체 메모리 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
상기 로직 회로는 데이터 패스 활성화 신호에 응답하여 상기 파이프 래치 출력 신호들을 생성하기 위한 파이프 래치 제어부를 더 포함하는 반도체 메모리 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 파이프 래치 제어부는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 중 상기 제1 메모리 뱅크가 상기 데이터 출력 동작의 스타트 메모리 뱅크일 경우, 상기 데이터 출력 동작시 상기 파이프 래치 출력 신호들을 순차적으로 생성하여 출력하는 반도체 메모리 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 파이프 래치 제어부는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 중 상기 제2 메모리 뱅크가 상기 데이터 출력 동작의 스타트 메모리 뱅크일 경우, 상기 데이터 출력 동작 이전의 데이터 프리래치 동작시 상기 파이프 래치 출력 신호들 중 첫 번째 신호를 생성하여 상기 데이터 출력 회로에 저장된 가비지(Garbage) 데이터에 대한 데이터 출력 동작을 수행된 것으로 처리하는 반도체 메모리 장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 파이프 래치 제어부는 제1 신호에 응답하여 일정 주기를 갖는 제어 클럭을 생성하는 클럭 생성부; 및
상기 제어 클럭에 응답하여 상기 파이프 래치 출력 신호들을 생성하기 위한 제어 신호 생성부를 포함하는 반도체 메모리 장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 18 항에 있어서,
상기 클럭 생성부는 상기 데이터 출력 동작 이전에 수행되는 데이터 프리패치 동작시 리셋 신호에 응답하여 상기 제어 클럭을 하이 레벨로 초기화하고, 상기 리셋 신호를 설정 시간 동안 지연시킨 리셋 딜레이 신호와 제2 메모리 뱅크 스타트 신호에 응답하여 상기 하이 레벨로 초기화된 상기 제어 클럭을 로우 레벨로 천이시켜 출력하는 반도체 메모리 장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 18 항에 있어서,
상기 제어 신호 생성부는 상기 데이터 출력 동작 이전에 수행되는 데이터 프리패치 동작시 한번 토글하는 제어 클럭에 응답하여 상기 파이프 래치 출력 신호들 중 첫번째 파이프 래치 출력 신호를 출력하는 반도체 메모리 장치.