KR102461090B1

KR102461090B1 - 반도체 메모리 장치

Info

Publication number: KR102461090B1
Application number: KR1020160087621A
Authority: KR
Inventors: 박원선
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-07-11
Filing date: 2016-07-11
Publication date: 2022-11-02
Also published as: US20180012665A1; US10319446B2; KR20180006783A; CN107610731A; CN107610731B

Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 다수의 동작 전압들을 생성하기 위한 전압 생성 회로와, 순차적으로 입력되는 데이터 신호에 응답하여 상기 다수의 동작 전압들을 상기 메모리 셀 어레이로 전송하기 위한 디코더 회로, 및 커멘드에 응답하여 상기 데이터 신호, 내부 어드레스 신호들, 및 내부 클럭 신호를 생성하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 반도체 메모리 장치의 동작 시 제어 로직에서 출력되는 신호의 비트 수를 감소시키는 반도체 메모리 장치를 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 다수의 동작 전압들을 생성하기 위한 전압 생성 회로와, 순차적으로 입력되는 데이터 신호에 응답하여 상기 다수의 동작 전압들을 상기 메모리 셀 어레이로 전송하기 위한 디코더 회로, 및 커멘드에 응답하여 상기 데이터 신호, 내부 어드레스 신호들, 및 내부 클럭 신호를 생성하기 위한 제어 로직을 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 동작 상태에 대한 상태 코드에 따라 N-비트(N은 자연수)의 인코딩 신호들을 생성한 후, 상기 N-비트의 인코딩 신호들을 변환시켜 순차적으로 출력되는 1비트의 데이터 신호를 출력하는 제어 로직, 및 상기 1비트의 데이터 신호를 상기 N-비트의 인코딩 신호들로 원복시킨 후, 원복된 상기 N-비트의 인코딩 신호들에 응답하여 다수의 동작 전압들을 스위칭하기 위한 디코더 회로를 포함한다.

본 기술에 따르면, 반도체 메모리 장치의 동작 시 제어 로직에서 출력되는 신호의 수를 감소시킴으로써, 반도체 메모리 장치를 용이하게 설계할 수 있다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 제어 로직의 구성을 설명하기 위한 블럭도이다.
도 3은 도 1에 도시된 디코더 회로의 구성을 설명하기 위한 블럭도이다.
도 4는 도 3의 프리 패치 레지스터의 구성을 설명하기 위한 회로도이다.
도 5는 도 3의 출력 레지스터의 구성을 설명하기 위한 회로도이다.
도 6은 도 1의 메모리 블록들 중 어느 하나를 설명하기 위한 회로도이다.
도 7은 본 발명의 동작을 설명하기 위한 신호들의 파형도이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 제어 로직(110), 전압 생성 회로(120), 디코더 회로(130), 페이지 버퍼 회로(140), 메모리 셀 어레이(150)를 포함한다.

제어 로직(110)은 전압 생성 회로(120), 디코더 회로(130), 페이지 버퍼 회로(140)와 연결된다. 제어 로직(110)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커멘드(CMD)를 수신한다. 제어 로직(110)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.

본 발명의 실시 예에서 제어 로직(110)은 커멘드(CMD)에 응답하여 N-비트(N은 자연수)의 인코딩 신호들을 내부적으로 생성하고, N-비트의 인코딩 신호들을 변환시켜 순차적으로 출력되는 1 비트의 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)을 출력한다. 이때 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)의 비트 수 합은 N-비트보다 작다. 따라서 제어 로직(110)과 디코더 회로(130)를 연결하는 배선들의 총 합은 N보다 작을 수 있다.

제어 로직(110)의 상세 구성은 후술하도록 한다.

전압 생성 회로(120)는 제어 로직(110)의 제어에 따라 다수의 동작 전압들을 생성하여 출력한다. 예를 들어 반도체 메모리 장치(100)의 프로그램 동작 시 전압 생성 회로(120)는 제어 로직(110)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vverify) 등을 생성하여 출력한다. 일예로 전압 생성 회로(120)는 반도체 메모리 장치의 동작 시 전위 레벨이 서로 상이한 16개의 동작 전압들을 생성하여 출력할 수 있다.

디코더 회로(130)는 제어 로직(110)에서 출력되는 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)를 입력받아 이를 N-비트의 인코딩 신호들로 변환한다. 즉, 디코더 회로(130)는 제어 로직(110)에서 1 비트의 데이터 신호(DATA4RDC)로 변환된 N-비트의 인코딩 신호들을 원복시킨다. 또한 디코더 회로(130)는 N-비트의 인코딩 신호들을 복호하여 M-비트(M은 N보다 큰 자연수)의 디코딩 신호들로 변환하고, M-비트의 디코딩 신호들에 응답하여 전압 생성 회로(120)에서 출력되는 다수의 동작 전압들(예를 들어 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vverify) 등)을 다수의 글로벌 워드라인 그룹들 중 선택된 글로벌 워드라인 그룹에 전달한다.

또한 디코더 회로(130)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(150)와 연결되며, 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 수신된 어드레스(ADDR)에 응답하여 선택된 글로벌 워드라인 그룹과 메모리 셀 어레이(150)에 포함된 복수의 메모리 블록들(150MB) 중 선택된 메모리 블록에 대응하는 복수의 워드라인들(WL)을 연결한다.

디코더 회로(130)의 상세 구성은 후술하도록 한다.

페이지 버퍼 회로(140)는 복수의 페이지 버퍼들(PB1~PBk)을 포함한다. 복수의 페이지 버퍼들(PB1~PBk)은 복수의 비트 라인들(BL1 내지 BLk)을 통해 메모리 셀 어레이(150)와 연결된다. 복수의 페이지 버퍼들(PB1~PBk) 각각은 프로그램 동작 시 외부로부터 입력된 프로그램 데이터(DATA)를 임시 저장하고, 임시 저장된 프로그램 데이터(DATA)에 따라 대응하는 복수의 비트라인들(BL1 내지 BLk)의 전위를 제어한다. 페이지 버퍼 회로(140)는 제어 로직(110)의 제어에 응답하여 동작한다.

또한, 복수의 페이지 버퍼들(PB1~PBk)은 프로그램 검증 동작 시 대응하는 복수의 비트라인들(BL1 내지 BLk)의 전류량을 센싱하여 메모리 셀들의 프로그램 검증 동작을 수행한다.

또한, 복수의 페이지 버퍼들(PB1~PBk)은 리드 동작 시 대응하는 복수의 비트라인들(BL1 내지 BLk)의 전류량을 센싱하여 메모리 셀들에 저장된 데이터들을 리드한다.

메모리 셀 어레이(150)는 복수의 메모리 블록들(150MB)을 포함한다. 복수의 메모리 블록들(150MB)은 복수의 워드라인들(WL)을 통해 디코더 회로(130)와 연결된다. 복수의 메모리 블록들(150MB)은 복수의 비트 라인들(BL1 내지 BLk)을 통해 페이지 버퍼 회로 회로(140)와 연결된다. 복수의 메모리 블록들(150MB) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일한 워드라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 메모리 셀 어레이(150)는 복수의 페이지로 구성될 수 있다.

또한, 메모리 셀 어레이(150)의 복수의 메모리 블록들(150MB) 각각은 복수의 셀 스트링을 포함한다. 복수의 셀 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 셀렉트 트랜지스터, 복수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함한다.

복수의 메모리 블록들(150MB)의 상세 구성은 후술하도록 한다.

상술한 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 제어 로직(110)에서 디코더 회로(130)를 제어하기 위하여, N-비트의 인코딩 신호들을 순차적으로 출력되는 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)로 변환시켜 디코더 회로(130)로 출력한다. 이는 제어 로직(110)과 디코더 회로(130) 간의 물리적 거리가 멀어도 제어 로직(110)에서 출력되는 신호들의 수가 감소되어 회로 설계를 용이하게 할 수 있으며, 배선 수의 감소에 따라 집적도를 개선할 수 있다.

도 2는 도 1에 도시된 제어 로직의 구성을 설명하기 위한 블럭도이다.

도 2를 참조하면, 제어 로직(110)은 마이크로 컨트롤러(111), 인코딩 신호 생성 회로(112) 및 순차 출력 회로(113)를 포함한다.

마이크로 컨트롤러(111)는 외부에서 입출력 버퍼(미도시)를 통해 입력되는 커멘드(CMD)에 응답하여 동작 상태에 따라 다수의 상태 코드(Phase code; P0, P1, P2, P3)를 선택적으로 출력한다. 마이크로 컨트롤러(111)는 반도체 메모리 장치의 제반 동작들에 대한 다수의 알고리즘이 저장된 저장소를 포함할 수 있으며, 커멘드(CMD)에 응답하여 다수의 알고리즘 중 선택된 알고리즘에 따라 다수의 상태 코드(Phase code; P0, P1, P2, P3)를 순차적으로 출력할 수 있다.

또한 마이크로 컨트롤러(111)는 다수의 상태 코드들 중 선택된 글로벌 워드라인을 접지 전압(GND)으로 설정하는 제1 상태(P0)를 제외한 나머지 상태들(P1, P2, P3)에서 한번씩 토글하는 동기화 신호(SYNC)를 출력하고, 선택된 글로벌 워드라인을 접지 전압(GND)으로 설정하는 제1 상태(P0) 및 동작이 종료될 때 토글하는 리셋 신호(Final_FF_RST)를 출력한다.

인코딩 신호 생성 회로(112)는 다수의 상태 코드(Phase code; P0, P1, P2, P3) 들 중 하나에 응답하여 N-비트의 인코딩 신호들(N-bit Encoding signals)을 생성하여 출력한다. 예를 들어 N-비트의 인코딩 신호들(N-bit Encoding signals)은 128bit일 수 있다. 인코딩 신호의 비트 수는 전압 생성 회로(120)에서 생성되는 동작 전압들의 수와 글로벌 워드라인 그룹의 수에 비례하여 증가할 수 있다.

순차 출력 회로(113)는 인코딩 신호 생성 회로(112)에서 출력되는 N-비트의 인코딩 신호들(N-bit Encoding signals)을 입력받아 순차적으로 출력되는 1 비트의 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)를 출력한다. 데이터 신호(DATA4RDC)는 N-비트의 인코딩 신호들(N-bit Encoding signals) 각각에 대응하여 N번 토글하는 신호이며, 내부 어드레스 신호들(ADD4RDC)은 데이터 신호(DATA4RDC)의 각 토글과 N-비트의 인코딩 신호들(N-bit Encoding signals) 각각을 매칭시키기 위한 신호이며, 내부 클럭 신호(CK4RDC)는 신호들을 각각 동기화시키기 위한 신호이다.

예를 들어 N-비트의 인코딩 신호들(N-bit Encoding signals)이 128bit일 경우, 데이터 신호(DATA4RDC)는 1bit, 내부 어드레스 신호들(ADD4RDC)은 7bit, 내부 클럭 신호(CK4RDC)는 1bit로 변환되어 출력될 수 있다. N-비트의 인코딩 신호들(N-bit Encoding signals)의 비트 수가 증가할 경우, 내부 어드레스 신호들(ADD4RDC)의 비트 수를 증가시켜 변환될 수 있다.

상술한 바와 같이 제어 로직(110)은 N-비트의 인코딩 신호들(N-bit Encoding signals)을 1bit의 데이터 신호(DATA4RDC), 다수 비트의 내부 어드레스 신호들(ADD4RDC) 및 1bit의 내부 클럭 신호(CK4RDC)로 출력함으로써 신호들을 도 1의 디코더 회로(130)로 전송해기 위한 배선들의 수를 감소시킬 수 있다.

도 3은 도 1에 도시된 디코더 회로의 구성을 설명하기 위한 블럭도이다.

도 3을 참조하면, 디코더 회로(130)는 프리 패치 레지스터(131), 출력 레지스터(132), 글로벌 워드라인 디코더(133) 및 스위칭 회로(134)를 포함한다.

프리 패치 레지스터(131)는 데이터 신호(DATA4RDC)를 다수 비트의 내부 어드레스 신호들(ADD4RDC) 및 내부 클럭 신호(CK4RDC)에 응답하여 저장한 후 이들을 내부 데이터 신호들(int_DATA<n:1>)로 동시에 출력한다.

출력 레지스터(132)는 리셋 신호(Final_FF_RST)에 응답하여 초기화 레벨로 리셋된 N-비트의 인코딩 신호들(N-bit Encoding signals)을 출력한다. 예를 들어 N-비트의 인코딩 신호들(N-bit Encoding signals)은 모두 로직 로우 레벨로 초기화되어 출력될 수 있다. N-비트의 인코딩 신호들(N-bit Encoding signals)이 초기화 레벨로 리셋되어 출력될 경우, 글로벌 워드라인 그룹들(GWLs)은 모두 접지 전압(GND) 레벨로 설정될 수 있다.

출력 레지스터(132)는 동기화 신호(SYNC)에 응답하여 프리 패치 레지스터(131)에서 출력되는 다수의 내부 데이터 신호들(int_DATA)을 동시에 입력받아 이를 N-비트의 인코딩 신호들(N-bit Encoding signals)로 출력한다. 즉, 출력 레지스터(132)는 다수의 내부 데이터 신호들(int_DATA<n:1>)을 N-비트의 인코딩 신호들(N-bit Encoding signals)로 원복시켜 출력한다.

글로벌 워드라인 디코더(133)는 출력 레지스터(132)에서 출력되는 N-비트의 인코딩 신호들(N-bit Encoding signals)을 복호하여 M-비트(M은 N보다 큰 자연수)의 디코딩 신호들(M-bit Decoding signals)을 출력한다.

스위칭 회로(134)는 M-비트의 디코딩 신호들(M-bit Decoding signals)에 응답하여 도 1의 전압 생성 회로(120)에서 생성된 다수의 동작 전압들(예를 들어 Vpgm, Vpass, Vverify, etc)을 다수의 글로벌 워드라인 그룹들(GWLs)에 선택적으로 전달하고, 다수의 글로벌 워드라인 그룹들(GWLs) 중 선택된 글로벌 워드라인 그룹과 메모리 셀 어레이의 워드라인들을 전기적으로 연결한다.

또한 스위칭 회로(134)는 N-비트의 인코딩 신호들(N-bit Encoding signals)이 초기화 레벨로 리셋되어 출력될 경우, 선택된 글로벌 워드라인 그룹에 접지 전압(GND)을 인가한다.

도 4는 도 3의 프리 패치 레지스터의 구성을 설명하기 위한 회로도이다.

도 4를 참조하면, 프리 패치 레지스터(131)는 클럭 생성 회로(131A)와 레지스터 회로(131B)를 포함한다.

클럭 생성 회로(131A)는 내부 어드레스 신호들(ADD4RDC) 및 내부 클럭 신호(CK4RDC)에 응답하여 제1 내지 제n 클럭 신호(CLK1 내지 CLKn)를 생성한다. 즉, 클럭 생성 회로(131A)는 레지스터 회로(131B)에 입력되는 데이터 신호(DATA4RDC)의 어드레스를 나타내는 내부 어드레스 신호들(ADD4RDC)에 응답하여 제1 내지 제n 클럭 신호(CLK1 내지 CLKn) 중 하나의 클럭 신호를 생성한다. 이때, 클럭 생성 회로(131A)는 내부 어드레스 신호들(ADD4RDC) 및 내부 클럭 신호(CK4RDC)에 응답하여 제1 내지 제n 클럭 신호(CLK1 내지 CLKn)가 순차적으로 토글하도록 생성할 수 있다. 제1 내지 제n 클럭 신호(CLK1 내지 CLKn)는 서로 상이한 타이밍에 토글하는 것이 바람직하다.

레지스터 회로(131B)는 데이터 신호(DATA4RDC)를 제1 내지 제n 클럭 신호(CLK1 내지 CLKn)에 응답하여 저장한 후 저장된 데이터를 N개의 내부 데이터(int_DATA<1> 내지 int_DATA<n>)로 출력한다.

레지스터 회로(131B)는 N개의 레지스터들(R1 내지 Rn)을 포함하여 구성될 수 있다. 이때 N개의 레지스터들(R1 내지 Rn) 각각은 D 플립 플랍(delay flip-flop)으로 구성될 수 있다. N개의 레지스터들(R1 내지 Rn)은 공통적으로 데이터 신호(DATA4RDC)를 입력 단자로 수신하고, 제1 내지 제n 클럭 신호(CLK1 내지 CLKn) 중 하나를 동기화 신호로 입력 받는다. 즉, N개의 레지스터들(R1 내지 Rn)은 대응하는 클럭 신호가 토글할 때 입력되는 데이터 신호(DATA4RDC)를 저장한 후 이를 내부 데이터(int_DATA<1> 내지 int_DATA<n>)로 출력한다.

도 5는 도 3의 출력 레지스터의 구성을 설명하기 위한 회로도이다.

도 5를 참조하면, 출력 레지스터(132)는 내부 데이터(int_DATA<1> 내지 int_DATA<n>), 동기화 신호(SYNC), 및 리셋 신호(Final_FF_RST)에 응답하여 N-비트의 인코딩 신호들(N-bit Encoding signals)을 출력한다.

출력 레지스터(132)는 N개의 레지스터들(R1 내지 Rn)을 포함하여 구성될 수 있다. 이때 N개의 레지스터들(R1 내지 Rn) 각각은 D 플립 플랍(delay flip-flop)으로 구성될 수 있다.

N개의 레지스터들(R1 내지 Rn) 각각은 도 2의 마이크로 컨트롤러(111)에서 출력되는 리셋 신호(Final_FF_RST)에 응답하여 초기화 레벨로 리셋된 N-비트의 인코딩 신호들(N-bit Encoding signals)을 출력한다.

N개의 레지스터들(R1 내지 Rn) 각각은 도 2의 마이크로 컨트롤러(111)에서 출력되는 동기화 신호(SYNC)에 응답하여 도 3의 프리 패치 레지스터(131)에서 출력되는 내부 데이터(int_DATA<1> 내지 int_DATA<n>) 중 하나를 입력받아 저장한 후 이들을 N-비트의 인코딩 신호들(N-bit Encoding signals) 중 하나로 출력한다.

도 6은 도 1의 메모리 블록들 중 어느 하나를 설명하기 위한 회로도이다.

도 1의 메모리 블록들은 서로 유사하게 구성될 수 있으므로, 이 중 하나의 메모리 블록을 예를 들어 설명하도록 한다.

도 6을 참조하면, 메모리 블록(150MB)은 비트 라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(ST1~STk)을 포함한다. 예를 들면, 비트 라인들(BL1~BLk)은 셀 스트링들(ST1~STk)에 각각 연결되고, 공통 소스 라인(CSL)은 셀 스트링들(ST1~STk)에 공통으로 연결된다.

복수의 셀 스트링들(ST1~STk)은 서로 유사하게 구성되므로, 이 중 제1 셀 스트링(ST1)을 예를 들어 설명하도록 한다.

제1 셀 스트링(ST1)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0~Cn), 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 서로 다른 셀 스트링들(ST1~STk)에 연결된 소스 셀렉트 트랜지스터(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 복수의 메모리 셀들(C0~Cn)의 게이트들은 복수의 워드 라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다.

예를 들어 메모리 블록(150MB)은 다수의 페이지들(PAGE_0 내지 PAGE_n)을 포함할 수 있다.

도 7은 본 발명의 동작을 설명하기 위한 신호들의 파형도이다.

도 1 내지 도 7을 참조하여 본 발명에 따른 반도체 메모리 장치의 프로그램 동작을 설명하도록 한다.

외부에서 프로그램 동작에 대응하는 커멘드(CMD)가 입력되면, 제어 로직(110)의 마이크로 컨트롤러(111)는 동작 상태(Operation Phase)에 따른 다수의 상태 코드(Phase code; P0, P1, P2, P3)를 출력한다.

이때, 제1 상태(Phase 0)에 대응하는 동작은 글로벌 워드라인 그룹들(GWLs)에 접지 전압(GND)을 인가하는 동작으로, 마이크로 컨트롤러(111)는 리셋 신호(Final_FF_RST)를 출력하고, 디코더 회로(130)의 출력 레지스터(132)는 리셋 신호(Final_FF_RST)에 응답하여 초기화 레벨로 리셋된 N-비트의 인코딩 신호들(N-bit Encoding signals)을 출력한다. 글로벌 워드라인 디코더(133)는 초기화 레벨로 리셋된 N-비트의 인코딩 신호들(N-bit Encoding signals)를 복호하여 M-비트의 디코딩 신호들(M-bit Decoding signals)을 출력하고, 스위칭 회로(134)는 M-비트의 디코딩 신호들(M-bit Decoding signals)에 응답하여 글로벌 워드라인 그룹들(GWLs)에 접지 전압(GND)을 인가한다.

마이크로 컨트롤러(111)는 제2 상태(Phase 1)가 수행되기 이전에, 즉 제1 상태(Phase O) 구간에서 제2 상태(Phase 1)에 대응하는 상태 코드(P1)를 출력한다. 이에 인코딩 신호 생성 회로(112)는 상태 코드(P1)에 대응하는 N-비트의 인코딩 신호들(N-bit Encoding signals)를 생성하여 출력하고, 순차 출력 회로(113)는 N-비트의 인코딩 신호들(N-bit Encoding signals)에 응답하여 순차적으로 출력되는 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)을 출력한다.

디코더 회로(130)의 프리 패치 레지스터(131)는 상태 코드(P1)에 대응하는 데이터 신호들(DATA4RDC)을 다수 비트의 내부 어드레스 신호들(ADD4RDC) 및 내부 클럭 신호(CK4RDC)에 응답하여 저장한다.

동작 상태(Operation Phase)가 제2 상태(Phase 1)가 되면, 디코더 회로(130)의 출력 레지스터(132)는 동기화 신호(SYNC)에 응답하여 프리 패치 레지스터(131)에서 출력되는 다수의 내부 데이터 신호들(int_DATA)을 동시에 입력받아 이를 상태 코드(P1)에 대응하는 N-비트의 인코딩 신호들(N-bit Encoding signals)로 출력한다.

글로벌 워드라인 디코더(133)는 출력 레지스터(132)에서 출력되는 N-비트의 인코딩 신호들(N-bit Encoding signals)을 복호하여 M-비트의 디코딩 신호들(M-bit Decoding signals)을 출력한다.

스위칭 회로(134)는 M-비트의 디코딩 신호들(M-bit Decoding signals)에 응답하여 도 1의 전압 생성 회로(120)에서 생성된 다수의 동작 전압들 중 패스 전압(Vpass)을 선택된 글로벌 워드라인 그룹(GWL)에 일정시간 인가한 후, 프로그램 전압(Vpgm)을 선택된 글로벌 워드라인 그룹(GWL)에 인가한다.

마이크로 컨트롤러(111)는 제3 상태(Phase 2)가 수행되기 이전에, 즉 제2 상태(Phase 1) 구간에서 제3 상태(Phase 2)에 대응하는 상태 코드(P2)를 출력한다. 이에 인코딩 신호 생성 회로(112)는 상태 코드(P2)에 대응하는 N-비트의 인코딩 신호들(N-bit Encoding signals)를 생성하여 출력하고, 순차 출력 회로(113)는 N-비트의 인코딩 신호들(N-bit Encoding signals)에 응답하여 순차적으로 출력되는 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)을 출력한다.

디코더 회로(130)의 프리 패치 레지스터(131)는 상태 코드(P2)에 대응하는 데이터 신호들(DATA4RDC)을 다수 비트의 내부 어드레스 신호들(ADD4RDC) 및 내부 클럭 신호(CK4RDC)에 응답하여 저장한다.

동작 상태(Operation Phase)가 제3 상태(Phase 2)가 되면, 디코더 회로(130)의 출력 레지스터(132)는 동기화 신호(SYNC)에 응답하여 프리 패치 레지스터(131)에서 출력되는 다수의 내부 데이터 신호들(int_DATA)을 동시에 입력 받아 이를 상태 코드(P2)에 대응하는 N-비트의 인코딩 신호들(N-bit Encoding signals)로 출력한다.

스위칭 회로(134)는 M-비트의 디코딩 신호들(M-bit Decoding signals)에 응답하여 선택된 글로벌 워드라인 그룹(GWL)의 전위 레벨을 접지 전압 레벨로 디스차지시킨다.

마이크로 컨트롤러(111)는 제4 상태(Phase 3)가 수행되기 이전에, 즉 제3 상태(Phase 2) 구간에서 제4 상태(Phase 3)에 대응하는 상태 코드(P3)를 출력한다. 이에 인코딩 신호 생성 회로(112)는 상태 코드(P3)에 대응하는 N-비트의 인코딩 신호들(N-bit Encoding signals)를 생성하여 출력하고, 순차 출력 회로(113)는 N-비트의 인코딩 신호들(N-bit Encoding signals)에 응답하여 순차적으로 출력되는 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 및 내부 클럭 신호(CK4RDC)을 출력한다.

디코더 회로(130)의 프리 패치 레지스터(131)는 상태 코드(P3)에 대응하는 데이터 신호들(DATA4RDC)을 다수 비트의 내부 어드레스 신호들(ADD4RDC) 및 내부 클럭 신호(CK4RDC)에 응답하여 저장한다.

동작 상태(Operation Phase)가 제4 상태(Phase 3)가 되면, 디코더 회로(130)의 출력 레지스터(132)는 동기화 신호(SYNC)에 응답하여 프리 패치 레지스터(131)에서 출력되는 다수의 내부 데이터 신호들(int_DATA)을 동시에 입력 받아 이를 상태 코드(P3)에 대응하는 N-비트의 인코딩 신호들(N-bit Encoding signals)로 출력한다.

스위칭 회로(134)는 M-비트의 디코딩 신호들(M-bit Decoding signals)에 응답하여 도 1의 전압 생성 회로(120)에서 생성된 다수의 동작 전압들 중 패스 전압(Vpass)을 선택된 글로벌 워드라인 그룹(GWL)에 일정시간 인가한 후, 검증 전압(Vverify)을 선택된 글로벌 워드라인 그룹(GWL)에 인가한다.

이 후, 동작 상태(Operation Phase)가 종료되면(End Phase), 마이크로 컨트롤러(111)는 리셋 신호(Final_FF_RST)를 출력하고, 디코더 회로(130)의 출력 레지스터(132)는 리셋 신호(Final_FF_RST)에 응답하여 초기화 레벨로 리셋된 N-비트의 인코딩 신호들(N-bit Encoding signals)을 출력한다. 글로벌 워드라인 디코더(133)는 초기화 레벨로 리셋된 N-비트의 인코딩 신호들(N-bit Encoding signals)를 복호하여 M-비트의 디코딩 신호들(M-bit Decoding signals)을 출력하고, 스위칭 회로(134)는 M-비트의 디코딩 신호들(M-bit Decoding signals)에 응답하여 글로벌 워드라인 그룹들(GWLs)에 접지 전압(GND)을 인가한다.

상술한 바와 같이 본 발명의 실시 예에 따르면, 제어 로직(110)은 디코더 회로(130)를 제어하기 위한 N-비트의 인코딩 신호들(N-bit Encoding signals)을 데이터 신호(DATA4RDC), 내부 어드레스 신호들(ADD4RDC), 내부 클럭 신호(CK4RDC), 동기화 신호(SYNC) 및 리셋 신호(Final_FF_RST)로 대체하여 출력할 수 있어, N-비트의 인코딩 신호들(N-bit Encoding signals)을 디코더 회로(130)로 전송하기 위한 배선의 수를 감소시킬 수 있다.

도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.

도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.

반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.

도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.

도 9에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.

도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.

도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 : 반도체 메모리 장치
110 : 제어 로직
111 : 마이크로 컨트롤러
112 : 인코딩 신호 생성 회로
113 : 순차 출력 회로
120 : 전압 생성 회로
130 : 디코더 회로
131 : 프리 패치 레지스터
132 : 출력 레지스터
133 : 글로벌 워드라인 디코더
134 : 스위칭 회로
140 : 페이지 버퍼 회로
150 : 메모리 셀 어레이

Claims

다수의 메모리 블럭들을 포함하는 메모리 셀 어레이;
다수의 동작 전압들을 생성하기 위한 전압 생성 회로;
순차적으로 입력되는 데이터 신호에 응답하여 상기 다수의 동작 전압들을 상기 메모리 셀 어레이로 전송하기 위한 디코더 회로; 및
커멘드에 응답하여 상기 데이터 신호, 내부 어드레스 신호들, 및 내부 클럭 신호를 생성하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 제어 로직은 상기 커멘드에 응답하여 N-비트의 인코딩 신호들을 생성하고, 상기 N-비트(N은 자연수)의 인코딩 신호들을 변환시켜 순차적으로 출력되는 상기 데이터 신호, 내부 어드레스 신호들 및 내부 클럭 신호를 생성하는 반도체 메모리 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서,
상기 데이터 신호, 상기 내부 어드레스 신호들, 및 상기 내부 클럭 신호의 총 비트수의 합은 상기 N-비트보다 작은 반도체 메모리 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 제어 로직은 상기 커멘드에 응답하여 동작 상태에 대응하는 다수의 상태 코드를 출력하는 마이크로 컨트롤러;
상기 다수의 상태 코드에 응답하여 N-비트의 인코딩 신호들을 생성하는 인코딩 신호 생성 회로; 및
상기 N-비트의 인코딩 신호들을 변환시켜 순차적으로 출력되는 상기 데이터 신호를 출력하기 위한 순차 출력 회로를 포함하는 반도체 메모리 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 마이크로 컨트롤러는 상기 동작 상태 중 초기 동작 상태에서 리셋 신호를 출력하고, 상기 동작 상태들 중 나머지 동작 상태에서 토글되는 동기화 신호를 생성하는 반도체 메모리 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서,
상기 디코더 회로는 상기 데이터 신호를 상기 내부 어드레스 신호에 응답하여 저장한 후, 내부 데이터 신호들로 출력하기 위한 프리 패치 레지스터;
상기 내부 데이터 신호들을 상기 동기화 신호에 응답하여 동시에 입력받아 저장한 후, 이를 상기 N-비트의 인코딩 신호들과 동일한 신호로 출력하기 위한 출력 레지스터;
상기 출력 레지스터에서 출력되는 신호들을 M-비트의 디코딩 신호로 출력하기 위한 글로벌 워드라인 디코더; 및
상기 M-비트의 디코딩 신호에 응답하여 상기 동작 전압들을 글로벌 워드라인 그룹들로 스위칭하기 위한 스위칭 회로를 포함하는 반도체 메모리 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서,
상기 프리패치 레지스터는 상기 내부 어드레스 신호들 및 상기 내부 클럭 신호에 응답하여 N개의 클럭 신호들을 생성하는 클럭 신호 생성 회로; 및
상기 N개의 클럭 신호들에 응답하여 순차적으로 입력되는 상기 데이터 신호를 저장한 후, 상기 내부 데이터 신호들로 출력하기 위한 레지스터 회로를 포함하는 반도체 메모리 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 레지스터 회로는 N개의 레지스터들을 포함하며, 상기 N개의 레지스터들 각각은 상기 내부 데이터 신호들 중 어느 하나를 출력하는 반도체 메모리 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서,
상기 프리패치 레지스터는 다수의 동작 상태들 중 현재 동작 상태에서 다음 동작 상태에 대응하는 상기 데이터 신호를 미리 저장하는 반도체 메모리 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서,
상기 출력 레지스터는 N개의 레지스터들을 포함하며, 상기 N개의 레지스터들 각각은 상기 내부 데이터 신호들을 동시에 입력받아 저장한 후 이를 상기 N-비트의 인코딩 신호들 중 어느 하나로 출력하는 반도체 메모리 장치.
동작 상태에 대한 상태 코드에 따라 N-비트(N은 자연수)의 인코딩 신호들을 생성한 후, 상기 N-비트의 인코딩 신호들을 변환시켜 순차적으로 출력되는 1비트의 데이터 신호를 출력하는 제어 로직; 및
상기 1비트의 데이터 신호를 상기 N-비트의 인코딩 신호들로 원복시킨 후, 원복된 상기 N-비트의 인코딩 신호들에 응답하여 다수의 동작 전압들을 스위칭하기 위한 디코더 회로를 포함하는 반도체 메모리 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
상기 N-비트의 인코딩 신호들을 변환시켜 순차적으로 출력되는 상기 데이터 신호를 생성할 때, 내부 어드레스 신호들 및 내부 클럭 신호를 함께 생성하는 반도체 메모리 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 데이터 신호, 상기 내부 어드레스 신호들, 및 상기 내부 클럭 신호의 총 비트수의 합은 상기 N-비트보다 작은 반도체 메모리 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 제어 로직은 커멘드에 응답하여 동작 상태에 대응하는 상기 상태 코드를 출력하는 마이크로 컨트롤러;
상기 상태 코드에 응답하여 상기 N-비트의 인코딩 신호들을 생성하는 인코딩 신호 생성 회로; 및
상기 N-비트의 인코딩 신호들을 변환시켜 순차적으로 출력되는 상기 데이터 신호, 상기 내부 어드레스 신호들 및 상기 내부 클럭 신호를 출력하기 위한 순차 출력 회로를 포함하는 반도체 메모리 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 마이크로 컨트롤러는 상기 동작 상태 중 초기 동작 상태에서 리셋 신호를 출력하고, 상기 동작 상태들 중 나머지 동작 상태에서 토글되는 동기화 신호를 생성하는 반도체 메모리 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 디코더 회로는 상기 데이터 신호를 상기 내부 어드레스 신호에 응답하여 저장한 후, 내부 데이터 신호들로 출력하기 위한 프리 패치 레지스터;
상기 내부 데이터 신호들을 상기 동기화 신호에 응답하여 동시에 입력받아 저장한 후, 이를 상기 N-비트의 인코딩 신호들과 동일한 신호로 출력하기 위한 출력 레지스터;
상기 출력 레지스터에서 출력되는 신호들을 M-비트의 디코딩 신호로 출력하기 위한 글로벌 워드라인 디코더; 및
상기 M-비트의 디코딩 신호에 응답하여 상기 동작 전압들을 글로벌 워드라인 그룹들로 스위칭하기 위한 스위칭 회로를 포함하는 반도체 메모리 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 16 항에 있어서,
상기 프리패치 레지스터는 상기 내부 어드레스 신호들 및 상기 내부 클럭 신호에 응답하여 N개의 클럭 신호들을 생성하는 클럭 신호 생성 회로; 및
상기 N개의 클럭 신호들에 응답하여 순차적으로 입력되는 상기 데이터 신호를 저장한 후, 상기 내부 데이터 신호들로 출력하기 위한 레지스터 회로를 포함하는 반도체 메모리 장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 16 항에 있어서,
상기 출력 레지스터는 N개의 레지스터들을 포함하며, 상기 N개의 레지스터들 각각은 상기 내부 데이터 신호들을 동시에 입력받아 저장한 후 이를 상기 N-비트의 인코딩 신호들 중 어느 하나로 출력하는 반도체 메모리 장치.