CN1157768C - 腐蚀半导体工件的方法和制备半导体工件的方法 - Google Patents

腐蚀半导体工件的方法和制备半导体工件的方法 Download PDF

Info

Publication number
CN1157768C
CN1157768C CNB981116809A CN98111680A CN1157768C CN 1157768 C CN1157768 C CN 1157768C CN B981116809 A CNB981116809 A CN B981116809A CN 98111680 A CN98111680 A CN 98111680A CN 1157768 C CN1157768 C CN 1157768C
Authority
CN
China
Prior art keywords
silicon
semiconductor workpiece
etching
workpiece
silicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981116809A
Other languages
English (en)
Other versions
CN1223462A (zh
Inventor
佐藤信彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN1223462A publication Critical patent/CN1223462A/zh
Application granted granted Critical
Publication of CN1157768C publication Critical patent/CN1157768C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Element Separation (AREA)

Abstract

提供一种腐蚀半导体工件的方法和制备半导体工件的方法。其中，通过在含氢还原气氛中进行热处理，对半导体工件例如在其表面上具有形成在绝缘体上的单晶硅膜的SOI衬底进行腐蚀，以在表面上去除期望的高度并使其平滑。该方法的特征在于，在腐蚀处理过程中，在炉内单晶硅膜与含氧化硅的表面相对布置，使它们相互作用，从而腐蚀所述硅表面。

Description

腐蚀半导体工件的方法和 制备半导体工件的方法
技术领域
本发明涉及腐蚀半导体工件的方法和设备，以及采用该设备和方法制备半导体工件的方法。更具体地讲，本发明涉及腐蚀具有硅膜的半导体工件的方法和设备，还涉及采用该设备和方法制备半导体工件的方法。
背景技术
在硅型半导体器件和集成电路的技术领域中，迄今为止，对具有通过采用形成在膜绝缘体上的单晶半导体膜而制造的绝缘体上的半导体(SOI)结构的器件，已经进行了大量的研究，因为这种器件的寄生电容小、抵抗辐射的能力高、器件隔离容易，由此可以提供晶体管的高速/低电压运行，低功耗，高的集成适应度，以及制造工序数量的明显减少，其中包括避免了阱制造工序。
已知的具有SOI结构(SOI衬底)的衬底包括SOS(蓝宝石上的硅)，通过氧化单晶Si衬底表面，形成暴露部分Si衬底的窗口，采用作为籽晶的区域实现横向外延生长，从而在SiO2表面上形成单晶Si膜(层)制备的衬底，采用单晶Si衬底本身作为有源层，在其下形成氧化硅膜制备的衬底，采用在厚多晶Si层上具有介电隔离的单晶Si区并且被V形沟槽围绕制备的衬底，以及利用涉及多孔Si的介电隔离制备的SOI衬底，称为FIPOS(利用多孔硅的全隔离)。
近年来，SIMOX(利用注氧分离)技术和晶片键合技术看来要成为SOI结构的制造技术领域的主流。第一次报道SIMOX技术是在1978年(K.Izumi，M.Doken and H.Ariyoshi，Electron.Lett.14(1978)p.593)。其提供了一种通过在硅衬底注入氧离子并随后在高温进行热处理形成埋置氧化硅膜的方法。
另一方面，晶片键合技术提供了用于在制造SOI结构的工艺中使键合的晶片之一变薄的各种技术。
(BPSOI)
这是采用抛光的最基本工艺之一。在键合在一起的一对晶片之一或两者的表面上形成氧化硅膜。接着，通过研磨和抛光使晶片之一变薄。
(PACE)
开发了等离子体辅助化学腐蚀(PACE)工艺，以便改善通过抛光获得的SOI结构的单晶层(称为SOI层)的膜厚均匀性。采用这种技术，在晶片上的几千个高度稠密分布的测量点测量膜厚。然后，驱动具有几毫米的直径的等离子体源，以对应于膜厚的扫描速率扫描该膜，以膜厚分布的函数改变腐蚀速率，从而降低膜厚的变化。
(使用氢离子注入的裂解工艺)
制造键合SOI衬底的新型技术近来由M.Brue在Electronics Letters，31(1995)p.1201报道，还公开于日本专利申请公开5-211128和美国专利5374564。采用此工艺，已经在整个表面上注入轻元素例如氢或者惰性气体元素的氧化晶片，与另一晶片键合，接着进行热处理。然后，在热处理过程中，在离子已经注入的深度裂解晶片。结果，位于注入离子的投射范围之上的层转移到另一晶片上，以便制造SOI结构。
(外延层转移)
日本专利2608351和美国专利5371037公开了一种通过把多孔层上单晶层转移到另一衬底上，制备SOI衬底的优异技术。此技术也称为“ELTRAN(注册商标)”(T.Yonehara，K.Sakakguehi，N.Sato，Appl.Phys.Lett.64(1994)，p.2108)。
如上所述，在SOI衬底的领域中，有待以某种方式解决的主要问题是，使由腐蚀、离子注入和随后的热处理所产生的粗糙晶片平滑，除此之外还有通过去除扩散进SOI层的硼来形成低硼浓度的单晶硅的SOI层，以此改善栅氧化膜的击穿电压，MOSFET中的阈值电压的控制和MOSFET的载流子迁移，从而改进硅型半导体器件的性能。因此，针对以上所列制备SOI衬底的方法，已经提出各种技术来解决这些问题。
对于采用氢离子注入的裂解工艺，沿投射范围分隔的晶片表面呈现10nm的表面粗糙度均方根，表面层具有离子注入引起的损坏。通过抛光并且使用称为轻触抛光的技术小量去除表面层(M.Bruel，et al.，Proc.1995 IEEEInt.SOI Conf.(1995)p.178)使这种晶片平滑，去除被离子注入损坏的层，。
在PACE技术的情况下，在等离子体腐蚀处理之后，立即采用原子力显微镜检测高达10.66nm的表面粗糙度(峰谷值)。然后通过仅微量轻触抛光表面，可以把这种粗糙表面研磨至0.62nm，或者等同于原始表面粗糙度的水平(T.Feng，M.Matloubian，G.J.Gardopee，and D.P.Mathur，Proc.1994IEEE Int.SOI Conf.(1994)p.77)。
采用这种BESOI(绝缘体上的键合和背蚀刻硅，Bond and EtchbaekSilicon on Insulator)技术时，仅通过把表面层去除表面粗糙度的3-4倍或者20-30nm，来把在腐蚀处理结束时产生的约5-7nm的表面粗糙度(峰谷值)去除掉。这种抛光处理导致膜厚均匀性平均降低0.005μm(＝5nm)。
于是，在采用经常称为轻触抛光或者接触抛光只对表面做微量抛光时，可以去除表面粗糙，但是同时膜厚将减小，因而降低了膜厚均匀度。通常通过控制操作的持续时间来结束抛光操作，众所周知，如果抛光时间不变，根据抛光溶液、在抛光操作过程中表面台的温度、和砂布磨损，抛光量在晶片同一表面内在不同晶片的表面中以及从一批接一批变化，从而极为难以使抛光量保持在恒定水平。特别是，众所周知晶片通常沿外边缘被抛光较多。
另外，如果硼在SOI层的整个深度扩散，则不可能降低硼浓度，呈现高浓度水平。
通过采用氧离子注入的SIMOX技术制备的晶片的SOI层的表面粗糙度，通常比体硅(bulk)的大一位数。S.Nakashima and K.Izumi(J.Mater.Res.(1990)Vol.5，No.9，p.1918)报道，通过在1260℃(氮气氛中)对表面进行2小时热处理或者在1300℃(含0.5％氧的氩气氛中)进行4小时热处理，可以消除存在直径为几十纳米的无数凹陷的表面粗糙部分。他们还报道了通过在1150℃的热处理，表面粗糙部分将不会发生变化。但是，从热电阻来讲，实际上不可能采用石英管在大于1200℃的温度进行热处理。另外，当晶片尺寸增大时，使用这种高温的工艺将不可避免地导致严重的滑移线。
就用氧注入技术而言，可能存在如下问题，在注入氧离子的操作中，净化室中所含的硼附着在衬底表面，并且被注入晶片(共注入)，在使因离子注入而在晶片中含有的氧转变成二氧化硅层的高温热处理工艺之前，已经附着在晶片上的硼原子，通过热处理会扩散进整个硅层。在键合的SOI衬底中会产生由清洁室中所含的硼原子造成的类似问题。
本发明的发明人在日本专利申请公开5-218053和5-217821中，提出了通过在含氢气氛中进行热处理使SOI衬底表面平滑的技术。
SOI衬底表面在腐蚀处理之后存在起伏，因而比市售硅晶片的抛光表面粗糙，利用氢退火可以使SOI衬底表面达到与这种市售硅晶片的抛光表面可比拟的平滑程度。同时，通过在氢气氛中对绝缘体上形成有单晶硅膜的衬底进行退火，并且使硼向外扩散到气相中，可以降低单晶硅膜的硼浓度。硼在硅中的扩散速率相当高，在自然氧化的氧化硅层中较低，这种氧化硅层一般是在氧或惰性气氛中进行的热处理过程中形成在衬底表面上的，因而硼将在硅层中存留。但是，通过在一般含有氢的还原气氛中对衬底进行退火，可以去除形成在SOI层表面上并且起扩散阻挡层作用的氧化硅层，而且可以有效地抑制在处理过程中任何可能的氧化膜的形成，结果，增强了硼的外扩散，如果整个SOI层含有高浓度水平的硼，则通过硼的外扩散，可以使整个SOI层的杂质浓度降低到对于器件制造是切实可行的水平(N.Sato and T.Yonehara，Appl.Phys.Lett.65(1994)p.1924)。
这样，对于使硅层所含的硼向外扩散，以及使其呈现显著粗糙度的表面平滑，在含氢气氛中的热处理是一种高度有效的方法。
对于采用SIMOX技术制造SOI衬底，在含氢气氛中的热处理也是高度有效的。上述文章还报道了在含氢气氛中于1200℃以下进行热处理，可以使其表面得到满意的粗糙度。
当利用氢对SOI衬底进行退火时，膜厚减少速率在1150℃将是约0.08nm/分钟，这远低于在抛光时的减少速率。但是，利用氢对体晶片而不是SOI衬底进行退火时，膜厚的减少速率是相当高的10-100nm/分钟，这报道于B.M.Gallois et al.，J.Am.Ceram.Soc.，77(1994)p.2949。可以知道，当未能适当地控制膜厚减少速率和腐蚀速率时，在同一晶片表面和不同晶片表面之中，膜厚均匀性将降低。
因此，因为SOI层的膜厚的显著变化将明显影响作为最终产品的器件性能，特别是包括全耗尽型SOI-MOS晶体管的阈值电压在内的性能，所以对每个晶片和不同晶片精确控制膜厚是非常重要的。
除了膜厚均匀性之外，SOI衬底还要满足几个要求。
SOI层的膜厚随采用该SOI衬底制造的半导体器件的性能而变化。虽然这种问题可以采用如下方式解决，亦即热氧化制备的SOI层表面，然后通过使用氢氟酸的湿法腐蚀，去除由热氧化产生的氧化膜(牺牲氧化)，但是这种技术涉及复杂的制造工序，因而难以实用。
此外，正如以上参考采用氢离子注入的裂解工艺所指出的那样，制备的SOI层的顶层易于呈现相当大量的裂纹，因此重要的是减少这种裂纹的数量。
发明内容
因此，本发明的目的在于提供一种腐蚀半导体工件的方法和设备，适于在不同衬底中容易地控制腐蚀速率和膜厚均匀性，并且涉及采用这种方法和设备制造半导体工件的方法。
本发明的另一目的在于提供一种腐蚀半导体工件的方法和设备，适于有效地减少膜中所含杂质例如硼，同时保持膜厚的均匀性，并且涉及采用这种方法和设备制造半导体工件的方法。
本发明的又一目的在于提供一种腐蚀半导体工件的方法和设备，适于降低采用该半导体工件制造的器件之中的性能变化，并且涉及采用这种方法和设备制造半导体工件的方法。
本发明的再一目的在于提供一种以低成本腐蚀半导体工件的方法和设备，适于获得要求的膜厚和基本无表面缺陷的表面状态，并且涉及采用这种方法和设备制造半导体工件的方法。
根据本发明，为了实现本发明的上述目的和其他目的，提供一种腐蚀具有含硅平坦表面的半导体工件的方法，所述方法包括以下工序：在含氢还原气氛中对所述硅表面进行热处理，同时使所述硅表面保持在以预定相隔距离与包含氧化硅的表面相对布置的状态，使得所述硅表面和所述包含氧化硅的表面相互作用，从而腐蚀所述硅表面。
根据本发明，提供一种具有硅膜的半导体工件的制备方法，所述方法包括以下工序：把其中含有硅膜和确定分离位置的分隔层的第一工件与第二工件键合；沿确定所述分离位置的层分离键合的第一和第二工件，把所述硅膜转移到所述第二工件上；通过在含氢还原气氛对所述第二工件进行热处理，同时与所述硅膜相对地布置氧化硅表面，使得所述硅膜和所述包含氧化硅的表面相互作用，从而腐蚀所述硅膜表面，来腐蚀转移到所述第二工件上的所述硅膜表面。
还提供一种具有硅膜的半导体工件的制备方法，所述方法包括以下工序：把包含硅的第一工件和第二工件键合；从所述键合的第一和第二工件去除部分所述第一工件，以便在所述第二工件上留下硅膜；通过在含氢还原气氛对所述第二工件进行热处理，同时与所述硅膜相对地布置氧化硅表面，使得所述硅膜和所述包含氧化硅的表面相互作用，从而腐蚀所述硅膜表面，来腐蚀留在所述第二工件上的所述硅膜表面。
附图说明
图1是根据本发明的腐蚀设备实施例的剖面示意图。
图2是腐蚀速率与对置的表面材料的相关性曲线。
图3是对置的表面材料是Si和SiO2时腐蚀速率的曲线。
图4是对置的表面材料是Si和SiO2时Si原子的去除速率曲线。
图5是根据本发明的腐蚀设备另一实施例的剖面示意图。
图6是根据本发明的腐蚀设备又一实施例的剖面示意图，展示了其主要区域。
图7是一对对置表面构成部件的剖面示意图，展示了可以用于本发明目的的布置模式。
图8是半导体工件和对置表面构成部件的剖面示意图，展示了可以用于本发明目的的布置模式。
图9是根据本发明的腐蚀设备又一实施例的剖面示意图，展示了其主要区域。
图10是采用本发明的腐蚀方法，执行半导体工件制备方法的模式流程图。
图11是采用本发明的腐蚀方法，执行半导体工件制备方法的另一模式流程图。
图12A、12B、12C和12D是采用本发明的腐蚀方法和利用氢离子注入的裂解工艺，制备半导体工件的方法的示意图。
图13A、13B、13C、13D、13E和13F是采用本发明的腐蚀方法和外延层转移工艺，制备半导体工件的方法的示意图。
图14是根据本发明的腐蚀方法的示意图。
图15A、15B、15C和15D是展示针对根据本发明目的的腐蚀操作如何布置工件的示意图。
具体实施方式
图1是根据本发明的腐蚀设备实施例的剖面示意图。
此腐蚀设备包括作为腐蚀室工作的反应炉1，适于容纳半导体工件W并抽真空，还有加热器2，对工件W和炉1所含气体加热。该炉通过至少一个阀门6与氢气源5连接，还通过至少一个阀门7与排气泵8连接。
其表面上承载有氧化硅4的对置表面构成部件3，以相间预定距离AS布置在待处理的工件W的表面侧。图1中，数字9代表用于支承工件W和对置表面构成部件3的支承部件。
使用此实施例的腐蚀操作按下述方式进行。
首先，以相间预定距离AS把工件W和对置表面构成部件3放置在反应炉1中。然后，利用加热器2对其加热。也可以用排气泵8对炉抽真空，降低内压力。
之后，从气源5把氢气引入炉内。通过控制加热器2的发热，使炉内部和工件W保持在预定的温度水平。
结果使得从工件W表面(待处理)硅被腐蚀。
准备采用本发明方法腐蚀的工件W可以是，利用CZ工艺制备的体Si晶片、具有外延生长层的外延Si晶片、采用氢退火工艺处理的体Si晶片获得的Si晶片、上述任何类型的SOI晶片、或者具有硅膜的衬底。具体地，最好是在抛光之后已经作过表面处理并且表面上存在起伏的晶片、具有未经抛光的表面的晶片、或者处于采用键合工艺或SIMOX工艺的制备的SOI晶片。
由于根据本发明在含氢气氛中对工件W进行热处理，准备向炉内馈入的源气体是指100％氢气、惰性气体例如含1-99％氢的稀有气体。最好利用氢提纯系统(氢提纯器)，向炉内馈入足够排除了水分的纯度相当高的氢气，以使还原气氛可以呈现不超过-92℃的露点。
气氛中的氧和水分含量应保持在最小水平，因为气氛中残留的任何氧和水分会使工件W表面上的硅被氧化，随着温度的升高而产生膜覆盖层，产生的膜覆盖层接着阻碍平滑表面的处理，而且还因为作为氧化和腐蚀的侧效应，残留的氧和水分会使硅膜厚度的不期望的减少增多。这就是为什么要求控制气氛以使其露点不超过-92℃的缘故。
尽管含氢气氛的压力水平可以高于、等于或低于大气压，但是其压力最好低于大气压，因为较低的压力水平有利于改善表面平滑效果和向外扩散杂质的效果。当腐蚀炉由琉态硅石例如熔凝石英和合成熔凝石英制成时，炉内气氛的压力下限最好设定在3.9×104Pa，在6.6×104Pa更好，以便防止炉形变。
从上述考虑来看，考虑到操作环境，在大气压和1.3Pa之间选择压力水平为炉内气氛压力是适当的。
虽然对用于本发明目的的含氢气体的流速没有限制，但是最好采用下述流速。
这里所采用流速是指从炉管的剖面面积减去半导体工件的剖面面积所获得的面积通过的气体流速。
如果气体流速过高，则提高从工件表面去除反应产物的速率，降低腐蚀抑制效果。
另一方面，如果气体流速过低，则会显著降低从工件表面去除反应产物的速率，进而降低通过从半导体单晶层向外扩散去除杂质例如硼的效果。
为了本发明的目的，气体流速应在10-300cc/min·cm2，在30-150cc/min·cm2更好。气体流速是对从工件表面到横向侧边扩散和去除反应产物进行控制的参数。
在含氢气氛中、1200℃以下的温度对工件表面进行满意的腐蚀和平滑，在氮气氛或稀有气体气氛中，在此温度不能使表面平滑。为了本发明的目的，具有平滑效果的腐蚀工艺所采用的温度取决于气体的组成和压力。更具体地讲，发现温度范围的下限应不低于300℃，不低于500℃较好，不低于800℃更好。另一方面，温度范围的上限应不高于硅的熔点，不高于1200℃更好。如果平滑处理进行得过慢，则采用较长时间的热处理可以获得平滑的表面。由于相对而置的表面的增强的相互作用，如果相对而置的表面相隔距离不变，则无论构成对置表面的材料如何，均可通过降低气氛压力来改善腐蚀效率。这可归因于压力降低时出现的气体分子扩散长度的增加。
为了本发明的目的，虽然对置表面构成部件3可以由任何材料构成，只要对置表面其上载有氧化硅即可，但是最好是具有氧化硅膜形成于其上的表面的Si晶片或者石英晶片。如果对置表面其上载有氧化硅膜，则具有与待腐蚀的工件相同结构的晶片最适于用做对置表面构成部件3。
对置表面应是平面并且与待处理表面保持平行。就尺寸和形状而言，对置表面具有的尺寸应等于或大于工件W的待处理表面的尺寸，外观应与工件W类似。
对置表面构成部件3可以是支承部件9的一部分，一般是托盘形式。
分隔对置表面和工件的距离或间隙AS可以作为半导体工件的硅表面面积(待腐蚀的)的函数而变化，尽管如此，但是当半导体工件的直径大于100mm时，为了实现对相对而置的表面的相互作用产生的腐蚀的增强效果，该间隙应不大于20mm，不大于10mm更好。虽然对相对而置的表面之间的距离没有特别的下限，但是最好不小于1mm，不小于3mm更好。
对清洗后的半导体工件W表面进行热处理时，开始表面平滑处理。因此，如果工件表面覆盖有厚的自然氧化膜，则应通过使用稀释氢氟酸的腐蚀将其去除，以便较早开始表面平滑处理。
按此方式平滑的硅表面极为适于制备半导体器件。如果硅或SiC的对置表面构成部件在其与工件对置布置的对置表面上载有氧化硅膜，则在腐蚀工艺中氧化硅膜的膜厚缓慢地减小，当氧化硅膜完全消失时，工件的腐蚀速率明显地降到约为初始速率的1/10。因此，基于此现象，通过使氧化硅膜具有如下的膜厚，亦即该膜所含有的Si原子数量等于应被腐蚀去除的硅层中所含有的Si原子数量，可以按良好控制的方式腐蚀工件表面的硅层，提高重复性水平。如果对置表面的氧化硅膜具有化学计量成分，并且由热氧化工艺产生，则对置表面构成部件的氧化硅膜具有的膜厚(tox)，最好比待去除硅层的厚度大约2.22倍。于是，为了使热处理持续时间留有裕度，厚度(tox)应至少比待去除硅层的厚度大约2.22倍。
根据本发明，可以无困难地把腐蚀硅膜的速率控制在1.0×10-3nm/分钟～1.0nm/分钟之间的范围内。考虑热处理的效率，应在高于1080℃的温度以不低于0.046nm/分钟的腐蚀速率进行腐蚀处理，或者在高于1100℃的温度以不低于0.11nm/分钟的腐蚀速率进行腐蚀处理。
通过这种腐蚀处理，当从表面对该膜腐蚀10nm-200nm时，可足以消除硅膜的表面缺陷。特别是，在SOI衬底的情形，采用根据本发明的腐蚀方法和腐蚀设备，通过腐蚀一般膜厚在50nm-500nm之间的硅膜，可以无困难地制造厚度在20nm-250nm之间的SOI层。
然后，所获得的表面在1μm见方的面积上，将呈现例如至少不大于0.4nm的Rrms值，最好不大于0.2nm，不大于0.15nm更好。
正如以下所述，可以按任何适当的方式把含氢气体引入炉内，在把气体引入炉内的方式上，本发明并不限于图1的设置。
尽管反应炉1可以由SiC制成，但是为了本发明的目的最好由琉态硅石制成。
为了本发明的目的，加热器2可以是电阻加热器、射频加热器或者红外线灯。
以下，将说明导致本发明的某些发现。
(针对腐蚀速率与对置表面材料的相关性的发现)
本发明的发明人针对为了去除单晶硅表面上的细微起伏而在含氢气氛中进行热处理的条件进行了调查，发现对单晶硅的腐蚀速率随与单晶硅表面对置的表面(对置表面)材料而明显变化。
图2是腐蚀速率与对置表面材料和热处理温度的相关性曲线。在图2的曲线中，下水平轴代表温度(T)的倒数，上水平轴代表对应于1/T的温度，而垂直轴代表对数表示的腐蚀速率(nm/分钟)。采用市售的光反射型膜厚测量仪，可以无困难地观察SOI层的厚度或者埋置绝缘体上的单晶硅层的厚度。然后，通过在持续时间变化的热处理前后观察膜厚并计算膜厚随时间的变化，可以确定腐蚀速率。
图2中，A组数据代表当Si的对置表面与待腐蚀的SiO2的工件相对而置时，作为温度函数而变化的腐蚀速率。采用曲线上的观察值的最小平方法，从由此产生近似线的斜率获得的激活能Ea约是4.3eV。
图2中的B组数据代表当SiO2的对置表面与待腐蚀的Si的工件相对而置时，热处理工艺中的腐蚀速率。
图2中的C组数据代表当Si的对置表面与待腐蚀的Si的工件相对而置时，另一热处理工艺中的腐蚀速率。此热处理的激活能Ea约是4.1eV。
最后，图2中的D组数据代表当SiO2的对置表面与待腐蚀的SiO2的工件相对而置时，另一热处理工艺中的腐蚀速率。此热处理的激活能Ea约是5.9eV。
正如从图2中的B和C组数据可见，在含氢气氛中进行热处理，当硅的对置表面替换成氧化硅的对置表面时，在不改变温度的情况下，硅腐蚀速率提高9倍。
更具体地讲，面对面地布置两个单晶硅表面时，或者硅的对置表面与待腐蚀的硅表面相对布置时(图2中的C)，1200℃的腐蚀速率低至约0.045nm/分钟。在60分钟热处理后，仅腐蚀掉小于3nm的膜。相反，当氧化硅的对置表面与待腐蚀硅表面相对而置时(图2中的D)，1200℃的腐蚀速率提高到约0.36nm/分钟，以致1小时后腐蚀掉多达21.6nm的膜。此腐蚀厚度可与轻触抛光工艺的相比。
图3是相对而置的表面材料是Si和SiO2时腐蚀速率的曲线图。图3中，水平轴代表腐蚀时间(分钟)，而垂直轴代表腐蚀厚度(nm)，热处理是在1200℃的温度T进行的。图3中，白色圆圈表示工件具有SiO2表面并且对置表面由Si制成时获得的数值，而黑色圆圈表示工件具有Si表面并且对置表面由SiO2制成时获得的数值。
正如从图3可见，在热处理持续时间相同的情况下，工件具有SiO2表面并且对置表面由Si制成时，如白色圆圈所示，膜被腐蚀掉的程度大于工件具有Si表面并且对置表面由SiO2制成时的，如黑色圆圈所示。简言之，SiO2表面和Si表面相对设置进行热处理时，SiO2表面被腐蚀掉的程度大于Si表面的程度。
图4展示了采用Si的对置表面来腐蚀SiO2表面时的Si原子去除速率曲线，和采用SiO2的对置表面来腐蚀Si表面时的Si原子去除速率曲线，是在图3的基础上通过计算获得的。图4中，水平轴代表腐蚀时间，垂直轴代表被去除的Si原子的数量(原子/cm2)，观察到的SiO2表面用白色的圆圈、三角和正方形表示，观察到的Si表面用黑色的圆圈、三角和正方形表示。
从图4中可知，其展示了从氧化硅表面被腐蚀的量计算的硅原子去除数量，和从如图3所示的单晶硅表面被腐蚀的量计算的硅原子去除数量，对于这两种表面被去除的硅原子数量基本相同，这意味着Si表面和SiO2表面相互相对而置进行热处理时，Si原子将以基本相同的速率从两表面消失。
这样，通过与相对而置的氧化硅表面的相互作用，加速了硅表面的腐蚀速率。如下所示的反应式将整体表达该相互作用，其中硅和氧化硅按1∶1的比率反应。
             
此Si的腐蚀速率受Si表面和对置表面之间的距离的影响。已经发现，采用硅的对置表面时，腐蚀速率随着分隔两表面的距离的减小而降低。另一方面，采用氧化硅的对置表面时，腐蚀速率随着分隔两表面的距离的减小而提高。
另外，如果与气氛含有氢气时观察的腐蚀速率相比，在不含还原气体、通常是氢气的气氛中进行腐蚀处理时，腐蚀速率显著降低。简言之，还原气体通常是氢气的存在，可以显著地加速腐蚀速率。当硅表面和氧化硅表面在腐蚀系统中相互相对而置时，通过与通常是氢气的还原气体的反应，两表面之一的材料被另一个吸收，两表面随之被腐蚀。例如，可以发生如下反应 和 。留在Si表面的Si原子至少部分是通过气相迁移到氧化硅表面，在那里与SiO2反应生成SiO，呈现出高的饱和蒸汽压。由于连续消耗SiH2，所以对Si表面的腐蚀处理将被促进。另一方面，两个Si表面相互相对而置时，一旦汽相中的硅原子呈现饱和浓度，则化学反应速率就决定于汽相中的硅原子的扩散函数，它不会很高，因此腐蚀速率将不会很高。
相反，Si表面和SiO2表面对置时，留在Si表面的Si原子至少是部分地消耗在氧化膜表面上，因而化学反应将进一步发生而无任何限制。由于可以产生在SiO2表面上的SiO呈现高的蒸汽压，反应将无限制地进行。当SiC表面与单晶硅膜相对而置时，对单晶硅膜的腐蚀速率基本上与对置表面是硅时观察到的受限腐蚀速率基本相同。同样地，氮化硅表面与单晶硅膜相对而置时，对单晶硅膜的腐蚀速率也较低，基本上与对置表面采用硅时观察到的受限腐蚀速率基本相同。
简言之，在含氢气氛中的热处理硅的工艺中，对置表面由氧化硅制成时的腐蚀速率将比对置表面由硅制成时的大约10倍。
(腐蚀设备)
虽然图1展示了根据本发明的一般腐蚀设备，但是也可以按以下将要说明的各种不同方式改进。
图5是根据本发明的腐蚀设备的另一实施例的剖面示意图。
图5的实施例是按如下构成的，来自气源5的含氢气体部分，在流进排气泵8之前，通过工件W和对置表面构成部件3之间的间隙或者作用空间AS。工件W和对置表面构成部件3的设置模式不限于图1所示的，其中它们平行于炉1的炉管纵向布置(在图中呈横向)。也可以象图5所示布置，或者也可以布置成倾斜方式或在水平炉中垂直。
再有，可以在单个炉中间隔地布置多个工件W并相互平行。
图6是根据本发明的腐蚀设备实施例的剖面示意图，适合于集中地腐蚀多个工件。
按照图6的腐蚀设备实施例，按照所有工件的正面朝上的方式，在炉内布置多个背面具有氧化硅膜的多个工件W1、W。这样，由于对于顶部的工件W1无对置表面，所以工件W1的硅表面将不按照预定的方式被腐蚀。换言之，顶部工件W1将作为假片。除顶部工件W外，全部工件W均具有面对面设置的对置表面，该顶部工件是正上方工件W的氧化硅背面，因而全部工件W的硅表面将正常腐蚀。
当全部工件W1、W布置成硅正面朝下，则底部工件作为假片。
图6仅展示了垂直炉的主要区域。当采用水平炉时，即具有通过基本上把图6的炉转向横向侧所实现的构型的炉，则多个工件将布置成在竖向上并排排列，并且以与图6相同的方式集中地腐蚀。
但是，应注意图6的炉仅适于集中热处理，以及腐蚀具有氧化硅背面的工件。
图7展示了适于对具有非氧化硅背面的工件进行热处理的布置，所述非氧化硅可以是Si、SiC、SiN制成的。
按此布置，具有至少一个氧化硅背面的对置表面构成部件31夹置在两个相邻工件之间，因而下工件W2的Si表面与对置表面构成部件3的氧化硅背面(对置表面4)面对面地设置。于是，工件W2的Si表面将正常被腐蚀。虽然图7的对置表面构成部件31具有托盘外状观，但是并不限于这种形状，可以由板状部件代替。
在任何情况，当半导体工件的直径大于100mm时，为了实现增强起因于相对而置的表面的相互作用的腐蚀的效果，Si表面和对置表面之间的距离最好不大于20mm，不大于10mm更好。
当气氛气体中包含一种或多于一种的氧化杂质例如水分和/或氧时，在含氢气氛中进行的热处理过程中，对工件的主表面(正表面)上的硅的腐蚀速率被加速。通过减少主表面上和附近的气氛气体流速，以便减少杂质例如水分和/或氧的供给率，可以降低起因于这些气体杂质的腐蚀效果。按此方式，可以严格地控制涉及硅表面和氧化硅对置表面的相互作用的腐蚀处理。特别是，如图8所示，可以把工件W正表面上的气氛气体的流速12实际降低为0，当工件W在炉管1如下布置时，可以最大地发挥对置表面氧化硅的腐蚀潜力，亦即气流11和14的方向与工件硅表面的方向和对置表面构成部件3的氧化硅对置表面4的方向交叉，且对置表面构成部件3的氧化硅对置表面4与硅表面面对面地设置，并隔开不大于20mm的距离，如图8所示。
图8中，应注意这里展示的SOI衬底包括埋置绝缘膜22和形成在硅衬底21上的SOI层，对置表面构成部件3包括硅衬底和形成在其表面上的氧化硅膜。
图9是腐蚀设备的剖面示意图，其是对图5所示的垂直炉进行改进而制成的。
图9中，4个工件W和假片W1的整体同轴地布置并且由舟皿(boat)13的各个凸台保持，各个舟皿是腐蚀设备的支撑部件。
假片W1是正面和背面上载有氧化硅膜的Si衬底，而工件W是仅在背面上载有氧化硅膜的Si衬底。
在此情形中，在从炉管的剖面面积减去半导体工件的剖面面积所获得的面积(炉管的外围区域)，从其中通过的气体流速11被控制在10cc/分钟.cm2～300cc/分钟.cm2，在每个工件W正表面上及附近平行于正表面流动的气体流速12，被控制得低于在工件W的外围区域中垂直于正表面流动的气体的流速11。
在从炉管的剖面面积减去半导体工件的剖面面积所获得的面积(炉管的外围区域)，从其中通过的气体流速11最好被控制在30cc/分钟.cm2～150cc/分钟.cm2，在每个工件W正表面上及附近平行于正表面流动的气体流速12，最好被控制得实际为0。
按照腐蚀设备的上述实施例，炉1、托盘31、支撑部件9、13最好由琉态硅石制成。
加热器2可以是电阻加热器、高频加热器或者灯加热器。
(半导体工件的制备方法)
以下将说明使用根据本发明的腐蚀方法来制备半导体工件的方法。
图10是通过采用氢离子注入或外延层转移工艺的裂解工艺、一般是PACE工艺，制备键合的SOI衬底的流程图。
首先在工序S1制备第一工件。更具体地讲，把氢离子或者稀有气体离子注入载有形成在至少一个表面上的氧化绝缘膜的Si晶片，在预定深度产生(潜在)分隔层。另外，把Si晶片表面制成多孔的，使非多孔Si层进行外延生长。采用PACE工艺时，将制备没有氧化膜的Si晶片或者其表面被氧化的Si晶片。
同时，在工序S2制备第二工件。第二工件可以是对普通Si晶片进行氧化所获得的Si晶片、其自然氧化膜已被去除的Si晶片、石英晶片或者金属衬底。
接着在工序S3中，把分别在工序S1和S2制备的第一和第二工件，直接键合在一起或者用夹于其间的粘结层间接键合在一起。除非制备不是SOI结构的工件，否则当待键合在一起的第一和第二工件的表面之一带有绝缘体即足够了。
键合之前，可以通过用氢、氧、氮或稀有气体离子辐射，激活待键合的表面。
然后，在工序S4，去除已经与第二工件键合(形成组件)的第一工件的(不必需的)部分。大体上讲，有两种不同技术可以用于去除第一个工件的部分。其一是通过研磨或腐蚀去除第一工件的部分的技术，其二是沿形成在第一工件的分隔层，分离第一工件的正侧部分和背侧部分的技术。采用后者的技术时，由于去除之后其仍旧保持晶片外形，所以不需要部分可以再次用做第一或第二工件。通过对组件热处理、向组件横向侧喷吹可以是液体或气体的流体、或者从其余部分对其机械剥离分离第一工件。
已去除不需要部分的组件(SOI衬底)的硅表面(SOI层)的表面是相当粗糙的，呈现由研磨或腐蚀操作引起的多孔层和/或起伏的空洞、孔隙。因此，在工序S5，把呈现粗糙表面的硅层上部腐蚀掉。然后，对被腐蚀的硅层的表面粗糙进行平滑处理，在腐蚀操作的平滑作用下，达到小于0.2nm的表面粗糙度水平(在1μm见方的面积)。如果在最佳化条件下进行腐蚀，则表面粗糙度可以降低到小于0.15nm，在某些情况可以小于0.1nm。
图11是一般通过SIMOX工艺制备衬底的流程图。
首先在工序S11，制备Si晶片作为开始材料。
然后，工序S12，采用在100keV-300keV的加速电压注入氧离子，掺杂率一般约为2×1017cm-2-4×1018cm-2。
接着，在工序13，注入了氧离子的晶片在1000℃-1400℃之间的温度进行热处理，形成埋置氧化膜。
然后，在工序S14，从SOI层表面去除表面氧化膜，如果形成了这种氧化膜的话。
如果抛光的晶片用做开始材料，则所获得的SOI衬底的SOI层表面呈现由氧离子注入(工序S12)和形成埋置氧化膜(工序S13)引起的起伏。于是，在工序S15，按如上所述的方式对晶片进行腐蚀，去除存在起伏的SOI层的上部。腐蚀之后，SOI层表面呈现的表面粗糙度在1μm见方的面积小于0.4nm(Rrms)，在50μm见方的面积小于1.5nm(Rrms)。
在上述根据本发明的半导体工件制备方法中，以下将参考图12A-12D更具体说明通过使用氢离子注入的裂解工艺制备SOI衬底。
在工序S21中，作为第一工件的Si晶片至少其表面被热氧化，形成氧化硅层，成为埋置绝缘膜22，然后采用10keV-500keV的加速电压，注入氢离子或者稀有气体离子，掺杂率一般约为1×1016-1×1019cm-2。可以采用离子注入机注入离子，或者利用等离子体和晶片之间的电位差从氢或稀有气体等离子体注入离子。结果，形成分隔层32(图12A)。
然后，在工序S22，对作为第二工件的另一个Si晶片21进行氧化，如果需要，则在使暴露Si表面与绝缘膜22表面保持接触，而使两个Si晶片键合在一起形成组件之前，去除覆盖待键合表面的氧化膜暴露出Si(图12B)。
接着，在工序S23，沿分隔层32把组件分离成两部分。为了把组件分离成两部分，可以在高压下向组件横向侧施加流体(液体或气体)，直到机械性质脆弱的分隔层被损坏，晶片31从组件上剥离(分离)，在晶片21上留下硅膜23。另外，可以在高于500℃温度与键合工序同步或在其之后对两个晶片进行热处理，以使由氢离子或稀有气体离子产生的微气泡在分隔层中生长，从而晶片31可以与组件分离，在晶片21上留下硅膜。
从组件分离的晶片31可以再次用做第一或第二工件，因为其在去除之后仍旧保持晶片外形，尽管其高度因硅膜23的厚度而减少。
为了再利用分离的晶片31，对由于分离而暴露的表面25抛光，通过外延生长在其上生长单晶硅膜(图12C)。
分离之后，硅膜23呈现具有因微气泡(微空洞)引起的起伏的粗糙表面。因此，在工序S24，采用如上所述的根据本发明的方法，与氧化硅表面面对面地布置，在含氢还原气氛中热处理，腐蚀掉包括粗糙表面的硅膜23的上部。作为腐蚀处理的结果，硅膜23呈现平滑表面(图12D)。
在图12A-12D的实施例中，由于晶片21在其背面上载有氧化硅膜24，在工序S23结束之后，氧化硅膜会留在SOI衬底的背面上。因此，大量的这种SOI衬底可以同时在如上所述以及图6或9所示的根据本发明的设备中进行腐蚀处理。
晶片背面上的氧化硅膜24，可以在如上所述参考图12A-12D的键合工序之前形成。另外，可以在分离工序之后或者热处理/键合工序过程中形成，且是在氧化气氛中进行的。
以下，将参考图13A-13F具体说明采用外延层转移工艺制备半导体工件的方法。
首先，在工序S31，制备单晶硅衬底31作为第一工件，至少在其主表面上形成多孔结构33。通过在HF溶液中对Si衬底阳极氧化可以形成多孔Si。这种多孔层呈现海绵状结构，其中孔直径约为10-1nm-10nm，间距约为10-1-10nm。虽然单晶硅的密度是2.33g/cm3，多孔Si的密度是可变的，通过在50-20％的范围内调整HF溶液的浓度，再调整电流强度和在反应系统添加乙醇的比率，可以使多孔Si的密度处于2.1-0.6g/cm3的范围内。通过调整待制成多孔的衬底部位的电阻率和导电类型，可以控制多孔层的孔隙率。具有p-型导电性的Si衬底，在相同的氧化条件下，当其是非简并衬底(P-)时比是简并衬底(P+)时呈现较高的孔隙率，因为前者的孔密度比后者大一位数，尽管其孔直径小。简言之，通过调整这些条件并且使用选自大量可用方法中的适当方法，可以控制Si衬底的孔隙率。多孔层33可以是单层或者包括孔隙率不同的大量层的多层结构。当按其投射范围限定在由阳极氧化产生的多孔层内的方式，注入离子时，气泡将形成位于投射范围附近的孔壁上，因而层的孔隙率可以提高。离子注入工艺可以在通过阳极氧化形成多孔层的工序前后进行，或者甚至在多孔层33上形成单晶半导体层的工序之后进行(图13A)。
然后，在工序S32，在多孔层上至少形成非多孔单晶半导体层23。这种非多孔单晶半导体层23可以是由外延生长形成的单晶硅层、由把多孔层33的表面层变成非多孔层或者某些其它适当层形成的层。如果通过热氧化在单晶硅层23上形成氧化硅层22，则单晶硅层和埋置氧化膜的界面将是包含较少由热氧化形成的表面态的适当界面(图13B)。
在工序S33中，其中已经形成了所述非多孔单晶硅层23的半导体衬底的主表面(键合表面)，与第二衬底21的正表面(键合表面)保持紧密接触。在它们相互紧密接触之前，应清洁表面以便从中去除任何粘附的杂质(图13C)。第二衬底可以是Si衬底、通过在Si衬底上形成氧化硅膜获得的衬底、一般由石英或蓝宝石衬底制成的透光衬底，虽然这样，但是并不限于此，只要待键合表面足够平坦和平滑即可。虽然根据图示，第二衬底通过位于其间的绝缘层22与第一衬底键合，也可以不必采用绝缘层22。为了键合两个衬底，绝缘薄板可以夹在第一和第二衬底之间，以便形成三层结构。
接着，去除第一衬底31背表面上的不需要部分和多孔层33，暴露非多孔单晶Si层23。可以采用上述两种技术用于暴露非多孔单晶Si层23的工序，虽然也可以另外采用某些其他技术。
采用第一种技术，从背侧去除第一衬底31，暴露多孔层33(工序S34)。
然后去掉多孔层33，暴露非多孔单晶硅层23(工序S35)。
最好采用选择腐蚀去除该多孔层。采用至少含有氢氟酸和过氧化氢的混合溶液时，可以按比腐蚀非多孔单晶硅的速率大105倍的速率选择地腐蚀多孔硅。为了防止气泡附着在表面上，可以向腐蚀溶液添加表面活性剂。最好使用醇例如乙醇作为表面活性剂。多孔层极薄时可以省略选择性腐蚀工艺。
采用第二种技术，沿用做分隔层的多孔层33分离衬底，产生如针对工序S34的图13D所示外形。采用外力可以实现分离。用于分离的方法包括外力例如压力、张力或剪切力的其它应用或者使用楔块，应用超声波，应用加热，通过使其氧化并且从周边使其膨胀，应用在多孔Si中产生内压的技术，应用脉动加热，在多孔Si中产生热应力或者使多孔Si软化，喷射流体射流例如水射流或气体射流。
随后，如针对工序S35的图13E所示，通过腐蚀把留在第二衬底21正表面上的剩余多孔层33去除。上述用于通过腐蚀去除多孔层33的技术，也可以用于腐蚀掉剩余的多孔层33。如果留在第二衬底21上的剩余多孔硅层33极薄并且均匀，则可以省略使用氢氟酸和过氧化氢的湿法腐蚀工艺。
然后，在工序S36中，为了腐蚀掉单晶Si层23起伏的上面部分25，在含氢还原气氛中对组件进行热处理。同时，此工序提高了使单晶硅层中的硼浓度降低的效果，使组件表面平滑(图13F)。
在利用本发明的上述方法获得的半导体衬底中，在第二衬底21的整个表面上形成平坦、均匀和极薄的单晶硅膜23，其间夹有绝缘层22，占据大面积。这种半导体衬底在用于制造相互绝缘和隔离的电子器件时特别有利。
留在分离的第一单晶硅衬底31的分离表面上的剩余多孔层被去除，如果其过于粗糙则使其暴露表面平滑。然后，将用做另一次的第一单晶硅衬底31，或者作为接着使用的第二衬底21。
在图13A-13F的实施例中，在衬底21背表面上没有形成氧化硅。但是，当大量衬底同时经受根据本发明的腐蚀工艺时，使用每个SOI衬底的背表面作为氧化硅对置表面，必须在每个衬底21的背表面上形成氧化硅膜。
在工序S35之后，使用硅膜23作为掩模，通过在工序S33中的键合操作之前或之后在衬底21背表面上形成氧化硅膜可以容易地满足这种需求。
图14示意性地展示了在根据本发明的腐蚀处理前后工件的硅表面。
在图14中，W3代表腐蚀处理之前工件的剖面，而W4代表腐蚀处理之后工件的剖面。
当在腐蚀处理之前通过原子力显微镜观察1μm见方面积时，表面粗糙度的均方根(Rrms)约为0.2nm-20nm。
作为根据本发明的腐蚀处理的结果，粗糙的表面被平滑呈现低至约0.07nm-0.15nm的Rrms，这对应于抛光的Si晶片的表面粗糙度或者比其更平滑的表面。
在图14中，h代表峰谷距离，p代表两个相邻峰之间的间距(或者起伏周期)，t代表腐蚀深度。
根据本发明，腐蚀处理之后，表面粗糙度降低到未腐蚀表面的三分之一左右。于是，其峰谷距离h大到几纳米至几十纳米并且两个相邻峰之间的间距p大到几纳米至几百纳米的高度起伏的硅表面，可以通过腐蚀被平滑，呈现不大于2nm的h值，最好不大于0.4nm。
这种平滑现象可以解释为与腐蚀处理同时发生的表面重排列。在粗糙表面上，存在数不清的呈现高表面能的脊，具有较高数量级的平面支承的平面容易受相对于结晶层的平面支承的表面的影响。这种区域的表面能大于单晶表面的平面支承上的表面能。在含氢还原气氛中进行的热处理工艺中，可以安全地假设阻止表面Si原子迁移的势垒一般被氢的还原效应所降低，以致被热能量激活的Si原子被迁移，使表面重排列成具有低表面能的平坦平滑表面。单晶表面的平面支承指数越低，本发明的平坦平滑效应将促进越大。
实施例1(外延层转移/水平炉/SiO2对置表面)：
对于每个样品，在按2∶1比例混合的含49％HF和乙醇的溶液中，对具有0.015Ωcm电阻率和(100)取向的6英寸掺硼Si晶片的表面进行阳极氧化，在晶片表面产生厚10μm的多孔硅层。然后在氧气氛中于400℃对硅晶片进行1小时的热处理，接着在1.25％HF水溶液中浸渍30秒，去除形成在多孔硅层表面上和附近的极薄氧化膜。然后用水好好清洗硅晶片并且干燥。之后，把硅晶片放在外延生长炉系统中，在氢气氛中于1100℃热处理，封闭多孔硅表面上的几乎所有孔。然后，通过向氢气添加二氯甲硅烷作为硅源，在多孔硅上形成平均厚度为300nm±5nm的单晶硅膜。然后从外延生长炉系统取出硅晶片，放在氧化炉中。这样，利用氧和氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现210nm的厚度。此时，准备第二硅晶片，使每个晶片经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。然后，把两个硅晶片键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在1100℃进行1小时热处理，增强界面处的键合强度。采用氮气氛进行热处理。然后，从背表面对硅晶片组件的第一硅晶片进行研磨，直到暴露多孔硅。然后，在HF和过氧化氢的混合溶液中浸渍硅晶片组件，腐蚀掉多孔硅。随后对组件进行湿法清洗操作，良好地清洗。通过外延生长产生的单晶硅膜转移到具有氧化硅膜的第二硅晶片上，产生SOI晶片。
在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是210nm，偏差是±5nm。这样，单晶硅膜必须削去10nm，获得200nm厚的SOI层。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是10.1nm，对于50μm见方面积是9.8nm。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度是1.2×1018/cm3。
采用氢氟酸预先清洗SOI晶片的背表面，去除可能存在于该表面的自然氧化膜和其它物质，然后将其放在包括石英制成的圆筒炉管的水平热处理炉中。使气体从炉管的一端流向另一端。共使用四个样品，分别按照以下将说明的四种不同布置模式放在炉中。样品A：图15A：SOI晶片W水平地放在炉中，其上有200nm氧化硅膜4的硅晶片3放在晶片W之上并与其平行。两个晶片分开的距离约是10mm。样品B：图15B：SOI晶片W水平地放在炉中，裸硅晶片84放在晶片W之上并与其平行。两个晶片分开的距离约是10mm。样品C：图15C：SOI晶片W倾斜地放在炉中，其上有200nm氧化硅膜4的硅晶片3与晶片W平行相对。样品D：图15D：SOI晶片W垂直地放在炉中，以SOI表面面对气流上游，其上有200nm氧化硅膜4的硅晶片3与晶片W的SOI表面相对，使各晶片的中心位于炉中心线上，并且各晶片相对于中心线垂直布置。
全部晶片均分别由石英托架(未示出)夹持和支承。
对于每个样品，在用氢气置换炉内气体之后，升温至1100℃并在温度下降之前保持4小时。然后，用氮气置换炉内气氛，取出晶片样品，再一次观察单晶硅膜的膜厚。每个样品膜厚的减少如下所示。氢气流速是5slm。在平面内10mm格点处测量膜厚并且对获得的各值取平均。
                      腐蚀的高度        膜厚
样品A：               10.3nm            199.8nm
样品B：               1nm               208.5nm
样品C：               10.0nm            200.1nm
样品D：               10.4nm            199.1nm
当氧化硅用做对置表面获得特定膜厚时，SOI晶片的膜厚降低约为10nm。另一方面，为了对比，当裸硅用做面对样品B的对置表面时，膜厚的降低小至1nm，这与期望的腐蚀效果相差很远。
上述热处理之后，通过原子力显微镜观察各晶片的表面粗糙度。每个样品的表面粗糙度均方根(Rrms)如下所示。
                   1μm见方面积        50μm见方面积
样品A：            0.11nm              0.35nm
样品B：            0.13nm              0.36nm
样品C：            0.11nm              0.33nm
样品D：            0.13nm              0.35nm
上述数据表明各样品被平滑到市售硅晶片的水平(0.13nm，0.31nm)。
上述热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于5×1015/cm3，证实该样品可以实用于制造电子器件。
实施例2(外延层转移/垂直炉/各种舟皿/氧化膜背表面)：
对于每个样品，在按2∶1比例混合的含49％HF和乙醇的溶液中，对具有0.017Ωcm电阻率和(100)取向的6英寸掺硼Si晶片的表面进行阳极氧化，在晶片表面产生厚10μm的多孔硅层。然后在氧气氛中于400℃对硅晶片进行1小时的热处理，接着在1.25％HF水溶液中浸渍30秒，去除形成在多孔硅层表面上和附近的极薄氧化膜。然后用水良好清洗硅晶片并且干燥。之后，把硅晶片放在外延生长炉系统中，通过添加极小流速的硅烷气体，在氢气氛中于1100℃热处理，封闭多孔硅表面上的几乎所有孔。然后，通过向氢气添加硅烷作为硅源，在多孔硅上形成平均厚度为310nm±5nm的单晶硅膜。然后从外延生长炉系统取出硅晶片，放在氧化炉中。这样，利用氧和氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现210nm的厚度。此时，使第二硅晶片经受热氧化处理，在其整个表面上形成200nm厚的氧化硅膜，使每个晶片经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。然后，把两个硅晶片键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在1100℃进行1小时热处理，增强界面处的键合强度。在氮气和氧气的混合气体中升高热处理气氛温度，然后置换为氧和氮的燃烧气体。温度在1100℃保持1小时然后在氮气氛中降低。然后，从背表面对硅晶片组件的第一硅晶片进行研磨，直到暴露多孔硅。然后，在HF和过氧化氢的混合溶液中浸渍硅晶片组件，腐蚀掉多孔硅。随后对组件进行湿法清洗操作，良好地清洗。通过外延生长产生的单晶硅膜转移到具有氧化硅膜的第二硅晶片上，产生SOI晶片。
对各样品之，在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是210nm，偏差是±4.3nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是10.1nm，对于50μm见方面积是9.8nm。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度是1.2×1018/cm3。
把获得的SOI晶片放在包括石英制成的并具有图9所示结构的炉管的垂直热处理炉中，不去除背表面上的氧化硅膜。使气体在炉内从上向下地流动。
晶片1水平地布置在如图9所示石英舟皿13上，每个SOI晶片的氧化硅背表面面对直接位于其下的SOI晶片的SOI层表面，相对设置的表面分开6mm的距离，每个晶片的中心对准炉管中心线。其上有氧化硅膜4的硅晶片3布置在SOI晶片之上，保持上述距离使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1100℃，在温度下降之前保持6小时，取出晶片观察每个样品的SOI膜厚。每个SOI晶片膜厚的降低平均不大于10nm±1nm，实现了200nm的特定膜厚。
然后，用SiC制成的舟皿替换支承晶片的舟皿13，进行同样的实验，发现某些晶片在中心区域已经被腐蚀掉10nm，如同使用石英舟皿的情况，但是在由舟皿支承的周边区域仅腐蚀了约1nm，从而在表面产生了不同的腐蚀效果。于是，发现对于本发明的目的最好采用SiO2制成的舟皿。
在热处理之前去除每个晶片背表面上的氧化硅膜，以使SOI层面对硅背表面，并且在氢气氛中热处理，如上述实验，此时面对另一SOI晶片的SOI层的膜厚至多降低1nm。简言之，当采用硅对置表面时不产生腐蚀效果。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.11nm，对于50μm见方面积是0.35nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于5×1015/cm3，证实该样品可以实用于制造电子器件。
实施例3(外延层转移/垂直炉/石英托盘)
对于每个样品，在按2∶1比例混合的含49％HF和乙醇的溶液中，对具有0.017Ωcm电阻率和(100)取向的8寸掺硼Si晶片的表面进行阳极氧化，在晶片表面产生厚10μm的多孔硅层。然后在氧气氛中于400℃对硅晶片进行1小时的热处理，接着在1.25％HF水溶液中浸渍30秒，去除形成在多孔硅层表面上和附近的极薄氧化膜。然后用水良好清洗硅晶片并且干燥。之后，把硅晶片放在外延生长炉系统中，在氢气氛中于1100℃热处理，封闭多孔硅表面上的几乎所有孔。然后，通过向氢气添加二氯甲硅烷作为硅源，在多孔硅上形成平均厚度为340nm±5nm的单晶硅膜。然后从外延生长炉系统取出硅晶片，放在氧化炉中。这样，利用氧和氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现250m的厚度。此晶片和第二硅晶片分别经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。然后，把两个硅晶片键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在1100℃进行1小时热处理，增强界面处的键合强度。采用氮气氛进行热处理。然后，从背表面对硅晶片组件的第一硅晶片进行研磨，直到暴露多孔硅。然后，在HF和过氧化氢的混合溶液中浸渍硅晶片组件，腐蚀掉多孔硅。随后对组件进行湿法清洗操作，良好地清洗。通过外延生长产生的单晶硅膜转移到具有氧化硅膜的第二硅晶片上，从而产生SOI晶片。
对于每个样品，在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是242nm，偏差是±4nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是10.1nm，对于50μm见方面积是9.8nm。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度是1.2×1018/cm3。
全部获得的SOI晶片其背表面上的自然氧化膜已经被氢氟酸去除，把晶片放在各个石英托盘上，放入包括石英制成的炉管的垂直热处理炉内。使气体从上到下地在炉内流动。晶片水平地布置在石英舟皿上，如图7所示，支承SOI晶片的每个托盘的背表面面对直接位于其下的SOI晶片的SOI层的表面，相对而置的表面分开6mm的间距，每个晶片的中心对准炉管的中心线。在托盘上布置市售硅晶片3，然后放在SOI晶片的顶部，保持上述的间距使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1180℃，在温度下降之前保持6小时，取出晶片再次观察每个样品的SOI膜厚。对于全部SOI晶片，每个SOI晶片膜厚的降低是41.5nm，对于SOI层实现了200.5nm的膜厚。
因此，虽然晶片在背表面上没有氧化硅膜，但是由于对每个样品使用石英托盘，为紧接其之下的晶片提供了对置表面，所以硅层被腐蚀掉。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.11nm，对于50μm见方面积是0.35nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于1×1015/cm3，证实该样品可以实用于制造电子器件。
实施例4(利用WJ分离)
对于每个样品，在按2∶1比例混合的含49％HF和乙醇的溶液中，对具有0.017Ωm电阻率和(100)取向的8英寸掺硼Si晶片的表面进行阳极氧化，在晶片表面产生厚10μm的多孔硅层。更准确地讲，是包括孔隙率约为60％的1μm厚的高度多孔层和孔隙率约为20％的5μm厚的低度多孔层的多孔层，低度多孔层位于高度多孔层之上，通过改变电流而产生各层。然后在氧气氛中于400℃对硅晶片进行1小时的热处理，接着在1.25％HF水溶液中浸渍30秒，去除形成在多孔硅层表面上和附近的极薄氧化膜。然后用水良好清洗硅晶片并且干燥。之后，把硅晶片放在外延生长炉系统中，通过添加极小流速的硅烷，在氢气氛中于1100℃热处理，封闭多孔硅表面上的几乎所有孔。然后，通过向氢气添加二氯硅烷作为硅源，在多孔硅上形成平均厚度为340nm±5nm的单晶硅膜。然后从外延生长炉系统取出硅晶片，放在氧化炉中。这样，利用氧利氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现210nm的厚度。此时，对第二硅晶片进行热氧化处理，在其整个表面上形成200nm厚的氧化硅膜，使每个晶片经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。然后，把两个硅晶片键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在1100℃进行1小时热处理，增强界面处的键合强度。采用氮和氧的混合气氛进行热处理。然后，通过向组件横向侧施加高压水射流，在流体楔块效应下沿高度多孔层分离硅晶片组件，暴露出多孔层。然后，在HF和过氧化氢的混合溶液中浸渍第二硅晶片，腐蚀掉多孔硅。随后进行湿法清洗操作，良好地清洗。单晶硅膜转移到具有氧化硅膜的第二硅晶片上，从而产生SOI晶片。
对于每个样品，在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是242nm，偏差是±6nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是10.1nm，对于50μm见方面积是9.8nm。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度是1.2×1018/cm3。
对全部获得的SOI晶片检测了背表面上的氧化硅膜的存在，并且放入包括石英制成的炉管的垂直热处理炉中。使气体在炉内从上向下地流动。晶片水平地布置在如图9所示石英舟皿上，每个SOI晶片的氧化硅背表面面对直接位于其下的SOI晶片的SOI层表面，相对设置的表面分开约6mm的间距，每个晶片的中心对准炉管中心线。其正表面和背表面上有氧化硅的市售硅晶片布置在SOI晶片之上，保持上述距离使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1180℃，在温度下降之前保持6小时，取出晶片再次观察每个样品的SOI膜厚。每个SOI晶片膜厚的降低是43.2nm。
因此，通过使用氧化硅对置表面腐蚀硅层，获得了期望的膜厚。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.11nm，对于50μm见方面积是0.35nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于1×1015/cm3，证实该样品可以实用于制造电子器件。
实施例5(BESOI/垂直炉/石英舟皿)
对于每个样品，把具有0.007Ωcm电阻率和(100)取向的8英寸掺硼Si晶片放在外延生长系统中，在氢气氛中于1100℃热处理。温度降低到900℃之后，通过利用其中添加二氯甲硅烷作为硅源气体的氢气，产生平均膜厚是300nm±5nm的单晶硅膜。然后从外延生长系统取出硅晶片，放在氧化炉中。这样，利用氧和氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现200nm的厚度。此时，使第二硅晶片经受热氧化处理，在其整个表面上形成200nm厚的氧化硅膜，使每个晶片经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。利用氧气等离子体处理激活晶片表面之后，用水清洗两个硅晶片并键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在400℃进行10小时热处理，增强界面处的键合强度。采用氮气氛进行热处理。然后，从第一硅晶片背表面刮削硅晶片组件，直到第一硅晶片的厚度降低到约5μm。接着，通过在氢氟酸、硝酸和醋酸的1∶3∶8混合物溶液中浸渍硅晶片，选择地腐蚀P+层。单晶硅膜已经转移到具有氧化硅膜的第二硅晶片上，从而产生SOI晶片。
对于每个样品，在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是190nm，偏差是±20nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是2nm，对于50μm见方面积是2.2nm。
对全部获得的SOI晶片检测了背表面上的氧化硅膜的存在，并且放入包括石英制成的炉管的垂直热处理炉中。使气体在炉内从上向下地流动。晶片水平地布置在如图9所示石英舟皿上，每个SOI晶片的背表面面对直接位于其下的SOI晶片的SOI层表面，相对设置的表面分开约6mm的间距，每个晶片的中心对准炉管中心线。其正表面和背表面上有氧化硅的硅晶片布置在SOI晶片之上，保持上述间距使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1180℃，在温度下降之前保持1小时，取出晶片再次观察每个样品的SOI膜厚。每个SOI晶片膜厚的降低平均是40.8nm，使SOI层厚149.2nm，这极为接近150nm的设计值。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.11nm，对于50μm见方面积是0.35nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于5×1015/cm3，证实该样品可以实用于制造电子器件。
实施例6(利用氢离子注入的裂解工艺/垂直炉/石英舟皿)
对于每个样品，使具有10Ωcm电阻率和(100)取向的8英寸掺硼Si晶片氧化300nm，在50KeV和4×1016/cm2的条件下向晶片注入氢离子。硅晶片和其上已形成氧化硅膜的第二硅晶片分别经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。然后，两个硅晶片键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在400℃进行10小时热处理，增强界面处的键合强度。采用氮气氛进行热处理。在热处理过程中，沿对应于注入离子的投射范围的深度分离硅晶片组件。单晶硅膜已经转移到具有氧化硅膜的第二硅晶片上，从而产生SOI晶片。
对于每个样品，在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是280nm，偏差是±10nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是9.4nm，对于50μm见方面积是8.5nm。
对全部获得的SOI晶片，放入包括石英制成的炉管的垂直热处理炉中，在每个样品背表面上有氧化硅膜。使气体在炉内从上向下地流动，如图9所示。晶片水平地布置在如图9所示石英舟皿上，每个SOI晶片的背表面面对直接位于其下的SOI晶片的SOI层表面，相对设置的表面分开约6mm的间距，每个晶片的中心对准炉管中心线。表面上有氧化硅的市售硅晶片布置在SOI晶片之上，保持上述间距使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1180℃，在温度下降之前保持2小时，取出晶片再次观察每个样品的SOI膜厚。每个SOI晶片膜厚的降低平均是80.3nm，使SOI层厚199.6nm。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.11nm，对于50μm见方面积是0.35nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于5×1015/cm3，证实该样品可以实用于制造电子器件。
利用径向TEM对在氢气氛中热处理前后的样品进行观察，在热处理之前靠近SOI层表面观察到的位错，在热处理之后未发现。可以确实地假设位错与通过腐蚀处理去除的SOI层部位一起被去除。
实施例7(SIMOX/垂直炉/石英舟皿)
对于每个样品，在550℃、180KeV和4×1017/cm2的条件下，对具有10Ωcm电阻率和(100)取向的8英寸掺硼Si晶片的抛光表面注入氧离子。把硅晶片放在热处理炉中，在Ar+O2的混合气体中，于1350℃进行20小时热处理，产生埋置氧化膜。
对于每个样品，在平面内10mm格点处测量形成在埋置氧化膜上的单晶硅膜的膜厚，发现平均膜厚是200nm，偏差是±10nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是0.5nm，对于50μm见方面积是2nm，证实通过氧离子注入表面粗糙度增大。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度对于所有样品均是5×1017cm3。
对全部获得的SOI晶片，放入包括石英制成的炉管的垂直热处理炉中，在每个样品背表面上有氧化硅膜。使气体在炉内从上向下地流动，如图9所示。晶片水平地布置在如图9所示石英舟皿上，每个SOI晶片的背表面面对直接位于其下的SOI晶片的SOI层表面，相对设置的表面分开约6mm的间距，每个晶片的中心对准炉管中心线。在正表面和背表面上有氧化硅的硅晶片布置在SOI晶片之上，保持上述间距使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1180℃，在温度下降之前保持1.2小时，取出晶片再次观察每个样品的SOI膜厚。所有SOI晶片膜厚的降低是50nm，使SOI层厚150nm±10nm。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.3nm，对于50μm见方面积是1.5nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于5×1015/cm3，证实该样品可以实用于制造电子器件。
实施例8(外延层转移/垂直炉/石英托盘)
对于每个样品，在按2∶1比例混合的含49％HF和乙醇的溶液中，对具有0.017Ωcm电阻率和(100)取向的8寸掺硼Si晶片的表面进行阳极氧化，在晶片表面产生厚10μm的多孔硅层。然后在氧气氛中于400℃对硅晶片进行1小时的热处理，接着在1.25％HF水溶液中浸渍30秒，去除形成在多孔硅层表面上和附近的极薄氧化膜。然后用水良好清洗硅晶片并且干燥。之后，把硅晶片放在外延生长系统中，通过以极小流速添加硅烷，在氢气氛中于1100℃热处理，封闭多孔硅表面上的几乎所有孔。然后，通过向氢气添加二氯甲硅烷作为硅气体，在多孔硅上形成平均厚度为320nm±5nm的单晶硅膜。然后从外延生长系统取出硅晶片，放在氧化炉中。这样，利用氧和氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现220m的厚度。同时，对第二硅晶片进行热氧化处理，在其整个表面上形成200nm厚的氧化硅膜，每个晶片经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。在利用氮气等离子体激活表面之后，用水清洗两个硅晶片，干燥并且键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在400℃进行10小时热处理，增强界面处的键合强度。然后，从第一硅晶片背表面对硅晶片组件进行刮削，暴露多孔硅。然后，在HF和过氧化氢的混合溶液中浸渍硅晶片组件，腐蚀掉多孔硅。随后对组件进行湿法清洗操作，良好地清洗。单晶硅膜已经转移到具有氧化硅膜的第二硅晶片上，从而产生SOI晶片。
对于每个样品，在平面内10mm格点处测量形成转移的单晶硅膜的膜厚，发现平均膜厚是220nm，偏差是±7nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是10.1nm，对于50μm见方面积是9.8nm。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度是1.2×1018cm3。
把全部获得的SOI晶片放在各个石英托盘上，并且放入包括石英制成的炉管的垂直热处理炉中。使气体在炉内从上向下地流动。晶片水平地布置在如图9所示石英舟皿93上，支承SOI晶片的每个托盘背表面面对直接位于其下的SOI晶片的SOI层表面，相对设置的表面分开约6mm的间距，每个晶片的中心对准炉管中心线。硅晶片布置在托盘上，然后放在SOI晶片之上，保持上述间距使其与顶部SOI晶片分开。用氢气置换炉内气氛之后，炉温升至1100℃，在温度下降之前保持15小时，取出晶片再次观察每个样品的SOI膜厚。每个SOI晶片膜厚的降低是10nm。
热处理之后，通过原子力显微镜观察样品的表面粗糙度。每个样品的表面粗糙度均方根，对于1μm见方面积是0.11nm，对于50μm见方面积是0.50nm，表明各样品已经平滑至市售硅晶片的水平。热处理之后，利用二次离子质谱法(SIMS)观察每个样品的单晶硅膜的硼浓度，发现硼浓度已经降低至小于1×1015/cm3，证实该样品可以实用于制造电子器件。
实施例9(外延层转移/水平炉/SiO2对置表面)
对于每个样品，在按2∶1比例混合的含49％HF和乙醇的溶液中，对具有0.015Ωcm电阻率和(100)取向的6英寸掺硼Si晶片的表面进行阳极氧化，在晶片表面产生厚10μm的多孔硅层。然后在氧气氛中于400℃对硅晶片进行1小时的热处理，接着在1.25％HF水溶液中浸渍30秒，去除形成在多孔硅层表面上和附近的极薄氧化膜。然后用水良好清洗硅晶片并且干燥。之后，把硅晶片放在外延生长系统中，在氢气氛中于1100℃热处理，封闭多孔硅表面上的几平所有孔。然后，通过向氢气添加硅烷作为硅源气体，在多孔硅上形成平均厚度为300nm±5nm的单晶硅膜。然后从外延生长系统取出硅晶片，放在氧化炉中。这样，利用氧和氢的燃烧气体，使单晶硅膜表面被氧化，产生厚200nm的氧化硅膜。作为氧化的结果，单晶硅膜呈现210nm的厚度。然后，使此硅晶片和第二硅晶片分别经受湿法清洗操作，这是硅器件处理中通常采用的，以便产生清洁表面。然后，把两个硅晶片键合在一起。通过键合两个晶片获得的硅晶片组件放在热处理炉中，在1100℃进行1小时热处理，增强界面处的键合强度。采用氮气作为热处理气氛。然后，从第一硅晶片背表面对硅晶片组件进行刮削，暴露多孔硅。然后，在HF和过氧化氢的混合溶液中浸渍硅晶片组件，腐蚀掉多孔硅。随后进行湿法清洗操作，良好地清洗。单晶硅膜已经转移到具有氧化硅膜的第二硅晶片上，从而产生SOI晶片。
对于每个样品，在平面内10mm格点处测量转移的单晶硅膜的膜厚，发现平均膜厚是210nm，偏差是±5nm。由于设计的膜厚是150nm，单晶硅膜必须削去60nm。当通过原子力显微镜在256×256个测量点观察1μm见方面积和50μm见方面积的表面时，表面粗糙度的均方根(Rrms)，对于1μm见方面积是10.1nm，对于50μm见方面积是9.8nm。利用二次离子质谱法(SIMS)测量硼浓度时，发现单晶硅膜中的硼浓度是12×1018/cm3。
把每个SOI晶片放在包括石英制成的圆筒炉管的水平热处理炉中。使气体从炉管的一端流向另一端。分别按照以下将说明的两种不同布置模式放在炉中。样品E：SOI晶片放在炉中，以单晶硅膜面对炉内气流上游，其正表面上有133.3nm氧化硅膜的硅晶片与SOI晶片面对面地放置，每个晶片的中心与炉中心线对准，各晶片与中心线垂直地布置。
样品F：SOI晶片放在炉中，以单晶硅膜面对炉内气流上游，其正表面上有200nm氧化硅膜的硅晶片与SOI晶片面对面地放置，每个晶片的中心与炉中心线对准，各晶片与中心线垂直地布置。
全部晶片由各个石英夹具夹持和支承。
对于每个样品，在用氢气置换炉内气体之后，升温至1180℃并在温度下降之前保持2小时。然后，用氮气置换炉内气氛，取出晶片样品，再一次观察单晶硅膜的膜厚。每个样品膜厚的减少如下所示。氢气流速是5slm。在平面内10mm格点处测量膜厚并且对获得的各值取平均。
                   腐蚀的高度            膜厚
样品E：            60.1nm                150.3nm
样品F：            80.1nm                130.1nm
热处理之后，测量与SOI膜面对面地布置的氧化硅的膜厚，发现样品E的全部氧化硅已经丢失。另一方面，发现样品E的氧化硅仅剩23nm。简言之，样品E的SOI层被腐蚀直到全部氧化硅膜被去除，自那以后不再进行SOI层的腐蚀操作。于是，应通过控制氧化硅层的厚度来控制被腐蚀掉的硅量。
除硅之外的半导体材料的膜，可以通过异质外延形成在通过本发明的方法获得的工件表面上。

Claims (75)

1.一种腐蚀具有含硅平坦表面的半导体工件的方法，所述方法包括以下工序：在含氢还原气氛中对所述硅表面进行热处理，同时使所述硅表面保持在以预定相隔距离与包含氧化硅的表面相对布置的状态，使得所述硅表面和所述包含氧化硅的表面相互作用，从而腐蚀所述硅表面。
2.根据权利要求1的腐蚀半导体工件的方法，其中，所述半导体工件是具有单晶硅膜的SOI衬底。
3.根据权利要求1或2的腐蚀半导体工件的方法，其中，所述硅表面在1μm见方面积中的表面粗糙度均方根不小于0.2nm。
4.根据权利要求1或2的腐蚀半导体工件的方法，其中，所述硅表面是未抛光表面。
5.根据权利要求1或2的腐蚀半导体工件的方法，其中，所述硅表面具有多孔硅层造成的表面粗糙度。
6.根据权利要求1或2的腐蚀半导体工件的方法，其中，所述硅表面具有微孔造成的表面粗糙度。
7.根据权利要求2的腐蚀半导体工件的方法，其中，通过把含有单晶硅膜和用于预先确定分离位置的分隔层的第一硅工件与第二工件键合，然后在预先确定分离位置的分隔层分离键合的组件，获得具有所述单晶硅膜的所述SOI衬底，从而把所述单晶硅膜转移到所述第二工件上。
8.根据权利要求7的腐蚀半导体工件的方法，其中，所述分隔层是注入有惰性气体或氢离子的层。
9.根据权利要求7的腐蚀半导体工件的方法，其中，所述分隔层是多孔层。
10.根据权利要求2的腐蚀半导体工件的方法，其中，所述SOI衬底具有通过向硅晶片注入氧离子并且对其进行热处理获得的埋置氧化层。
11.根据权利要求1的腐蚀半导体工件的方法，其中，在所述腐蚀工序中，在所述硅表面附近并与其平行地流动的气体流速，小于垂直于半导体工件周边区域表面并在其之外流动的气体流速。
12.根据权利要求11的腐蚀半导体工件的方法，其中，在所述硅表面附近并与其平行地流动的气体流速，实际等于0。
13.根据权利要求1的腐蚀半导体工件的方法，其中，在其表面上具有氧化硅膜的硅晶片与所述半导体工件的硅表面相对布置，并对所述半导体工件进行热处理直到腐蚀掉氧化硅膜，暴露出下层硅。
14.根据权利要求1的腐蚀半导体工件的方法，其中，氧化硅制成的托盘与所述半导体工件的硅表面相对布置。
15.根据权利要求1的腐蚀半导体工件的方法，其中，所述含氢还原气氛含有100％的氢气或者氢气和惰性气体。
16.根据权利要求1的腐蚀半导体工件的方法，其中，所述含氢还原气氛具有不高于-92℃的露点。
17.根据权利要求1的腐蚀半导体工件的方法，其中，由至少在其表面上含有作为主成分的氧化硅的部件支承所述半导体工件。
18.根据权利要求1的腐蚀半导体工件的方法，其中，所述半导体工件的布置使得所述硅表面垂直于容器中的含氢气体主气流。
19.根据权利要求1的腐蚀半导体工件的方法，其中，均具有所述硅表面的多个半导体工件，以预定的规则间距相互平行地共轴布置在容器内并进行热处理，并使含氢气体围绕半导体工件流动，以使在所述表面附近并与其平行地流动的气体流速实际上等于0。
20.根据权利要求1的腐蚀半导体工件的方法，其中，石英板与所述硅表面相对布置，且其间具有用于热处理所述半导体工件的含氢气体。
21.根据权利要求1的腐蚀半导体工件的方法，其中，所述氧化硅表面是另一半导体工件的背表面，所述另一半导体工件的背表面与所述硅表面相对布置。
22.根据权利要求1的腐蚀半导体工件的方法，其中，所述工件布置在具有包含氧化硅的内壁表面的容器内。
23.根据权利要求1的腐蚀半导体工件的方法，其中，多个半导体工件由具有含氧化硅的表面的部件支承，以便相互平行地布置在具有也包括氧化硅的内壁表面的容器内。
24.根据权利要求1的腐蚀半导体工件的方法，其中，所述硅表面通过腐蚀被去除10nm-200nm。
25.根据权利要求1的腐蚀半导体工件的方法，其中，腐蚀所述硅表面的速率在1.0×10-3nm/分钟-1.0nm/分钟之间。
26.根据权利要求1和23-25中任一项的腐蚀半导体工件的方法，其中，在1μm见方面积中，所述硅表面的表面粗糙度的均方根不大于0.4nm。
27.根据权利要求1和23-25中任一项的腐蚀半导体工件的方法，其中，所述氧化硅的厚度不小于所述硅表面待腐蚀高度的2.22倍。
28.根据权利要求1、19和23中任一项的腐蚀半导体工件的方法，其中，均具有所述硅表面的多个半导体工件，以预定规则间距相互平行地共轴布置，面向相同方向，且表面上具有氧化硅膜的假片或石英衬底布置在最前面，以面对第一半导体工件的硅表面。
29.根据权利要求2和23-25中任一项的腐蚀半导体工件的方法，其中，硅表面的所述单晶硅膜是通过外延生长形成的SOI层。
30.根据权利要求2和23-25中任一项的腐蚀半导体工件的方法，其中，腐蚀处理之前，硅表面的所述单晶硅膜的膜厚在50nm-500nm之间。
31.根据权利要求1的腐蚀半导体工件的方法，其中，包含在支承材料表面上形成的氧化硅膜的对置表面构成部件，与所述工件相对布置，以便所述热处理延续一定时间周期，足以使氧化硅膜被腐蚀掉，暴露支承材料表面。
32.根据权利要求2和23-25中任一项的腐蚀半导体工件的方法，其中，腐蚀处理之后，所述硅表面的单晶硅膜的膜厚在20nm-250nm。
33.根据权利要求2和23-25中任一项的腐蚀半导体工件的方法，其中，所述硅表面的单晶硅膜具有选自50nm-500nm的范围内的膜厚，并腐蚀到具有20-250nm的膜厚。
34.根据权利要求1的方法，其中，所述热处理的温度高于300℃并低于硅的熔点。
35.根据权利要求1的方法，其中，所述热处理的温度高于800℃并低于硅的熔点。
36.一种具有硅膜的半导体工件的制备方法，所述方法包括以下工序：
把其中含有硅膜和确定分离位置的分隔层的第一工件与第二工件键合；
沿确定所述分离位置的层分离键合的第一和第二工件，把所述硅膜转移到所述第二工件上；
通过在含氢还原气氛对所述第二工件进行热处理，同时与所述硅膜相对地布置氧化硅表面，使得所述硅膜和所述包含氧化硅的表面相互作用，从而腐蚀所述硅膜表面，来腐蚀转移到所述第二工件上的所述硅膜表面。
37.一种具有硅膜的半导体工件的制备方法，所述方法包括以下工序：
把包含硅的第一工件和第二工件键合；
从所述键合的第一和第二工件去除部分所述第一工件，以便在所述第二工件上留下硅膜；
通过在含氢还原气氛对所述第二工件进行热处理，同时与所述硅膜相对地布置氧化硅表面，使得所述硅膜和所述包含氧化硅的表面相互作用，从而腐蚀所述硅膜表面，来腐蚀留在所述第二工件上的所述硅膜表面。
38.根据权利要求36或37的具有硅膜的半导体工件的制备方法，还包括在所述第二工件背表面上形成氧化硅膜以提供所述氧化硅表面的工序。
39.根据权利要求36或37的具有硅膜的半导体工件的制备方法，还包括通过在多孔硅层上形成非多孔单晶硅膜，制备第一工件的工序。
40.根据权利要求36的具有硅膜的半导体工件的制备方法，其中，所述分隔层是多孔层，并在对分离之后残留在所述硅膜上的剩余多孔层进行选择性腐蚀之后，进行所述腐蚀工序。
41.根据权利要求36的具有硅膜的半导体工件的制备方法，其中，所述分隔层是多孔层，并对分离之后残留在所述硅膜上的剩余多孔层进行所述腐蚀工序。
42.根据权利要求36的具有硅膜的半导体工件的制备方法，其中，所述分隔层是注入了惰性气体或氢离子的层，并在分离之后暴露的所述硅膜表面不进行抛光的条件下进行所述腐蚀工序。
43.根据权利要求37的具有硅膜的半导体工件的制备方法，其中，所述第一工件包括多孔层，所述去除工序包括去除残留在所述硅膜上的多孔层的工序。
44.根据权利要求37的具有硅膜的半导体工件的制备方法，其中，在去除工序之后多孔层残留在所述硅膜上。
45.根据权利要求37的具有硅膜的半导体工件的制备方法，其中，所述硅膜的表面是在所述去除工序之后进行等离子体腐蚀的表面。
46.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述硅表面在1μm见方面积中的表面粗糙度的均方根不小于0.2nm。
47.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述硅表面具有多孔硅层造成的表面粗糙度。
48.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述硅表面具有微孔造成的表面粗糙度。
49.根据权利要求36的具有硅膜的半导体工件的制备方法，其中，所述分隔层是注入了惰性气体或氢离子的层。
50.根据权利要求36的具有硅膜的半导体工件的制备方法，其中，所述分隔层是多孔层。
51.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，在所述腐蚀工序中，在所述硅表面附近并与其平行地流动的气体流速，小于与半导体工件周边区域表面垂直并在其之外流动的气体流速。
52.根据权利要求50的具有硅膜的半导体工件的制备方法，其中，在所述硅表面附近并与其平行地流动的气体流速实际等于0。
53.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，其表面上具有氧化硅膜的硅晶片与所述半导体工件的硅膜相对布置，并对所述半导体工件进行热处理，直到氧化硅膜被腐蚀掉暴露出下层硅。
54.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，氧化硅制成的托盘与所述半导体工件的硅膜相对布置。
55.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述含氢还原气氛含有100％的氢气或氢气和惰性气体。
56.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述含氢还原气氛具有不高于-92℃的露点。
57..根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述半导体工件由至少在其表面含有作为主成分的氧化硅的部件所支承。
58.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述半导体工件的布置使得所述硅表面与容器内的含氢气体的主气流垂直。
59.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，均具有所述硅表面的多个半导体工件，以预定的规则间距相互平行地共轴布置在容器内并进行热处理，并使含氢气体围绕半导体工件流动，以使在所述硅表面附近并与其平行地流动的气体流速实际等于0。
60.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，石英板与所述硅表面相对布置，且其间具有用于热处理所述半导体工件的含氢气体。
61.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述氧化硅表面是另一半导体工件的背表面，所述另一半导体工件的背表面与所述硅表面相对布置。
62.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述工件布置在具有包含氧化硅的内壁表面的容器内。
63.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，多个半导体工件由具有含氧化硅表面的部件支承，以便相互平行地布置在具有也包括氧化硅的内壁表面的容器内。
64.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述硅表面通过腐蚀被去除10nm-200nm。
65.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，腐蚀所述硅表面的速率在1.0×10-3nm/分钟-1.0nm/分钟之间。
66.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，在1μm见方面积中，所述硅表面的表面粗糙度的均方根不大于0.4nm。
67.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述氧化硅的厚度不小于所述硅表面待腐蚀高度的2.22倍。
68.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，均具有所述硅表面的多个半导体工件，以预定规则间距相互平行地共轴布置，面向相同方向，且表面上具有氧化硅膜的假片或石英衬底布置在最前面，面对第一半导体工件的硅表面。
69.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，硅表面的所述单晶硅膜是通过外延生长形成的SOI层。
70.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，腐蚀处理之前，硅表面的所述单晶硅膜的膜厚在50nm-500nm。
71.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，腐蚀处理之后，所述硅表面的单晶硅膜的膜厚在20nm-250nm。
72.根据权利要求36或37的具有硅膜的半导体工件的制备方法，其中，所述硅表面的单晶硅膜具有选自50nm-500nm范围内的膜厚，并腐蚀到具有20-250nm的膜厚。
73.根据权利要求36或37的方法，其中，所述热处理的温度高于300℃并低于硅的熔点。
74.根据权利要求36或37的方法，其中，所述热处理的温度高于800℃并低于硅的熔点。
75.根据权利要求1、36或37的方法，其中在炉内沿所述硅膜工件的外周边区域流动的气体流速，不小于10cc/分钟·cm2，不大于300cc/分钟·cm2。
CNB981116809A 1997-12-26 1998-12-25 腐蚀半导体工件的方法和制备半导体工件的方法 Expired - Fee Related CN1157768C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP36157297 1997-12-26
JP361572/97 1997-12-26
JP361572/1997 1997-12-26

Publications (2)

Publication Number Publication Date
CN1223462A CN1223462A (zh) 1999-07-21
CN1157768C true CN1157768C (zh) 2004-07-14

Family

ID=18474121

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981116809A Expired - Fee Related CN1157768C (zh) 1997-12-26 1998-12-25 腐蚀半导体工件的方法和制备半导体工件的方法

Country Status (6)

Country Link
US (2) US6413874B1 (zh)
EP (1) EP0926713A3 (zh)
KR (1) KR100362311B1 (zh)
CN (1) CN1157768C (zh)
AU (1) AU750664B2 (zh)
TW (1) TW417202B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
WO2001048810A1 (fr) * 1999-12-24 2001-07-05 Shin-Etsu Handotai Co., Ltd. Dispositif d'inspection des defauts de cristal d'une plaquette de silicium et procede de detection des defauts de cristal de cette plaquette
JP2002025986A (ja) * 2000-07-06 2002-01-25 Matsushita Electric Ind Co Ltd ドライエッチング方法
JP2002110949A (ja) * 2000-09-28 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
JP2002110688A (ja) 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
US6660606B2 (en) * 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
DE10124038A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung vergrabener Bereiche
DE10124030A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung eines Silizium-Wafers
DE10124032B4 (de) * 2001-05-16 2011-02-17 Telefunken Semiconductors Gmbh & Co. Kg Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
US6951798B2 (en) * 2001-06-08 2005-10-04 Wisconsin Alumni Research Foundation Method of bonding a stack of layers by electromagnetic induction heating
US6638835B2 (en) * 2001-12-11 2003-10-28 Intel Corporation Method for bonding and debonding films using a high-temperature polymer
FR2834820B1 (fr) * 2002-01-16 2005-03-18 Procede de clivage de couches d'une tranche de materiau
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20040110314A1 (en) * 2002-12-05 2004-06-10 Ravi Kramadhati V. Silicon-on-insulator devices and methods for fabricating the same
US7718421B2 (en) * 2003-02-05 2010-05-18 Iquum, Inc. Sample processing
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
FR2858715B1 (fr) * 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
JP2005136383A (ja) * 2003-10-09 2005-05-26 Canon Inc 有機半導体素子、その製造方法および有機半導体装置
US20050148198A1 (en) * 2004-01-05 2005-07-07 Technion Research & Development Foundation Ltd. Texturing a semiconductor material using negative potential dissolution (NPD)
US20060027459A1 (en) * 2004-05-28 2006-02-09 Lake Shore Cryotronics, Inc. Mesoporous silicon infrared filters and methods of making same
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
EP2237314A3 (en) * 2006-07-13 2011-03-16 National University Corporation Tohoku University Semiconductor device
JP5249511B2 (ja) * 2006-11-22 2013-07-31 信越化学工業株式会社 Ｓｏｑ基板およびｓｏｑ基板の製造方法
US20090032873A1 (en) * 2007-07-30 2009-02-05 Jeffrey Scott Cites Ultra thin single crystalline semiconductor TFT and process for making same
JP5176423B2 (ja) * 2007-08-10 2013-04-03 東京エレクトロン株式会社 石英製品のベーク方法及び記憶媒体
TW201442280A (zh) 2007-11-30 2014-11-01 Univ California 利用表面粗糙之高度光取出效率之氮化物基發光二極體
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Ｓｏｉ基板の表面処理方法
US20100130021A1 (en) * 2008-11-26 2010-05-27 Memc Electronic Materials, Inc. Method for processing a silicon-on-insulator structure
SG176602A1 (en) * 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
TWI456649B (zh) * 2011-10-27 2014-10-11 Atomic Energy Council 去除提純冶金級矽晶圓表面與內部金屬雜質之製備方法
US8685840B2 (en) * 2011-12-07 2014-04-01 Institute Of Nuclear Energy Research, Atomic Energy Council In-situ gettering method for removing metal impurities from the surface and interior of a upgraded metallurgical grade silicon wafer
US9949837B2 (en) 2013-03-07 2018-04-24 Howmedica Osteonics Corp. Partially porous bone implant keel
CN103921205B (zh) * 2014-04-04 2016-08-24 德清晶辉光电科技有限公司 一种6英寸铌酸锂晶片或钽酸锂晶片的生产工艺
US9922851B2 (en) 2014-05-05 2018-03-20 International Business Machines Corporation Gas-controlled bonding platform for edge defect reduction during wafer bonding
CN112309978B (zh) * 2019-07-31 2024-08-20 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管
US11684090B2 (en) * 2019-11-15 2023-06-27 Juul Labs, Inc. Machine for laser etching and tag writing a vaporizer cartridge

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6501786A (zh) * 1964-02-26 1965-08-27
US4361461A (en) * 1981-03-13 1982-11-30 Bell Telephone Laboratories, Incorporated Hydrogen etching of semiconductors and oxides
JPH0298129A (ja) 1988-10-04 1990-04-10 Nec Corp 半導体装置の製造方法
US5310689A (en) 1990-04-02 1994-05-10 Motorola, Inc. Method of forming a SIMOX structure
KR940005287B1 (ko) 1990-06-26 1994-06-15 후지쓰 가부시끼가이샤 수소가스를 사용하는 플라즈마 처리방법
KR950014609B1 (ko) 1990-08-03 1995-12-11 캐논 가부시끼가이샤 반도체부재 및 반도체부재의 제조방법
JPH0719738B2 (ja) * 1990-09-06 1995-03-06 信越半導体株式会社 接合ウェーハ及びその製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3287596B2 (ja) 1992-01-31 2002-06-04 キヤノン株式会社 半導体基材及びその加工方法
JP2994837B2 (ja) 1992-01-31 1999-12-27 キヤノン株式会社 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板
EP1043768B1 (en) * 1992-01-30 2004-09-08 Canon Kabushiki Kaisha Process for producing semiconductor substrates
US5427055A (en) 1992-01-31 1995-06-27 Canon Kabushiki Kaisha Method for controlling roughness on surface of monocrystal
JP3263176B2 (ja) * 1993-04-16 2002-03-04 株式会社東芝 半導体装置の製造方法、半導体装置の製造装置および自然酸化膜を除去する方法
US5484484A (en) 1993-07-03 1996-01-16 Tokyo Electron Kabushiki Thermal processing method and apparatus therefor
JPH0888272A (ja) * 1994-09-19 1996-04-02 Shin Etsu Handotai Co Ltd 半導体集積回路用基板の製造方法
FR2725074B1 (fr) 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
US6146979A (en) 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
US6171982B1 (en) 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same

Also Published As

Publication number Publication date
AU750664B2 (en) 2002-07-25
AU9818698A (en) 1999-07-15
KR100362311B1 (ko) 2003-02-19
KR19990063519A (ko) 1999-07-26
US6413874B1 (en) 2002-07-02
TW417202B (en) 2001-01-01
CN1223462A (zh) 1999-07-21
EP0926713A3 (en) 2004-02-25
US20020102857A1 (en) 2002-08-01
EP0926713A2 (en) 1999-06-30

Similar Documents

Publication Publication Date Title
CN1157768C (zh) 腐蚀半导体工件的方法和制备半导体工件的方法
CN1090381C (zh) 绝缘体上的硅衬底的制造方法
CN1175498C (zh) 复合部件及其分离方法和半导体衬底的制备方法
CN1076862C (zh) 绝缘体上的硅(soi)衬底的制造工艺
US6881644B2 (en) Smoothing method for cleaved films made using a release layer
CN1132223C (zh) 半导体衬底及其制造方法
CN1118085C (zh) 半导体衬底及其制备方法
CN1139969C (zh) 半导体基片及其制备方法
CN1249531A (zh) 半导体衬底的制造工艺
CN1135601C (zh) 半导体衬底的制造方法
CN1155065C (zh) 半导体衬底的制造方法
CN1076861C (zh) 半导体衬底及其制造方法
CN1136604C (zh) 制造半导体基底部件的方法
CN1187792C (zh) 清洗多孔体的方法
CN1127120C (zh) 半导体衬底及其制造方法
CN1188981A (zh) 半导体制品的制造方法
CN1250945A (zh) 半导体基片及其制造方法
CN1104036C (zh) 半导体产品的制造工艺
CN1225500A (zh) 半导体产品及其制造方法
CN1930674A (zh) 用于改进所剥离薄层质量的热处理
CN1152187A (zh) 半导体基片及其制造方法
KR20130029110A (ko) 절연체 기판상의 실리콘 마감을 위한 방법
CN1241803A (zh) 半导体衬底、半导体薄膜以及多层结构的制造工艺
CN1860604A (zh) 键合层消失的间接键合
CN1224924A (zh) 热处理soi衬底的方法和设备及利用其制备soi衬底的方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040714

Termination date: 20111225