JPH0888272A - 半導体集積回路用基板の製造方法 - Google Patents
半導体集積回路用基板の製造方法Info
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- JPH0888272A JPH0888272A JP6250008A JP25000894A JPH0888272A JP H0888272 A JPH0888272 A JP H0888272A JP 6250008 A JP6250008 A JP 6250008A JP 25000894 A JP25000894 A JP 25000894A JP H0888272 A JPH0888272 A JP H0888272A
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Abstract
(57)【要約】
【目的】本発明は、石英ガラス製炉心管の上限温度であ
る1250℃程度の熱処理温度で前記支持体ウエーハ5
を完全接合、言換えればボイド面積率が0%を可能にし
た半導体集積回路用基板の製造方法を提供する事にあ
る。 【構成】本発明は、Si単結晶ウエーハ1の主表面に形
成されたSi単結晶島3を誘電体膜7を介して分離する
為の分離溝6を埋めるSi多結晶層4と、Si材料から
なる支持体5間に、誘電体絶縁層9を介在させた状態で
重ね合わせ熱処理を行う事により両者の接合を行ってな
る半導体集積回路用基板20の製造方法において、前記
Si多結晶層4の接合面側に生じるSi単結晶島3と誘
電体分離溝6間のパターン段差10(P−V値:Peak t
o Valley値)を13nm/250×250μm以下に設
定するとともに、前記熱処理温度を1100℃〜125
0℃の温度範囲で、熱処理を施しながら両者の接合を行
う事を特徴とする。
る1250℃程度の熱処理温度で前記支持体ウエーハ5
を完全接合、言換えればボイド面積率が0%を可能にし
た半導体集積回路用基板の製造方法を提供する事にあ
る。 【構成】本発明は、Si単結晶ウエーハ1の主表面に形
成されたSi単結晶島3を誘電体膜7を介して分離する
為の分離溝6を埋めるSi多結晶層4と、Si材料から
なる支持体5間に、誘電体絶縁層9を介在させた状態で
重ね合わせ熱処理を行う事により両者の接合を行ってな
る半導体集積回路用基板20の製造方法において、前記
Si多結晶層4の接合面側に生じるSi単結晶島3と誘
電体分離溝6間のパターン段差10(P−V値:Peak t
o Valley値)を13nm/250×250μm以下に設
定するとともに、前記熱処理温度を1100℃〜125
0℃の温度範囲で、熱処理を施しながら両者の接合を行
う事を特徴とする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路用基板に
係り、特に2枚のシリコン(以下Siとする)半導体等
の基板を、Si酸化物やガラス等の誘電体絶縁層を介し
て、密着、接合させて製造される、接合型(SOI型)
基板に、更に誘電体分離を施した半導体集積回路用基板
の製造方法として適用される発明に関する
係り、特に2枚のシリコン(以下Siとする)半導体等
の基板を、Si酸化物やガラス等の誘電体絶縁層を介し
て、密着、接合させて製造される、接合型(SOI型)
基板に、更に誘電体分離を施した半導体集積回路用基板
の製造方法として適用される発明に関する
【0002】
【従来の技術】従来、ICやLSIなどで各素子間の分
離を絶縁体で行う誘電体分離法は、P−n接合分離に比
べて、漏れ電流を極めて小さくする事が出来る。従っ
て、絶縁耐圧を大きくする事が出来るし、電圧印加の方
向に気を配る必要がない、等の利点を有し、素子間の絶
縁耐圧が数10V〜数100Vとった高耐圧のLSIに
広く用いられている。その代表的な構造は、図2の1’
部分で示される、いわゆる誘電体分離基板と称されるも
のである。即ちこの基板は、半導体素子12を形成する
ためのSi単結晶島3と、これら複数の島同士を相互に
絶縁するための誘電体膜7と、これらを支持するための
Si多結晶層4で構成される。しかしこのようなSi多
結晶層4による支持体は、Si単結晶島3との熱膨張係
数違いや、Si多結晶の粒径の変化等によって、半導体
素子12を形成する過程での熱処理によって反りや歪を
生じ、半導体デバイス製造時の歩留りや、その品質に悪
影響をもたらす。その為、近年、図2に示すように前記
誘電体分離基板1’を、これと熱膨張率が同一のSi材
料からなる支持体5と接合せしめ、その強度を安定化さ
せると同時に、上記熱処理時における反りや歪の発生を
抑制しようとする試みがなされている。
離を絶縁体で行う誘電体分離法は、P−n接合分離に比
べて、漏れ電流を極めて小さくする事が出来る。従っ
て、絶縁耐圧を大きくする事が出来るし、電圧印加の方
向に気を配る必要がない、等の利点を有し、素子間の絶
縁耐圧が数10V〜数100Vとった高耐圧のLSIに
広く用いられている。その代表的な構造は、図2の1’
部分で示される、いわゆる誘電体分離基板と称されるも
のである。即ちこの基板は、半導体素子12を形成する
ためのSi単結晶島3と、これら複数の島同士を相互に
絶縁するための誘電体膜7と、これらを支持するための
Si多結晶層4で構成される。しかしこのようなSi多
結晶層4による支持体は、Si単結晶島3との熱膨張係
数違いや、Si多結晶の粒径の変化等によって、半導体
素子12を形成する過程での熱処理によって反りや歪を
生じ、半導体デバイス製造時の歩留りや、その品質に悪
影響をもたらす。その為、近年、図2に示すように前記
誘電体分離基板1’を、これと熱膨張率が同一のSi材
料からなる支持体5と接合せしめ、その強度を安定化さ
せると同時に、上記熱処理時における反りや歪の発生を
抑制しようとする試みがなされている。
【0003】即ち、その構成を簡単に図2により説明す
ると、半導体素子12は島状のSi単結晶島3内に形成
され、該Si単結晶島は誘電体膜7およびSi多結晶層
4により誘電体分離された基板1’を構成する。この基
板1’を別のSi材料からなる支持体5の表面上に誘電
体層9で互いに絶縁された状態で接合される。
ると、半導体素子12は島状のSi単結晶島3内に形成
され、該Si単結晶島は誘電体膜7およびSi多結晶層
4により誘電体分離された基板1’を構成する。この基
板1’を別のSi材料からなる支持体5の表面上に誘電
体層9で互いに絶縁された状態で接合される。
【0004】そしてこのような半導体集積回路用基板の
製造方法は、例えば図1に示すように、第1のSi単結
晶ウエーハ1の主表面を酸化して、その全面にSiO2
膜を形成しホトリソグラフ法等でパターニングした後、
エッチングなどの方法により該SiO2膜の予定の箇所
を開口し、次に残されたSiO2膜をマスクとして、例
えば水酸化カリウムとイソプロピルアルコール混合液を
用いる異方性エッチングによって分離溝6を形成する。
製造方法は、例えば図1に示すように、第1のSi単結
晶ウエーハ1の主表面を酸化して、その全面にSiO2
膜を形成しホトリソグラフ法等でパターニングした後、
エッチングなどの方法により該SiO2膜の予定の箇所
を開口し、次に残されたSiO2膜をマスクとして、例
えば水酸化カリウムとイソプロピルアルコール混合液を
用いる異方性エッチングによって分離溝6を形成する。
【0005】次いで前記マスクとして利用したSiO2
を除去し、再びウエーハ1の主表面を酸化して、その全
面に厚さ2μm前後の絶縁用SiO2膜(誘電体膜)7
を形成した後、その表面に気相成長法(CVD法)によ
って、少なくとも前記分離溝6が完全に埋まるまでSi
多結晶層4を堆積させる。(図1(a))
を除去し、再びウエーハ1の主表面を酸化して、その全
面に厚さ2μm前後の絶縁用SiO2膜(誘電体膜)7
を形成した後、その表面に気相成長法(CVD法)によ
って、少なくとも前記分離溝6が完全に埋まるまでSi
多結晶層4を堆積させる。(図1(a))
【0006】次いで分離溝6が深いために形成される分
離溝6直上部分の堆積Si多結晶層の大きな凹みを機械
的な切削(研削)で除き、更にメカノケミカル研磨法に
よって微小な凹凸を除去して平滑面とし、誘電体分離基
板1’の前駆体を得る。(図1(b))
離溝6直上部分の堆積Si多結晶層の大きな凹みを機械
的な切削(研削)で除き、更にメカノケミカル研磨法に
よって微小な凹凸を除去して平滑面とし、誘電体分離基
板1’の前駆体を得る。(図1(b))
【0007】次いで表面にSiO2層(誘電体絶縁層)
9を形成した支持体5となる第2のSiウエーハを用意
し、その研磨された表面側と、前記誘電体分離基板1’
の前駆体のSi多結晶層4の平滑面とを重ね合わせ、更
に高温の熱処理を加えて2枚のウエーハを接合する。
(図1(c)) 最後に、第1のSi単結晶ウエーハ1の不要単結晶部分
を研磨により除去してSi単結晶島3を形成して、本発
明に係わる半導体集積回路用基板20を得る。(図1
(d))
9を形成した支持体5となる第2のSiウエーハを用意
し、その研磨された表面側と、前記誘電体分離基板1’
の前駆体のSi多結晶層4の平滑面とを重ね合わせ、更
に高温の熱処理を加えて2枚のウエーハを接合する。
(図1(c)) 最後に、第1のSi単結晶ウエーハ1の不要単結晶部分
を研磨により除去してSi単結晶島3を形成して、本発
明に係わる半導体集積回路用基板20を得る。(図1
(d))
【0008】このようにして作製された半導体集積回路
用基板20は、通常の半導体製造プロセスにより該Si
単結晶島3の表面に所望の半導体素子12を形成した後
に、金属薄膜により各素子12間を配線して素子形成を
終えたウエーハをペレット1個づつにカットした後にリ
ードフレームに溶着して接続ピンを配線し、樹脂等で全
体を保護して半導体集積回路装置(パワーIC)が完成
する訳であるが、かかる接合型基板において、完全なウ
エーハ接合が達成されないと、半導体素子12を形成す
る際の熱処理や、形成された半導体素子12の作動中に
発生する熱による歪で、Si単結晶島3が支持体5から
剥離したり移動してしまう恐れがあり、この結果各素子
12間を接続する配線に断線が生じ、半導体集積回路と
しての信頼性が低くなってしまうという問題が発生す
る。
用基板20は、通常の半導体製造プロセスにより該Si
単結晶島3の表面に所望の半導体素子12を形成した後
に、金属薄膜により各素子12間を配線して素子形成を
終えたウエーハをペレット1個づつにカットした後にリ
ードフレームに溶着して接続ピンを配線し、樹脂等で全
体を保護して半導体集積回路装置(パワーIC)が完成
する訳であるが、かかる接合型基板において、完全なウ
エーハ接合が達成されないと、半導体素子12を形成す
る際の熱処理や、形成された半導体素子12の作動中に
発生する熱による歪で、Si単結晶島3が支持体5から
剥離したり移動してしまう恐れがあり、この結果各素子
12間を接続する配線に断線が生じ、半導体集積回路と
しての信頼性が低くなってしまうという問題が発生す
る。
【0009】そして前記接合不良(ボイド)の原因が深
い分離溝6の影響で生じる事に着目し、例えば特開平3
ー265153号において、前記平滑化されたSi多結
晶層の表面にSiO2膜からなる緩衝層9を形成した
後、該緩衝層9を研磨して平滑化し、そこに単結晶支持
体ウエーハ5を接合するようにした。
い分離溝6の影響で生じる事に着目し、例えば特開平3
ー265153号において、前記平滑化されたSi多結
晶層の表面にSiO2膜からなる緩衝層9を形成した
後、該緩衝層9を研磨して平滑化し、そこに単結晶支持
体ウエーハ5を接合するようにした。
【0010】
【発明が解決しようとする課題】しかしながら、前記第
1従来技術においては、酸化物層の精密な研磨が困難で
ある。そこで、特開平6ー21205号の従来技術にお
いては、誘電体分離基板1’と支持体5の間にSiO2
からなる緩衝層9を設け、その膜厚を20〜2000n
mとすることを提案している。
1従来技術においては、酸化物層の精密な研磨が困難で
ある。そこで、特開平6ー21205号の従来技術にお
いては、誘電体分離基板1’と支持体5の間にSiO2
からなる緩衝層9を設け、その膜厚を20〜2000n
mとすることを提案している。
【0011】即ち、特開平6ー21205号の説明では、分離
溝6領域では、化学的なエッチング速度が他の部分に比
べて大きくなり、この結果メカノケミカル研磨を行なう
際に分離溝6の領域が島3底部に比較しておよそ20n
m低い凹凸(段差)が出来る。従って、20nmもの凹
凸を有する面に支持体ウエーハ5を完全接合するには、
高温の熱処理で流動して少なくとも接合面に残る凹凸を
埋める量のSiO2層が必要であり、又前記SiO2層が
余りに厚いと熱膨張率がSiO2に比べて大きい支持体
ウエーハ5(単結晶Si)が収縮し、基板の表面側を凸
とする方向に湾曲する等の問題があり、この為本従来技
術においては、緩衝層9の膜厚を20〜2000nmと
している。
溝6領域では、化学的なエッチング速度が他の部分に比
べて大きくなり、この結果メカノケミカル研磨を行なう
際に分離溝6の領域が島3底部に比較しておよそ20n
m低い凹凸(段差)が出来る。従って、20nmもの凹
凸を有する面に支持体ウエーハ5を完全接合するには、
高温の熱処理で流動して少なくとも接合面に残る凹凸を
埋める量のSiO2層が必要であり、又前記SiO2層が
余りに厚いと熱膨張率がSiO2に比べて大きい支持体
ウエーハ5(単結晶Si)が収縮し、基板の表面側を凸
とする方向に湾曲する等の問題があり、この為本従来技
術においては、緩衝層9の膜厚を20〜2000nmと
している。
【0012】さて前記ウエーハ同士の接合の為の熱処理
炉には、金属元素等の汚染防止の為に、耐熱性と化学的
純度の高い石英ガラス材を炉心管等に用いているが、石
英ガラス炉心管の耐熱温度は一般に1250℃前後であ
り、従ってこの温度以下で前記支持体ウエーハ5の完全
接合を可能とするのが、好ましい。
炉には、金属元素等の汚染防止の為に、耐熱性と化学的
純度の高い石英ガラス材を炉心管等に用いているが、石
英ガラス炉心管の耐熱温度は一般に1250℃前後であ
り、従ってこの温度以下で前記支持体ウエーハ5の完全
接合を可能とするのが、好ましい。
【0013】所で、本発明者の実証実験では、前記20
nmもの凹凸を有すると、例え20nm以上のSiO2
膜を緩衝層9として形成しても、1200℃程度の熱処
理温度では前記支持体ウエーハ5を完全接合することは
困難である事が知見された。従って前記従来技術におい
ては、接合の為の熱処理温度を1300℃前後に設定し
なければならず、この事は本技術においては石英ガラス
製炉心管を用いる事が出来ず、例えば炭化珪素(Si
C)の炉心管を用いる必要がある。
nmもの凹凸を有すると、例え20nm以上のSiO2
膜を緩衝層9として形成しても、1200℃程度の熱処
理温度では前記支持体ウエーハ5を完全接合することは
困難である事が知見された。従って前記従来技術におい
ては、接合の為の熱処理温度を1300℃前後に設定し
なければならず、この事は本技術においては石英ガラス
製炉心管を用いる事が出来ず、例えば炭化珪素(Si
C)の炉心管を用いる必要がある。
【0014】しかしながらSiCは石英ガラスに比して
汚染の問題があり、この為SiC炉心管の内壁面にCV
D被膜処理を行う必要がある等の問題があり、この為必
然的に加熱処理用の製造設備及び製造コストの上昇につ
ながる。
汚染の問題があり、この為SiC炉心管の内壁面にCV
D被膜処理を行う必要がある等の問題があり、この為必
然的に加熱処理用の製造設備及び製造コストの上昇につ
ながる。
【0015】本発明はかかる従来技術の欠点に鑑み、石
英ガラス製炉心管の上限温度である1250℃程度の熱
処理温度で前記支持体ウエーハ5を完全接合、言換えれ
ばボイド面積率が0%を可能にした半導体集積回路用基
板の製造方法を提供する事にある。本発明の他の目的
は、比較的短時間で低温の熱処理によっても、ボイド面
積率が0%を可能にする半導体集積回路用基板の製造方
法を提供する事にある。
英ガラス製炉心管の上限温度である1250℃程度の熱
処理温度で前記支持体ウエーハ5を完全接合、言換えれ
ばボイド面積率が0%を可能にした半導体集積回路用基
板の製造方法を提供する事にある。本発明の他の目的
は、比較的短時間で低温の熱処理によっても、ボイド面
積率が0%を可能にする半導体集積回路用基板の製造方
法を提供する事にある。
【0016】
【課題を解決する為の手段】本発明はかかる課題を解決
するために、Si単結晶ウエーハ1の主表面に形成され
たSi単結晶島3を誘電体膜7を介して分離する為の分
離溝6を埋めるSi多結晶層4と、Si材料からなる支
持体5間に、誘電体絶縁層9を介在させた状態で重ね合
わせ、熱処理を行う事により両者の接合を行ってなる半
導体集積回路用基板20の製造方法において、前記Si
多結晶層4の接合面側に生じるSi単結晶島3と誘電体
分離溝6間のパターン段差10(P−V値:Peak to Va
lley値)を13nm/250×250μm以下に設定す
るとともに、前記熱処理温度を1100℃〜1250℃
の温度範囲で、熱処理を施しながら両者の接合を行う事
を特徴とする。
するために、Si単結晶ウエーハ1の主表面に形成され
たSi単結晶島3を誘電体膜7を介して分離する為の分
離溝6を埋めるSi多結晶層4と、Si材料からなる支
持体5間に、誘電体絶縁層9を介在させた状態で重ね合
わせ、熱処理を行う事により両者の接合を行ってなる半
導体集積回路用基板20の製造方法において、前記Si
多結晶層4の接合面側に生じるSi単結晶島3と誘電体
分離溝6間のパターン段差10(P−V値:Peak to Va
lley値)を13nm/250×250μm以下に設定す
るとともに、前記熱処理温度を1100℃〜1250℃
の温度範囲で、熱処理を施しながら両者の接合を行う事
を特徴とする。
【0017】この場合前記誘電体層9の厚みが13〜2
000nm、好ましくは12〜1500nmに設定する
のがよい。ここで誘電体層9の厚みの最小値は、パター
ン段差の値より大きくなければならない。又前記熱処理
は余りに長時間行う必要はなく、1100℃〜1250
℃の温度範囲で3時間以下の熱処理時間で熱処理を施す
事により、ウエーハの接合を行う事が出来る。
000nm、好ましくは12〜1500nmに設定する
のがよい。ここで誘電体層9の厚みの最小値は、パター
ン段差の値より大きくなければならない。又前記熱処理
は余りに長時間行う必要はなく、1100℃〜1250
℃の温度範囲で3時間以下の熱処理時間で熱処理を施す
事により、ウエーハの接合を行う事が出来る。
【0018】この場合、より好ましい接合を行うには、
前記Si多結晶層4の接合面側に生じるSi単結晶島3
と誘電体分離溝6間のパターン段差10(P−V値)を
13nm/250×250μm以下で、且つ接合面にお
ける面粗さ(RMS)を1nm以下/250×250μ
m、好ましくは0.5nm/250×250μmに設定
することである。また、本発明に使用される支持体5
は、Si単結晶ウエーハ、Si多結晶ウエーハのいずれ
であっても良い。
前記Si多結晶層4の接合面側に生じるSi単結晶島3
と誘電体分離溝6間のパターン段差10(P−V値)を
13nm/250×250μm以下で、且つ接合面にお
ける面粗さ(RMS)を1nm以下/250×250μ
m、好ましくは0.5nm/250×250μmに設定
することである。また、本発明に使用される支持体5
は、Si単結晶ウエーハ、Si多結晶ウエーハのいずれ
であっても良い。
【0019】
【効果】かかる技術手段によれば、1200℃前後の温
度で熱処理を行った場合でもボイドのない完全なウエー
ハ接合構造の半導体集積回路用基板を得る事が出来、従
って公知の化学的純度の高い石英ガラス製炉心管を用い
て熱処理を行う事が出来、加熱処理用の製造設備及び製
造コストが低減する。又本発明は1200℃程度の温度
範囲で2時間程度の熱処理が出来るために、量産化も容
易で且つ製造コストの低減につながる。
度で熱処理を行った場合でもボイドのない完全なウエー
ハ接合構造の半導体集積回路用基板を得る事が出来、従
って公知の化学的純度の高い石英ガラス製炉心管を用い
て熱処理を行う事が出来、加熱処理用の製造設備及び製
造コストが低減する。又本発明は1200℃程度の温度
範囲で2時間程度の熱処理が出来るために、量産化も容
易で且つ製造コストの低減につながる。
【0020】
【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。本実
施例には半導体材料としてSiを採用し、先ず直径6イ
ンチ厚み625μmのSi単結晶ウエーハ1を用意す
る。
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。本実
施例には半導体材料としてSiを採用し、先ず直径6イ
ンチ厚み625μmのSi単結晶ウエーハ1を用意す
る。
【0021】このSi単結晶ウエーハ1の主表面を酸化
して、その全面にSiO2膜を形成しホトリソグラフ法
等でパターニングした後、エッチングなどの方法により
該SiO2膜の予定の箇所を開口し、次に残されたSi
O2膜をマスクとして、例えば水酸化カリウムとイソプ
ロピルアルコール混合液を用いる異方性エッチングによ
って約50μm深さの分離溝6を形成する。
して、その全面にSiO2膜を形成しホトリソグラフ法
等でパターニングした後、エッチングなどの方法により
該SiO2膜の予定の箇所を開口し、次に残されたSi
O2膜をマスクとして、例えば水酸化カリウムとイソプ
ロピルアルコール混合液を用いる異方性エッチングによ
って約50μm深さの分離溝6を形成する。
【0022】次いで前記マスクとして利用したSiO2
膜を除去し、再びウエーハ1の主表面を酸化して、その
全面に厚さ2.0μm前後の絶縁用SiO2膜(誘電体
膜)7を形成した後、その表面に気相成長法(CVD
法)によって、少なくとも前記分離溝6が完全に埋まる
までSi多結晶層4を100μm程度堆積させる。(図
1(a)参照)
膜を除去し、再びウエーハ1の主表面を酸化して、その
全面に厚さ2.0μm前後の絶縁用SiO2膜(誘電体
膜)7を形成した後、その表面に気相成長法(CVD
法)によって、少なくとも前記分離溝6が完全に埋まる
までSi多結晶層4を100μm程度堆積させる。(図
1(a)参照)
【0023】次いで分離溝6が深いために形成される分
離溝6直上部分の堆積Si多結晶層4の大きな凹みを機
械的な切削(研削)で除き、更にメカノケミカル研磨法
によって微小な凹凸を除去して平滑面とする。ところ
が、Si多結晶層4の研磨面においては、分離溝6に相
当する領域では化学的なエッチング速度が他の部分に比
べて大きいので、Si単結晶島3に相当する領域と、前
記分離溝6に相当する領域でパターン段差10(P−V
値で表す)が発生する。(図1(b)参照)
離溝6直上部分の堆積Si多結晶層4の大きな凹みを機
械的な切削(研削)で除き、更にメカノケミカル研磨法
によって微小な凹凸を除去して平滑面とする。ところ
が、Si多結晶層4の研磨面においては、分離溝6に相
当する領域では化学的なエッチング速度が他の部分に比
べて大きいので、Si単結晶島3に相当する領域と、前
記分離溝6に相当する領域でパターン段差10(P−V
値で表す)が発生する。(図1(b)参照)
【0024】そこで本発明のメカノケミカル研磨方法は
例えば図3に示す装置を用い、上面に圧縮率の小さい研
磨布31が貼設され、外部よりの駆動力を受けて回転す
るターンテーブル32と、該研磨布貼設面31A上に位
置し、下面に一又は複数のシリコンウエーハ33を固定
させたプレート34と、加圧軸35を利用して該プレー
ト36の上面側より押圧力を付勢するマウントヘッド3
7とからなり、研磨剤供給器38等を利用して前記研磨
布31上に例えばSiO2の砥粒を含む弱アルカリ性か
ら中性に近い研磨スラリー39を分散させながら、単結
晶シリコンウエーハ33と研磨布31(研磨スラリー)
間で摺擦運動を生じせしめて所定の研磨を行う。
例えば図3に示す装置を用い、上面に圧縮率の小さい研
磨布31が貼設され、外部よりの駆動力を受けて回転す
るターンテーブル32と、該研磨布貼設面31A上に位
置し、下面に一又は複数のシリコンウエーハ33を固定
させたプレート34と、加圧軸35を利用して該プレー
ト36の上面側より押圧力を付勢するマウントヘッド3
7とからなり、研磨剤供給器38等を利用して前記研磨
布31上に例えばSiO2の砥粒を含む弱アルカリ性か
ら中性に近い研磨スラリー39を分散させながら、単結
晶シリコンウエーハ33と研磨布31(研磨スラリー)
間で摺擦運動を生じせしめて所定の研磨を行う。
【0025】かかる研磨方法によれば、従来の研磨スラ
リにおけるアルカリ性に対して中性に近いものを用いて
いるために、分離溝6直上位置における研磨速度とSi
単結晶島3上における研磨速度の均一化、特に分離溝6
領域での化学的エッチング速度を他の部位のエッチング
速度に近づける事が出来、結果としてSi単結晶島3と
分離溝6間のパターン段差10(P−V値)を13nm
以下から9nm前後まで平滑化することが出来る。
リにおけるアルカリ性に対して中性に近いものを用いて
いるために、分離溝6直上位置における研磨速度とSi
単結晶島3上における研磨速度の均一化、特に分離溝6
領域での化学的エッチング速度を他の部位のエッチング
速度に近づける事が出来、結果としてSi単結晶島3と
分離溝6間のパターン段差10(P−V値)を13nm
以下から9nm前後まで平滑化することが出来る。
【0026】尚、本実施例においては比較実験を行うた
めに、パターン段差10(P−V値)が9〜30nmの
範囲のウエーハをいくつか製作した。
めに、パターン段差10(P−V値)が9〜30nmの
範囲のウエーハをいくつか製作した。
【0027】そして前記パターン段差10(P−V値)
の3ポイントにおける測定値の平均値により夫々グルー
ピング分けした試料を用意する。尚、パターン段差10
の測定はWYKO社製 非接触表面形状測定器(TOP
O−3D)を用い、測定位置は図4に示すように6”φ
面内の3ポイント(中心、r/2、外周15mm)を測
定する。又測定面積は250×250μm/1ポイント
である。
の3ポイントにおける測定値の平均値により夫々グルー
ピング分けした試料を用意する。尚、パターン段差10
の測定はWYKO社製 非接触表面形状測定器(TOP
O−3D)を用い、測定位置は図4に示すように6”φ
面内の3ポイント(中心、r/2、外周15mm)を測
定する。又測定面積は250×250μm/1ポイント
である。
【0028】次いで表面に略500〜1500nmの範
囲で誘電体絶縁層(SiO2 層)9を形成した支持体5
となる第2のSi単結晶ウエーハを用意し、その表面と
前記試料のSi多結晶層4研磨面同士を重ね合わせ、更
に1000℃、1050℃、1100℃、1200℃、
1250℃の熱処理温度で、2〜3時間の熱処理を行っ
て2枚のウエーハ同士を接合する。(図1(c)参照)
囲で誘電体絶縁層(SiO2 層)9を形成した支持体5
となる第2のSi単結晶ウエーハを用意し、その表面と
前記試料のSi多結晶層4研磨面同士を重ね合わせ、更
に1000℃、1050℃、1100℃、1200℃、
1250℃の熱処理温度で、2〜3時間の熱処理を行っ
て2枚のウエーハ同士を接合する。(図1(c)参照)
【0029】このようにして作製された基板の夫々の試
料について、ボイド測定を行う。ボイド測定の測定器
は、日立建機(株)製の超音波探査映像装置(AT−5
500;使用周波数75MHz)を用い、測定領域は
6”φウエーハ全面とし、ボイド面積率は、パターンの
ある部分のみを対象に計算する。
料について、ボイド測定を行う。ボイド測定の測定器
は、日立建機(株)製の超音波探査映像装置(AT−5
500;使用周波数75MHz)を用い、測定領域は
6”φウエーハ全面とし、ボイド面積率は、パターンの
ある部分のみを対象に計算する。
【0030】最後に、Si単結晶ウエーハ1の不要部分
を研磨により除去し、Si単結晶島3が形成された、半
導体集積回路用基板を得る。(図1(d)参照) 表1は誘電体絶縁層(SiO2 層)の厚さを500〜1
500nmとした時のパターン段差と結合熱処理条件及
びボイド面積率の関係を調べたものである。
を研磨により除去し、Si単結晶島3が形成された、半
導体集積回路用基板を得る。(図1(d)参照) 表1は誘電体絶縁層(SiO2 層)の厚さを500〜1
500nmとした時のパターン段差と結合熱処理条件及
びボイド面積率の関係を調べたものである。
【0031】
【表1】
【0032】表1の結果は、実施例のように、P−V値
を凡そ10nm前後とする時、誘電体層の厚さの如何に
かかわらず、熱処理温度が1100〜1200℃の範囲
において、2〜3時間の熱処理でボイド面積率は0か、
それに近いものが作製されることを示している。一方、
比較例においては、実施例におけるP−V値が10nm
前後であっても、温度が1100℃以下ではボイド面積
率は高いこと、またP−V値を13nm以上とする時、
実施例1と同様の1200℃から更に1250℃まで上
昇させてもボイド面積率が改善されないことを示してい
る。
を凡そ10nm前後とする時、誘電体層の厚さの如何に
かかわらず、熱処理温度が1100〜1200℃の範囲
において、2〜3時間の熱処理でボイド面積率は0か、
それに近いものが作製されることを示している。一方、
比較例においては、実施例におけるP−V値が10nm
前後であっても、温度が1100℃以下ではボイド面積
率は高いこと、またP−V値を13nm以上とする時、
実施例1と同様の1200℃から更に1250℃まで上
昇させてもボイド面積率が改善されないことを示してい
る。
【0033】図5は、熱処理時間を2hrとした時のP
−V値と、接合熱処理温度と、ボイド発生率との関係を
示したものである。この図で示されるように、P−V値
を約13nm以下とする時、1200℃の温度でボイド
面積率は0になることを示している。この場合、110
0℃でのボイド面積率は約10%であるが、この値は熱
処理時間を延長することにより改善が可能である。一
方、P−V値が、12.8nm以上16.3nm以下と
19.8nm以上23.8nm以下の場合においては、
1200℃の熱処理においてボイド面積率は、それぞれ
22%、35%位であり、ボイド面積率が0になる温度
は、少なくとも1250℃以上になることが予測され
る。
−V値と、接合熱処理温度と、ボイド発生率との関係を
示したものである。この図で示されるように、P−V値
を約13nm以下とする時、1200℃の温度でボイド
面積率は0になることを示している。この場合、110
0℃でのボイド面積率は約10%であるが、この値は熱
処理時間を延長することにより改善が可能である。一
方、P−V値が、12.8nm以上16.3nm以下と
19.8nm以上23.8nm以下の場合においては、
1200℃の熱処理においてボイド面積率は、それぞれ
22%、35%位であり、ボイド面積率が0になる温度
は、少なくとも1250℃以上になることが予測され
る。
【0034】従ってかかる実施例によれば、Si多結晶
層4における接合面のパターン段差10を13nm以下
とする時、接合熱処理を1200℃、2時間おこなう事
により支持体5に形成した酸化膜の流動化により、ボイ
ドが発生しないことが確認でき、ボイドのない半導体集
積回路用基板を製造する事が可能となった。
層4における接合面のパターン段差10を13nm以下
とする時、接合熱処理を1200℃、2時間おこなう事
により支持体5に形成した酸化膜の流動化により、ボイ
ドが発生しないことが確認でき、ボイドのない半導体集
積回路用基板を製造する事が可能となった。
【図1】本発明に適用される半導体集積回路用基板の製
造方法を工程順に説明するための断面図である。
造方法を工程順に説明するための断面図である。
【図2】本発明に適用される半導体集積回路用基板を示
す断面図である。
す断面図である。
【図3】本発明の実施例に係わる多結晶シリコン層の接
合面の研磨装置を示す概略図である。
合面の研磨装置を示す概略図である。
【図4】パターン段差の測定位置を示す概略図。
【図5】ボイド面積率(%)と接合熱処理温度(℃)と
の関係を示すグラフ図である。
の関係を示すグラフ図である。
1 Si単結晶ウエーハ 3 Si単結晶島 4 Si多結晶層 5 支持体 6 分離溝 9 誘電体絶縁層(緩衝層) 10 パターン段差
Claims (3)
- 【請求項1】 シリコン単結晶ウエーハの主表面に形成
されたシリコン単結晶島を誘電体膜を介して分離する為
の分離溝を埋めるシリコン多結晶層と、シリコン材料か
らなる支持体間に、誘電体絶縁層を介在させた状態で重
ね合わせ、熱処理を行う事により両者の接合を行ってな
る半導体集積回路用基板の製造方法において、 前記シリコン多結晶層の接合面側に生じるシリコン単結
晶島と誘電体分離溝間のパターン段差(P−V値)を1
3nm/250×250μm以下に設定するとともに、
前記熱処理温度を1100℃〜1250℃の温度範囲で
熱処理を施しながら両者の接合を行う事を特徴とする半
導体集積回路用基板の製造方法。 - 【請求項2】 前記誘電体層はシリコン酸化物であり、
その厚みが13〜2000nm、好ましくは12〜15
00nmである請求項1記載の半導体集積回路用基板の
製造方法。 - 【請求項3】 前記熱処理が、1100℃〜1250℃
の温度範囲で3時間以下の熱処理時間で熱処理を施しな
がら接合を行う事を特徴とする請求項1記載の半導体集
積回路用基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6250008A JPH0888272A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路用基板の製造方法 |
US08/530,601 US5686364A (en) | 1994-09-19 | 1995-09-19 | Method for producing substrate to achieve semiconductor integrated circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6250008A JPH0888272A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路用基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0888272A true JPH0888272A (ja) | 1996-04-02 |
Family
ID=17201480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6250008A Pending JPH0888272A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路用基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5686364A (ja) |
JP (1) | JPH0888272A (ja) |
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---|---|---|---|---|
JPH08250687A (ja) * | 1995-03-08 | 1996-09-27 | Komatsu Electron Metals Co Ltd | Soi基板の製造方法およびsoi基板 |
US6382292B1 (en) * | 1997-03-27 | 2002-05-07 | Canon Kabushiki Kaisha | Method and apparatus for separating composite member using fluid |
US6514875B1 (en) * | 1997-04-28 | 2003-02-04 | The Regents Of The University Of California | Chemical method for producing smooth surfaces on silicon wafers |
DE19741971A1 (de) * | 1997-09-23 | 1999-04-01 | Siemens Ag | Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate |
US6413874B1 (en) * | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
US6380027B2 (en) | 1999-01-04 | 2002-04-30 | International Business Machines Corporation | Dual tox trench dram structures and process using V-groove |
JP3910004B2 (ja) * | 2000-07-10 | 2007-04-25 | 忠弘 大見 | 半導体シリコン単結晶ウエーハ |
US6864176B2 (en) * | 2002-05-28 | 2005-03-08 | Asia Pacific Microsystems, Inc. | Fabrication process for bonded wafer precision layer thickness control and its non-destructive measurement method |
KR100854077B1 (ko) * | 2002-05-28 | 2008-08-25 | 페어차일드코리아반도체 주식회사 | 웨이퍼 본딩을 이용한 soi 기판 제조 방법과 이 soi기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
JP2624791B2 (ja) * | 1988-08-05 | 1997-06-25 | 株式会社日立製作所 | 誘電体分離基板およびその製造方法 |
JP2552936B2 (ja) * | 1990-03-14 | 1996-11-13 | 株式会社日立製作所 | 誘電体分離基板およびこれを用いた半導体集積回路装置 |
JPH0621205A (ja) * | 1992-07-01 | 1994-01-28 | Hitachi Ltd | 誘電体分離基板及び半導体集積回路装置 |
-
1994
- 1994-09-19 JP JP6250008A patent/JPH0888272A/ja active Pending
-
1995
- 1995-09-19 US US08/530,601 patent/US5686364A/en not_active Expired - Fee Related
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---|---|
US5686364A (en) | 1997-11-11 |
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