JPH0888272A - 半導体集積回路用基板の製造方法 - Google Patents
半導体集積回路用基板の製造方法Info
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Abstract
(57)【要約】
【目的】本発明は、石英ガラス製炉心管の上限温度であ
る１２５０℃程度の熱処理温度で前記支持体ウエーハ５
を完全接合、言換えればボイド面積率が０％を可能にし
た半導体集積回路用基板の製造方法を提供する事にあ
る。 【構成】本発明は、Ｓｉ単結晶ウエーハ１の主表面に形
成されたＳｉ単結晶島３を誘電体膜７を介して分離する
為の分離溝６を埋めるＳｉ多結晶層４と、Ｓｉ材料から
なる支持体５間に、誘電体絶縁層９を介在させた状態で
重ね合わせ熱処理を行う事により両者の接合を行ってな
る半導体集積回路用基板２０の製造方法において、前記
Ｓｉ多結晶層４の接合面側に生じるＳｉ単結晶島３と誘
電体分離溝６間のパターン段差１０（Ｐ−Ｖ値：Peak t
o Valley値）を１３ｎｍ／２５０×２５０μｍ以下に設
定するとともに、前記熱処理温度を１１００℃〜１２５
０℃の温度範囲で、熱処理を施しながら両者の接合を行
う事を特徴とする。
る１２５０℃程度の熱処理温度で前記支持体ウエーハ５
を完全接合、言換えればボイド面積率が０％を可能にし
た半導体集積回路用基板の製造方法を提供する事にあ
る。 【構成】本発明は、Ｓｉ単結晶ウエーハ１の主表面に形
成されたＳｉ単結晶島３を誘電体膜７を介して分離する
為の分離溝６を埋めるＳｉ多結晶層４と、Ｓｉ材料から
なる支持体５間に、誘電体絶縁層９を介在させた状態で
重ね合わせ熱処理を行う事により両者の接合を行ってな
る半導体集積回路用基板２０の製造方法において、前記
Ｓｉ多結晶層４の接合面側に生じるＳｉ単結晶島３と誘
電体分離溝６間のパターン段差１０（Ｐ−Ｖ値：Peak t
o Valley値）を１３ｎｍ／２５０×２５０μｍ以下に設
定するとともに、前記熱処理温度を１１００℃〜１２５
０℃の温度範囲で、熱処理を施しながら両者の接合を行
う事を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用基板に
係り、特に２枚のシリコン（以下Ｓｉとする）半導体等
の基板を、Ｓｉ酸化物やガラス等の誘電体絶縁層を介し
て、密着、接合させて製造される、接合型（ＳＯＩ型）
基板に、更に誘電体分離を施した半導体集積回路用基板
の製造方法として適用される発明に関する
係り、特に２枚のシリコン（以下Ｓｉとする）半導体等
の基板を、Ｓｉ酸化物やガラス等の誘電体絶縁層を介し
て、密着、接合させて製造される、接合型（ＳＯＩ型）
基板に、更に誘電体分離を施した半導体集積回路用基板
の製造方法として適用される発明に関する
【０００２】
【従来の技術】従来、ＩＣやＬＳＩなどで各素子間の分
離を絶縁体で行う誘電体分離法は、Ｐ−ｎ接合分離に比
べて、漏れ電流を極めて小さくする事が出来る。従っ
て、絶縁耐圧を大きくする事が出来るし、電圧印加の方
向に気を配る必要がない、等の利点を有し、素子間の絶
縁耐圧が数１０Ｖ〜数１００Ｖとった高耐圧のＬＳＩに
広く用いられている。その代表的な構造は、図２の１’
部分で示される、いわゆる誘電体分離基板と称されるも
のである。即ちこの基板は、半導体素子１２を形成する
ためのＳｉ単結晶島３と、これら複数の島同士を相互に
絶縁するための誘電体膜７と、これらを支持するための
Ｓｉ多結晶層４で構成される。しかしこのようなＳｉ多
結晶層４による支持体は、Ｓｉ単結晶島３との熱膨張係
数違いや、Ｓｉ多結晶の粒径の変化等によって、半導体
素子１２を形成する過程での熱処理によって反りや歪を
生じ、半導体デバイス製造時の歩留りや、その品質に悪
影響をもたらす。その為、近年、図２に示すように前記
誘電体分離基板１’を、これと熱膨張率が同一のＳｉ材
料からなる支持体５と接合せしめ、その強度を安定化さ
せると同時に、上記熱処理時における反りや歪の発生を
抑制しようとする試みがなされている。
離を絶縁体で行う誘電体分離法は、Ｐ−ｎ接合分離に比
べて、漏れ電流を極めて小さくする事が出来る。従っ
て、絶縁耐圧を大きくする事が出来るし、電圧印加の方
向に気を配る必要がない、等の利点を有し、素子間の絶
縁耐圧が数１０Ｖ〜数１００Ｖとった高耐圧のＬＳＩに
広く用いられている。その代表的な構造は、図２の１’
部分で示される、いわゆる誘電体分離基板と称されるも
のである。即ちこの基板は、半導体素子１２を形成する
ためのＳｉ単結晶島３と、これら複数の島同士を相互に
絶縁するための誘電体膜７と、これらを支持するための
Ｓｉ多結晶層４で構成される。しかしこのようなＳｉ多
結晶層４による支持体は、Ｓｉ単結晶島３との熱膨張係
数違いや、Ｓｉ多結晶の粒径の変化等によって、半導体
素子１２を形成する過程での熱処理によって反りや歪を
生じ、半導体デバイス製造時の歩留りや、その品質に悪
影響をもたらす。その為、近年、図２に示すように前記
誘電体分離基板１’を、これと熱膨張率が同一のＳｉ材
料からなる支持体５と接合せしめ、その強度を安定化さ
せると同時に、上記熱処理時における反りや歪の発生を
抑制しようとする試みがなされている。
【０００３】即ち、その構成を簡単に図２により説明す
ると、半導体素子１２は島状のＳｉ単結晶島３内に形成
され、該Ｓｉ単結晶島は誘電体膜７およびＳｉ多結晶層
４により誘電体分離された基板１’を構成する。この基
板１’を別のＳｉ材料からなる支持体５の表面上に誘電
体層９で互いに絶縁された状態で接合される。
ると、半導体素子１２は島状のＳｉ単結晶島３内に形成
され、該Ｓｉ単結晶島は誘電体膜７およびＳｉ多結晶層
４により誘電体分離された基板１’を構成する。この基
板１’を別のＳｉ材料からなる支持体５の表面上に誘電
体層９で互いに絶縁された状態で接合される。
【０００４】そしてこのような半導体集積回路用基板の
製造方法は、例えば図１に示すように、第１のＳｉ単結
晶ウエーハ１の主表面を酸化して、その全面にＳｉＯ2
膜を形成しホトリソグラフ法等でパターニングした後、
エッチングなどの方法により該ＳｉＯ2膜の予定の箇所
を開口し、次に残されたＳｉＯ2膜をマスクとして、例
えば水酸化カリウムとイソプロピルアルコール混合液を
用いる異方性エッチングによって分離溝６を形成する。
製造方法は、例えば図１に示すように、第１のＳｉ単結
晶ウエーハ１の主表面を酸化して、その全面にＳｉＯ2
膜を形成しホトリソグラフ法等でパターニングした後、
エッチングなどの方法により該ＳｉＯ2膜の予定の箇所
を開口し、次に残されたＳｉＯ2膜をマスクとして、例
えば水酸化カリウムとイソプロピルアルコール混合液を
用いる異方性エッチングによって分離溝６を形成する。
【０００５】次いで前記マスクとして利用したＳｉＯ2
を除去し、再びウエーハ１の主表面を酸化して、その全
面に厚さ２μｍ前後の絶縁用ＳｉＯ2膜（誘電体膜）７
を形成した後、その表面に気相成長法（ＣＶＤ法）によ
って、少なくとも前記分離溝６が完全に埋まるまでＳｉ
多結晶層４を堆積させる。（図１（ａ））
を除去し、再びウエーハ１の主表面を酸化して、その全
面に厚さ２μｍ前後の絶縁用ＳｉＯ2膜（誘電体膜）７
を形成した後、その表面に気相成長法（ＣＶＤ法）によ
って、少なくとも前記分離溝６が完全に埋まるまでＳｉ
多結晶層４を堆積させる。（図１（ａ））
【０００６】次いで分離溝６が深いために形成される分
離溝６直上部分の堆積Ｓｉ多結晶層の大きな凹みを機械
的な切削（研削）で除き、更にメカノケミカル研磨法に
よって微小な凹凸を除去して平滑面とし、誘電体分離基
板１’の前駆体を得る。（図１（ｂ））
離溝６直上部分の堆積Ｓｉ多結晶層の大きな凹みを機械
的な切削（研削）で除き、更にメカノケミカル研磨法に
よって微小な凹凸を除去して平滑面とし、誘電体分離基
板１’の前駆体を得る。（図１（ｂ））
【０００７】次いで表面にＳｉＯ2層（誘電体絶縁層）
９を形成した支持体５となる第２のＳｉウエーハを用意
し、その研磨された表面側と、前記誘電体分離基板１’
の前駆体のＳｉ多結晶層４の平滑面とを重ね合わせ、更
に高温の熱処理を加えて２枚のウエーハを接合する。
（図１（ｃ）） 最後に、第１のＳｉ単結晶ウエーハ１の不要単結晶部分
を研磨により除去してＳｉ単結晶島３を形成して、本発
明に係わる半導体集積回路用基板２０を得る。（図１
（ｄ））
９を形成した支持体５となる第２のＳｉウエーハを用意
し、その研磨された表面側と、前記誘電体分離基板１’
の前駆体のＳｉ多結晶層４の平滑面とを重ね合わせ、更
に高温の熱処理を加えて２枚のウエーハを接合する。
（図１（ｃ）） 最後に、第１のＳｉ単結晶ウエーハ１の不要単結晶部分
を研磨により除去してＳｉ単結晶島３を形成して、本発
明に係わる半導体集積回路用基板２０を得る。（図１
（ｄ））
【０００８】このようにして作製された半導体集積回路
用基板２０は、通常の半導体製造プロセスにより該Ｓｉ
単結晶島３の表面に所望の半導体素子１２を形成した後
に、金属薄膜により各素子１２間を配線して素子形成を
終えたウエーハをペレット１個づつにカットした後にリ
ードフレームに溶着して接続ピンを配線し、樹脂等で全
体を保護して半導体集積回路装置（パワーＩＣ）が完成
する訳であるが、かかる接合型基板において、完全なウ
エーハ接合が達成されないと、半導体素子１２を形成す
る際の熱処理や、形成された半導体素子１２の作動中に
発生する熱による歪で、Ｓｉ単結晶島３が支持体５から
剥離したり移動してしまう恐れがあり、この結果各素子
１２間を接続する配線に断線が生じ、半導体集積回路と
しての信頼性が低くなってしまうという問題が発生す
る。
用基板２０は、通常の半導体製造プロセスにより該Ｓｉ
単結晶島３の表面に所望の半導体素子１２を形成した後
に、金属薄膜により各素子１２間を配線して素子形成を
終えたウエーハをペレット１個づつにカットした後にリ
ードフレームに溶着して接続ピンを配線し、樹脂等で全
体を保護して半導体集積回路装置（パワーＩＣ）が完成
する訳であるが、かかる接合型基板において、完全なウ
エーハ接合が達成されないと、半導体素子１２を形成す
る際の熱処理や、形成された半導体素子１２の作動中に
発生する熱による歪で、Ｓｉ単結晶島３が支持体５から
剥離したり移動してしまう恐れがあり、この結果各素子
１２間を接続する配線に断線が生じ、半導体集積回路と
しての信頼性が低くなってしまうという問題が発生す
る。
【０００９】そして前記接合不良（ボイド）の原因が深
い分離溝６の影響で生じる事に着目し、例えば特開平３
ー２６５１５３号において、前記平滑化されたＳｉ多結
晶層の表面にＳｉＯ2膜からなる緩衝層９を形成した
後、該緩衝層９を研磨して平滑化し、そこに単結晶支持
体ウエーハ５を接合するようにした。
い分離溝６の影響で生じる事に着目し、例えば特開平３
ー２６５１５３号において、前記平滑化されたＳｉ多結
晶層の表面にＳｉＯ2膜からなる緩衝層９を形成した
後、該緩衝層９を研磨して平滑化し、そこに単結晶支持
体ウエーハ５を接合するようにした。
【００１０】
【発明が解決しようとする課題】しかしながら、前記第
１従来技術においては、酸化物層の精密な研磨が困難で
ある。そこで、特開平６ー２１２０５号の従来技術にお
いては、誘電体分離基板１’と支持体５の間にＳｉＯ2
からなる緩衝層９を設け、その膜厚を２０〜２０００ｎ
ｍとすることを提案している。
１従来技術においては、酸化物層の精密な研磨が困難で
ある。そこで、特開平６ー２１２０５号の従来技術にお
いては、誘電体分離基板１’と支持体５の間にＳｉＯ2
からなる緩衝層９を設け、その膜厚を２０〜２０００ｎ
ｍとすることを提案している。
【００１１】即ち、特開平6ー21205号の説明では、分離
溝６領域では、化学的なエッチング速度が他の部分に比
べて大きくなり、この結果メカノケミカル研磨を行なう
際に分離溝６の領域が島３底部に比較しておよそ２０ｎ
ｍ低い凹凸（段差）が出来る。従って、２０ｎｍもの凹
凸を有する面に支持体ウエーハ５を完全接合するには、
高温の熱処理で流動して少なくとも接合面に残る凹凸を
埋める量のＳｉＯ2層が必要であり、又前記ＳｉＯ2層が
余りに厚いと熱膨張率がＳｉＯ2に比べて大きい支持体
ウエーハ５（単結晶Ｓｉ）が収縮し、基板の表面側を凸
とする方向に湾曲する等の問題があり、この為本従来技
術においては、緩衝層９の膜厚を２０〜２０００ｎｍと
している。
溝６領域では、化学的なエッチング速度が他の部分に比
べて大きくなり、この結果メカノケミカル研磨を行なう
際に分離溝６の領域が島３底部に比較しておよそ２０ｎ
ｍ低い凹凸（段差）が出来る。従って、２０ｎｍもの凹
凸を有する面に支持体ウエーハ５を完全接合するには、
高温の熱処理で流動して少なくとも接合面に残る凹凸を
埋める量のＳｉＯ2層が必要であり、又前記ＳｉＯ2層が
余りに厚いと熱膨張率がＳｉＯ2に比べて大きい支持体
ウエーハ５（単結晶Ｓｉ）が収縮し、基板の表面側を凸
とする方向に湾曲する等の問題があり、この為本従来技
術においては、緩衝層９の膜厚を２０〜２０００ｎｍと
している。
【００１２】さて前記ウエーハ同士の接合の為の熱処理
炉には、金属元素等の汚染防止の為に、耐熱性と化学的
純度の高い石英ガラス材を炉心管等に用いているが、石
英ガラス炉心管の耐熱温度は一般に１２５０℃前後であ
り、従ってこの温度以下で前記支持体ウエーハ５の完全
接合を可能とするのが、好ましい。
炉には、金属元素等の汚染防止の為に、耐熱性と化学的
純度の高い石英ガラス材を炉心管等に用いているが、石
英ガラス炉心管の耐熱温度は一般に１２５０℃前後であ
り、従ってこの温度以下で前記支持体ウエーハ５の完全
接合を可能とするのが、好ましい。
【００１３】所で、本発明者の実証実験では、前記２０
ｎｍもの凹凸を有すると、例え２０ｎｍ以上のＳｉＯ2
膜を緩衝層９として形成しても、１２００℃程度の熱処
理温度では前記支持体ウエーハ５を完全接合することは
困難である事が知見された。従って前記従来技術におい
ては、接合の為の熱処理温度を１３００℃前後に設定し
なければならず、この事は本技術においては石英ガラス
製炉心管を用いる事が出来ず、例えば炭化珪素（Ｓｉ
Ｃ）の炉心管を用いる必要がある。
ｎｍもの凹凸を有すると、例え２０ｎｍ以上のＳｉＯ2
膜を緩衝層９として形成しても、１２００℃程度の熱処
理温度では前記支持体ウエーハ５を完全接合することは
困難である事が知見された。従って前記従来技術におい
ては、接合の為の熱処理温度を１３００℃前後に設定し
なければならず、この事は本技術においては石英ガラス
製炉心管を用いる事が出来ず、例えば炭化珪素（Ｓｉ
Ｃ）の炉心管を用いる必要がある。
【００１４】しかしながらＳｉＣは石英ガラスに比して
汚染の問題があり、この為ＳｉＣ炉心管の内壁面にＣＶ
Ｄ被膜処理を行う必要がある等の問題があり、この為必
然的に加熱処理用の製造設備及び製造コストの上昇につ
ながる。
汚染の問題があり、この為ＳｉＣ炉心管の内壁面にＣＶ
Ｄ被膜処理を行う必要がある等の問題があり、この為必
然的に加熱処理用の製造設備及び製造コストの上昇につ
ながる。
【００１５】本発明はかかる従来技術の欠点に鑑み、石
英ガラス製炉心管の上限温度である１２５０℃程度の熱
処理温度で前記支持体ウエーハ５を完全接合、言換えれ
ばボイド面積率が０％を可能にした半導体集積回路用基
板の製造方法を提供する事にある。本発明の他の目的
は、比較的短時間で低温の熱処理によっても、ボイド面
積率が０％を可能にする半導体集積回路用基板の製造方
法を提供する事にある。
英ガラス製炉心管の上限温度である１２５０℃程度の熱
処理温度で前記支持体ウエーハ５を完全接合、言換えれ
ばボイド面積率が０％を可能にした半導体集積回路用基
板の製造方法を提供する事にある。本発明の他の目的
は、比較的短時間で低温の熱処理によっても、ボイド面
積率が０％を可能にする半導体集積回路用基板の製造方
法を提供する事にある。
【００１６】
【課題を解決する為の手段】本発明はかかる課題を解決
するために、Ｓｉ単結晶ウエーハ１の主表面に形成され
たＳｉ単結晶島３を誘電体膜７を介して分離する為の分
離溝６を埋めるＳｉ多結晶層４と、Ｓｉ材料からなる支
持体５間に、誘電体絶縁層９を介在させた状態で重ね合
わせ、熱処理を行う事により両者の接合を行ってなる半
導体集積回路用基板２０の製造方法において、前記Ｓｉ
多結晶層４の接合面側に生じるＳｉ単結晶島３と誘電体
分離溝６間のパターン段差１０（Ｐ−Ｖ値：Peak to Va
lley値）を１３ｎｍ／２５０×２５０μｍ以下に設定す
るとともに、前記熱処理温度を１１００℃〜１２５０℃
の温度範囲で、熱処理を施しながら両者の接合を行う事
を特徴とする。
するために、Ｓｉ単結晶ウエーハ１の主表面に形成され
たＳｉ単結晶島３を誘電体膜７を介して分離する為の分
離溝６を埋めるＳｉ多結晶層４と、Ｓｉ材料からなる支
持体５間に、誘電体絶縁層９を介在させた状態で重ね合
わせ、熱処理を行う事により両者の接合を行ってなる半
導体集積回路用基板２０の製造方法において、前記Ｓｉ
多結晶層４の接合面側に生じるＳｉ単結晶島３と誘電体
分離溝６間のパターン段差１０（Ｐ−Ｖ値：Peak to Va
lley値）を１３ｎｍ／２５０×２５０μｍ以下に設定す
るとともに、前記熱処理温度を１１００℃〜１２５０℃
の温度範囲で、熱処理を施しながら両者の接合を行う事
を特徴とする。
【００１７】この場合前記誘電体層９の厚みが１３〜２
０００ｎｍ、好ましくは１２〜１５００ｎｍに設定する
のがよい。ここで誘電体層９の厚みの最小値は、パター
ン段差の値より大きくなければならない。又前記熱処理
は余りに長時間行う必要はなく、１１００℃〜１２５０
℃の温度範囲で３時間以下の熱処理時間で熱処理を施す
事により、ウエーハの接合を行う事が出来る。
０００ｎｍ、好ましくは１２〜１５００ｎｍに設定する
のがよい。ここで誘電体層９の厚みの最小値は、パター
ン段差の値より大きくなければならない。又前記熱処理
は余りに長時間行う必要はなく、１１００℃〜１２５０
℃の温度範囲で３時間以下の熱処理時間で熱処理を施す
事により、ウエーハの接合を行う事が出来る。
【００１８】この場合、より好ましい接合を行うには、
前記Ｓｉ多結晶層４の接合面側に生じるＳｉ単結晶島３
と誘電体分離溝６間のパターン段差１０（Ｐ−Ｖ値）を
１３ｎｍ／２５０×２５０μｍ以下で、且つ接合面にお
ける面粗さ（ＲＭＳ）を１ｎｍ以下／２５０×２５０μ
ｍ、好ましくは０．５ｎｍ／２５０×２５０μｍに設定
することである。また、本発明に使用される支持体５
は、Ｓｉ単結晶ウエーハ、Ｓｉ多結晶ウエーハのいずれ
であっても良い。
前記Ｓｉ多結晶層４の接合面側に生じるＳｉ単結晶島３
と誘電体分離溝６間のパターン段差１０（Ｐ−Ｖ値）を
１３ｎｍ／２５０×２５０μｍ以下で、且つ接合面にお
ける面粗さ（ＲＭＳ）を１ｎｍ以下／２５０×２５０μ
ｍ、好ましくは０．５ｎｍ／２５０×２５０μｍに設定
することである。また、本発明に使用される支持体５
は、Ｓｉ単結晶ウエーハ、Ｓｉ多結晶ウエーハのいずれ
であっても良い。
【００１９】
【効果】かかる技術手段によれば、１２００℃前後の温
度で熱処理を行った場合でもボイドのない完全なウエー
ハ接合構造の半導体集積回路用基板を得る事が出来、従
って公知の化学的純度の高い石英ガラス製炉心管を用い
て熱処理を行う事が出来、加熱処理用の製造設備及び製
造コストが低減する。又本発明は１２００℃程度の温度
範囲で２時間程度の熱処理が出来るために、量産化も容
易で且つ製造コストの低減につながる。
度で熱処理を行った場合でもボイドのない完全なウエー
ハ接合構造の半導体集積回路用基板を得る事が出来、従
って公知の化学的純度の高い石英ガラス製炉心管を用い
て熱処理を行う事が出来、加熱処理用の製造設備及び製
造コストが低減する。又本発明は１２００℃程度の温度
範囲で２時間程度の熱処理が出来るために、量産化も容
易で且つ製造コストの低減につながる。
【００２０】
【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。本実
施例には半導体材料としてＳｉを採用し、先ず直径６イ
ンチ厚み６２５μｍのＳｉ単結晶ウエーハ１を用意す
る。
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。本実
施例には半導体材料としてＳｉを採用し、先ず直径６イ
ンチ厚み６２５μｍのＳｉ単結晶ウエーハ１を用意す
る。
【００２１】このＳｉ単結晶ウエーハ１の主表面を酸化
して、その全面にＳｉＯ2膜を形成しホトリソグラフ法
等でパターニングした後、エッチングなどの方法により
該ＳｉＯ2膜の予定の箇所を開口し、次に残されたＳｉ
Ｏ2膜をマスクとして、例えば水酸化カリウムとイソプ
ロピルアルコール混合液を用いる異方性エッチングによ
って約５０μｍ深さの分離溝６を形成する。
して、その全面にＳｉＯ2膜を形成しホトリソグラフ法
等でパターニングした後、エッチングなどの方法により
該ＳｉＯ2膜の予定の箇所を開口し、次に残されたＳｉ
Ｏ2膜をマスクとして、例えば水酸化カリウムとイソプ
ロピルアルコール混合液を用いる異方性エッチングによ
って約５０μｍ深さの分離溝６を形成する。
【００２２】次いで前記マスクとして利用したＳｉＯ2
膜を除去し、再びウエーハ１の主表面を酸化して、その
全面に厚さ２．０μｍ前後の絶縁用ＳｉＯ2膜（誘電体
膜）７を形成した後、その表面に気相成長法（ＣＶＤ
法）によって、少なくとも前記分離溝６が完全に埋まる
までＳｉ多結晶層４を１００μｍ程度堆積させる。（図
１（ａ）参照）
膜を除去し、再びウエーハ１の主表面を酸化して、その
全面に厚さ２．０μｍ前後の絶縁用ＳｉＯ2膜（誘電体
膜）７を形成した後、その表面に気相成長法（ＣＶＤ
法）によって、少なくとも前記分離溝６が完全に埋まる
までＳｉ多結晶層４を１００μｍ程度堆積させる。（図
１（ａ）参照）
【００２３】次いで分離溝６が深いために形成される分
離溝６直上部分の堆積Ｓｉ多結晶層４の大きな凹みを機
械的な切削（研削）で除き、更にメカノケミカル研磨法
によって微小な凹凸を除去して平滑面とする。ところ
が、Ｓｉ多結晶層４の研磨面においては、分離溝６に相
当する領域では化学的なエッチング速度が他の部分に比
べて大きいので、Ｓｉ単結晶島３に相当する領域と、前
記分離溝６に相当する領域でパターン段差１０（Ｐ−Ｖ
値で表す）が発生する。（図１（ｂ）参照）
離溝６直上部分の堆積Ｓｉ多結晶層４の大きな凹みを機
械的な切削（研削）で除き、更にメカノケミカル研磨法
によって微小な凹凸を除去して平滑面とする。ところ
が、Ｓｉ多結晶層４の研磨面においては、分離溝６に相
当する領域では化学的なエッチング速度が他の部分に比
べて大きいので、Ｓｉ単結晶島３に相当する領域と、前
記分離溝６に相当する領域でパターン段差１０（Ｐ−Ｖ
値で表す）が発生する。（図１（ｂ）参照）
【００２４】そこで本発明のメカノケミカル研磨方法は
例えば図３に示す装置を用い、上面に圧縮率の小さい研
磨布３１が貼設され、外部よりの駆動力を受けて回転す
るターンテーブル３２と、該研磨布貼設面３１Ａ上に位
置し、下面に一又は複数のシリコンウエーハ３３を固定
させたプレート３４と、加圧軸３５を利用して該プレー
ト３６の上面側より押圧力を付勢するマウントヘッド３
７とからなり、研磨剤供給器３８等を利用して前記研磨
布３１上に例えばＳｉＯ2の砥粒を含む弱アルカリ性か
ら中性に近い研磨スラリー３９を分散させながら、単結
晶シリコンウエーハ３３と研磨布３１（研磨スラリー）
間で摺擦運動を生じせしめて所定の研磨を行う。
例えば図３に示す装置を用い、上面に圧縮率の小さい研
磨布３１が貼設され、外部よりの駆動力を受けて回転す
るターンテーブル３２と、該研磨布貼設面３１Ａ上に位
置し、下面に一又は複数のシリコンウエーハ３３を固定
させたプレート３４と、加圧軸３５を利用して該プレー
ト３６の上面側より押圧力を付勢するマウントヘッド３
７とからなり、研磨剤供給器３８等を利用して前記研磨
布３１上に例えばＳｉＯ2の砥粒を含む弱アルカリ性か
ら中性に近い研磨スラリー３９を分散させながら、単結
晶シリコンウエーハ３３と研磨布３１（研磨スラリー）
間で摺擦運動を生じせしめて所定の研磨を行う。
【００２５】かかる研磨方法によれば、従来の研磨スラ
リにおけるアルカリ性に対して中性に近いものを用いて
いるために、分離溝６直上位置における研磨速度とＳｉ
単結晶島３上における研磨速度の均一化、特に分離溝６
領域での化学的エッチング速度を他の部位のエッチング
速度に近づける事が出来、結果としてＳｉ単結晶島３と
分離溝６間のパターン段差１０（Ｐ−Ｖ値）を１３ｎｍ
以下から９ｎｍ前後まで平滑化することが出来る。
リにおけるアルカリ性に対して中性に近いものを用いて
いるために、分離溝６直上位置における研磨速度とＳｉ
単結晶島３上における研磨速度の均一化、特に分離溝６
領域での化学的エッチング速度を他の部位のエッチング
速度に近づける事が出来、結果としてＳｉ単結晶島３と
分離溝６間のパターン段差１０（Ｐ−Ｖ値）を１３ｎｍ
以下から９ｎｍ前後まで平滑化することが出来る。
【００２６】尚、本実施例においては比較実験を行うた
めに、パターン段差１０（Ｐ−Ｖ値）が９〜３０ｎｍの
範囲のウエーハをいくつか製作した。
めに、パターン段差１０（Ｐ−Ｖ値）が９〜３０ｎｍの
範囲のウエーハをいくつか製作した。
【００２７】そして前記パターン段差１０（Ｐ−Ｖ値）
の３ポイントにおける測定値の平均値により夫々グルー
ピング分けした試料を用意する。尚、パターン段差１０
の測定はＷＹＫＯ社製 非接触表面形状測定器（ＴＯＰ
Ｏ−３Ｄ）を用い、測定位置は図４に示すように６”φ
面内の３ポイント（中心、ｒ／２、外周１５ｍｍ）を測
定する。又測定面積は２５０×２５０μｍ／１ポイント
である。
の３ポイントにおける測定値の平均値により夫々グルー
ピング分けした試料を用意する。尚、パターン段差１０
の測定はＷＹＫＯ社製 非接触表面形状測定器（ＴＯＰ
Ｏ−３Ｄ）を用い、測定位置は図４に示すように６”φ
面内の３ポイント（中心、ｒ／２、外周１５ｍｍ）を測
定する。又測定面積は２５０×２５０μｍ／１ポイント
である。
【００２８】次いで表面に略５００〜１５００ｎｍの範
囲で誘電体絶縁層（ＳｉＯ2 層）９を形成した支持体５
となる第２のＳｉ単結晶ウエーハを用意し、その表面と
前記試料のＳｉ多結晶層４研磨面同士を重ね合わせ、更
に１０００℃、１０５０℃、１１００℃、１２００℃、
１２５０℃の熱処理温度で、２〜３時間の熱処理を行っ
て２枚のウエーハ同士を接合する。（図１（ｃ）参照）
囲で誘電体絶縁層（ＳｉＯ2 層）９を形成した支持体５
となる第２のＳｉ単結晶ウエーハを用意し、その表面と
前記試料のＳｉ多結晶層４研磨面同士を重ね合わせ、更
に１０００℃、１０５０℃、１１００℃、１２００℃、
１２５０℃の熱処理温度で、２〜３時間の熱処理を行っ
て２枚のウエーハ同士を接合する。（図１（ｃ）参照）
【００２９】このようにして作製された基板の夫々の試
料について、ボイド測定を行う。ボイド測定の測定器
は、日立建機（株）製の超音波探査映像装置（ＡＴ−５
５００；使用周波数７５ＭＨｚ）を用い、測定領域は
６”φウエーハ全面とし、ボイド面積率は、パターンの
ある部分のみを対象に計算する。
料について、ボイド測定を行う。ボイド測定の測定器
は、日立建機（株）製の超音波探査映像装置（ＡＴ−５
５００；使用周波数７５ＭＨｚ）を用い、測定領域は
６”φウエーハ全面とし、ボイド面積率は、パターンの
ある部分のみを対象に計算する。
【００３０】最後に、Ｓｉ単結晶ウエーハ１の不要部分
を研磨により除去し、Ｓｉ単結晶島３が形成された、半
導体集積回路用基板を得る。（図１（ｄ）参照） 表１は誘電体絶縁層（ＳｉＯ2 層）の厚さを５００〜１
５００ｎｍとした時のパターン段差と結合熱処理条件及
びボイド面積率の関係を調べたものである。
を研磨により除去し、Ｓｉ単結晶島３が形成された、半
導体集積回路用基板を得る。（図１（ｄ）参照） 表１は誘電体絶縁層（ＳｉＯ2 層）の厚さを５００〜１
５００ｎｍとした時のパターン段差と結合熱処理条件及
びボイド面積率の関係を調べたものである。
【００３１】
【表１】
【００３２】表１の結果は、実施例のように、Ｐ−Ｖ値
を凡そ１０ｎｍ前後とする時、誘電体層の厚さの如何に
かかわらず、熱処理温度が１１００〜１２００℃の範囲
において、２〜３時間の熱処理でボイド面積率は０か、
それに近いものが作製されることを示している。一方、
比較例においては、実施例におけるＰ−Ｖ値が１０ｎｍ
前後であっても、温度が１１００℃以下ではボイド面積
率は高いこと、またＰ−Ｖ値を１３ｎｍ以上とする時、
実施例１と同様の１２００℃から更に１２５０℃まで上
昇させてもボイド面積率が改善されないことを示してい
る。
を凡そ１０ｎｍ前後とする時、誘電体層の厚さの如何に
かかわらず、熱処理温度が１１００〜１２００℃の範囲
において、２〜３時間の熱処理でボイド面積率は０か、
それに近いものが作製されることを示している。一方、
比較例においては、実施例におけるＰ−Ｖ値が１０ｎｍ
前後であっても、温度が１１００℃以下ではボイド面積
率は高いこと、またＰ−Ｖ値を１３ｎｍ以上とする時、
実施例１と同様の１２００℃から更に１２５０℃まで上
昇させてもボイド面積率が改善されないことを示してい
る。
【００３３】図５は、熱処理時間を２ｈｒとした時のＰ
−Ｖ値と、接合熱処理温度と、ボイド発生率との関係を
示したものである。この図で示されるように、Ｐ−Ｖ値
を約１３ｎｍ以下とする時、１２００℃の温度でボイド
面積率は０になることを示している。この場合、１１０
０℃でのボイド面積率は約１０％であるが、この値は熱
処理時間を延長することにより改善が可能である。一
方、Ｐ−Ｖ値が、１２．８ｎｍ以上１６．３ｎｍ以下と
１９．８ｎｍ以上２３．８ｎｍ以下の場合においては、
１２００℃の熱処理においてボイド面積率は、それぞれ
２２％、３５％位であり、ボイド面積率が０になる温度
は、少なくとも１２５０℃以上になることが予測され
る。
−Ｖ値と、接合熱処理温度と、ボイド発生率との関係を
示したものである。この図で示されるように、Ｐ−Ｖ値
を約１３ｎｍ以下とする時、１２００℃の温度でボイド
面積率は０になることを示している。この場合、１１０
０℃でのボイド面積率は約１０％であるが、この値は熱
処理時間を延長することにより改善が可能である。一
方、Ｐ−Ｖ値が、１２．８ｎｍ以上１６．３ｎｍ以下と
１９．８ｎｍ以上２３．８ｎｍ以下の場合においては、
１２００℃の熱処理においてボイド面積率は、それぞれ
２２％、３５％位であり、ボイド面積率が０になる温度
は、少なくとも１２５０℃以上になることが予測され
る。
【００３４】従ってかかる実施例によれば、Ｓｉ多結晶
層４における接合面のパターン段差１０を１３ｎｍ以下
とする時、接合熱処理を１２００℃、２時間おこなう事
により支持体５に形成した酸化膜の流動化により、ボイ
ドが発生しないことが確認でき、ボイドのない半導体集
積回路用基板を製造する事が可能となった。
層４における接合面のパターン段差１０を１３ｎｍ以下
とする時、接合熱処理を１２００℃、２時間おこなう事
により支持体５に形成した酸化膜の流動化により、ボイ
ドが発生しないことが確認でき、ボイドのない半導体集
積回路用基板を製造する事が可能となった。
【図１】本発明に適用される半導体集積回路用基板の製
造方法を工程順に説明するための断面図である。
造方法を工程順に説明するための断面図である。
【図２】本発明に適用される半導体集積回路用基板を示
す断面図である。
す断面図である。
【図３】本発明の実施例に係わる多結晶シリコン層の接
合面の研磨装置を示す概略図である。
合面の研磨装置を示す概略図である。
【図４】パターン段差の測定位置を示す概略図。
【図５】ボイド面積率（％）と接合熱処理温度（℃）と
の関係を示すグラフ図である。
の関係を示すグラフ図である。
１ Ｓｉ単結晶ウエーハ ３ Ｓｉ単結晶島 ４ Ｓｉ多結晶層 ５ 支持体 ６ 分離溝 ９ 誘電体絶縁層（緩衝層） １０ パターン段差
Claims (3)
- 【請求項１】 シリコン単結晶ウエーハの主表面に形成
されたシリコン単結晶島を誘電体膜を介して分離する為
の分離溝を埋めるシリコン多結晶層と、シリコン材料か
らなる支持体間に、誘電体絶縁層を介在させた状態で重
ね合わせ、熱処理を行う事により両者の接合を行ってな
る半導体集積回路用基板の製造方法において、 前記シリコン多結晶層の接合面側に生じるシリコン単結
晶島と誘電体分離溝間のパターン段差（Ｐ−Ｖ値）を１
３ｎｍ／２５０×２５０μｍ以下に設定するとともに、
前記熱処理温度を１１００℃〜１２５０℃の温度範囲で
熱処理を施しながら両者の接合を行う事を特徴とする半
導体集積回路用基板の製造方法。 - 【請求項２】 前記誘電体層はシリコン酸化物であり、
その厚みが１３〜２０００ｎｍ、好ましくは１２〜１５
００ｎｍである請求項１記載の半導体集積回路用基板の
製造方法。 - 【請求項３】 前記熱処理が、１１００℃〜１２５０℃
の温度範囲で３時間以下の熱処理時間で熱処理を施しな
がら接合を行う事を特徴とする請求項１記載の半導体集
積回路用基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250008A JPH0888272A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路用基板の製造方法 |
| US08/530,601 US5686364A (en) | 1994-09-19 | 1995-09-19 | Method for producing substrate to achieve semiconductor integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250008A JPH0888272A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888272A true JPH0888272A (ja) | 1996-04-02 |
Family
ID=17201480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6250008A Pending JPH0888272A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路用基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5686364A (ja) |
| JP (1) | JPH0888272A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250687A (ja) * | 1995-03-08 | 1996-09-27 | Komatsu Electron Metals Co Ltd | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| US6382292B1 (en) * | 1997-03-27 | 2002-05-07 | Canon Kabushiki Kaisha | Method and apparatus for separating composite member using fluid |
| US6514875B1 (en) * | 1997-04-28 | 2003-02-04 | The Regents Of The University Of California | Chemical method for producing smooth surfaces on silicon wafers |
| DE19741971A1 (de) * | 1997-09-23 | 1999-04-01 | Siemens Ag | Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate |
| US6413874B1 (en) * | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
| US6380027B2 (en) | 1999-01-04 | 2002-04-30 | International Business Machines Corporation | Dual tox trench dram structures and process using V-groove |
| JP3910004B2 (ja) * | 2000-07-10 | 2007-04-25 | 忠弘 大見 | 半導体シリコン単結晶ウエーハ |
| US6864176B2 (en) * | 2002-05-28 | 2005-03-08 | Asia Pacific Microsystems, Inc. | Fabrication process for bonded wafer precision layer thickness control and its non-destructive measurement method |
| KR100854077B1 (ko) * | 2002-05-28 | 2008-08-25 | 페어차일드코리아반도체 주식회사 | 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
| JP2624791B2 (ja) * | 1988-08-05 | 1997-06-25 | 株式会社日立製作所 | 誘電体分離基板およびその製造方法 |
| JP2552936B2 (ja) * | 1990-03-14 | 1996-11-13 | 株式会社日立製作所 | 誘電体分離基板およびこれを用いた半導体集積回路装置 |
| JPH0621205A (ja) * | 1992-07-01 | 1994-01-28 | Hitachi Ltd | 誘電体分離基板及び半導体集積回路装置 |
-
1994
- 1994-09-19 JP JP6250008A patent/JPH0888272A/ja active Pending
-
1995
- 1995-09-19 US US08/530,601 patent/US5686364A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5686364A (en) | 1997-11-11 |
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