DE19741971A1 - Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate - Google Patents
Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-SubstrateInfo
- Publication number
- DE19741971A1 DE19741971A1 DE19741971A DE19741971A DE19741971A1 DE 19741971 A1 DE19741971 A1 DE 19741971A1 DE 19741971 A DE19741971 A DE 19741971A DE 19741971 A DE19741971 A DE 19741971A DE 19741971 A1 DE19741971 A1 DE 19741971A1
- Authority
- DE
- Germany
- Prior art keywords
- wafer
- silicon
- silicon wafer
- trenches
- bond
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 title 1
- 235000012431 wafers Nutrition 0.000 claims abstract description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 48
- 239000010703 silicon Substances 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 238000005496 tempering Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 8
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000002689 soil Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Description
Die Erfindung betrifft ein Verfahren zum Herstellen von Di
rect-Wafer-Bond Si/SiO2/Si-Substrate.
Die Direct-Wafer-Bond-Technik beruht auf einem zweistufigen
Prozeß, bei dem zunächst bei Raumtemperatur die oxidierten
Oberflächen zweier Siliziumwafer, einem sogenannten
Handle-Wafer und einem sogenannten Device-Wafer, zusammengefügt wer
den und in einem folgenden Temperschritt bei 800 bis 1100°C
vernetzen. Der Temperschritt dient zur Verbesserung der Haf
tung. Eine homogene, fest haftende Verbindung wird erreicht,
sofern die Waferoberflächen frei von Partikeln und mechani
schen Defekten sind.
Abschließend wird der die Device-Wafer auf die gewünschte
Schichtdicke gedünnt und die Device-Waferoberfläche wird po
liert. Die Schichtdickengleichmäßigkeit und Fehlerfreiheit
der so präparierten Wafer hängt von der Qualität des Aus
gangsmaterials, der Vorgehensweise beim Bonden selbst und dem
Verfahren des Rückdünnens ab.
Danach werden in die Device-Waferoberfläche Gräben geätzt.
Die Ätzzeit wird dabei so eingestellt, daß das Silizium des
Device-Wafers bis zum Bodenoxid durchgeätzt wird. In der Re
gel wird dabei dann das Bodenoxid angeätzt. Im schlimmsten
Fall wird das Bodenoxid sogar weggeätzt. Eine Anätzung des
Bodenoxids hat zur Folge, daß durch die dort entstandene dün
nere Schichtdicke eine Verringerung der Spannungsfestigkeit
auftritt.
Nach dem Ätzen der Isolationsgräben wird jeder einzelne Iso
lationsgraben mit Oxid und Polysilizium wieder aufgefüllt.
Dadurch entstehen voneinander dielektrisch isolierte
"Siliziuminseln". Diese "Siliziuminseln" sind durch das Bo
denoxid und die mit dem Bodenoxid verbundenen Oxidfüllungen
in den Gräben dielektrisch voneinander isoliert.
Aufgabe der vorliegenden Erfindung ist es, ein neues Verfah
ren der eingangs genannten Art zu entwickeln, das die Gefahr
des Anätzens des Bodenoxids bzw. die Gefahr des Wegätzens des
Bodenoxids weitgehend ausschließt.
Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit
folgenden Schritten gelöst:
- a) Es werden eine erste Siliziumscheibe, die als Trägerschei be dient, und eine zweite Siliziumscheibe, die als Bauele mentescheibe dient, bereitgestellt;
- b) in die zweite Siliziumscheibe werden Gräben geätzt;
- c) in den Gräben und auf der Oberfläche der zweiten Silizium scheibe wird eine Isolationsschicht abgeschieden;
- d) anschließend werden die Gräben mit Polysilizium lunkerfrei aufgefüllt; und die Oberfläche ebenfalls mit Polysilizium bedeckt;
- e) die zweite Siliziumscheibe wird mit ihrer prozessierten Oberfläche auf die erste Siliziumscheibe aufgebracht;
- f) die zusammengefügten Siliziumscheiben werden einem Temper schritt unterworfen;
- g) die so prozessierte Oberfläche der zweiten Siliziumscheibe wird zurückgedünnt;
Das erfindungsgemäße Verfahren hat den Vorteil, daß die Gra
bentiefe nicht mehr durch den ungenauen und schwierig einzu
stellenden Ätzprozeß sondern durch den sehr gut beherrschba
ren Zurückdünnungsprozeß festgelegt wird. Insbesondere kann
mit diesem Verfahren das Bodenoxid nicht mehr angeätzt bzw.
weggeätzt werden, so daß es nicht mehr zu großen Material
schwankungen kommen kann.
Ferner lassen sich mit dem erfindungsgemäßen Verfahren we
sentlich größere Packungsdichten der Siliziuminseln erzielen,
da die geätzten Gräben einen leicht V-förmigen Querschnitt
aufweisen, d. h. die Grabenwände sind nicht parallel und die
schmälere Seite der Gräben befindet sich an der Rückseite der
Bauelementescheibe und damit an der Substratvorderseite.
In einer Weiterbildung der vorliegenden Erfindung werden
nicht nur die Gräben mit Polysilizium aufgefüllt, sondern es
wird die gesamte Vorderseite der Bauelementescheibe mit Poly
silizium belegt und die Trägerscheibe und die Bauelemente
scheibe werden über diese Polysiliziumschicht miteinander
verbunden. Dies hat den Vorteil, daß die Polyschicht in den
Gräben ohne weitere Hilfsmittel auf Masse- bzw. Trägerschei
benpotential gelegt werden kann.
Die Erfindung ist im folgenden in der Zeichnung anhand eines
Ausführungsbeispiels erläutert. Die Figur zeigt dabei einen
Ausschnitt aus einem Direct-Wafer-Bond Si/SiO2/Si-Substrat 1,
das aus einer ersten Siliziumscheibe 2, die als Trägerscheibe
dient, und einer zweiten Siliziumscheibe 3, die als Bauele
mentescheibe dient, besteht.
Die erste Siliziumscheibe 1 weist eine Vorderseite 4 und eine
Rückseite 10 auf. Die zweite Siliziumscheibe 3 weist eben
falls eine Vorderseite 5 und eine Rückseite 6 auf. In die
zweite Siliziumscheibe 3 ist in die Vorderseite 5 ein Graben
7 geätzt. Der Graben 7 ist mit einer Siliziumoxidschicht 8
belegt. Die Siliziumoxidschicht 8 zieht sich auch über die
gesamte Vorderseite 5 zur zweiten Siliziumscheibe 3. Der Gra
ben 7 ist über der Siliziumoxidschicht 8 lunkerfrei mit Poly
silizium 9 aufgefüllt. Das Polysilizium 9 erstreckt sich
ebenfalls aus dem Graben 7 über die gesamte Vorderseite 5 der
zweiten Siliziumscheibe 3.
Die zweite Siliziumscheibe 3 wurde an ihrer Rückseite 6 zu
rückgedünnt, d. h. abgeschliffen und poliert. Die Zurückdün
nung erfolge bis zur Freilegung des Grabens 7.
Nach dem Zurückdünnungsprozeß wurde die so prozessierte zwei
te Siliziumscheibe 3 mit ihrer Vorderseite 5 über die Polysi
liziumschicht 9 auf die Vorderseite 4 der ersten Silizium
scheibe 2 aufgebracht. Dieses Zusammenfügen der Vorderseite 4
und der Vorderseite 5 der beiden Siliziumscheiben 2, 3 er
folgte bei Raumtemperatur.
Danach wurden die beiden Grenzflächen, d. h. die Polysilizi
umschicht 9 und die aus Silizium bestehende Vorderseite 4 der
ersten Siliziumscheibe 2 bei einer Temperatur von ca. 1000°C
miteinander vernetzt. Dabei wurde besonders darauf geachtet,
daß die beiden miteinander zu vernetzenden Grenzflächen frei
von Partikeln und mechanischen Defekten waren.
Nach der erfolgten Vernetzung liegen hier im gezeigten Di
rect-Wafer-Bond Si/SiO2/Si-Substrat 1 zwei voneinander die
lektrisch isolierte Siliziuminseln 11 und 12 vor. In die Si
liziuminseln 10 und 11 können nachfolgend Bauelemente prozes
siert werden. Dabei ist für die entstehenden integrierten
Schaltungen besonders vorteilhaft, daß die Polysilizium
schicht 9, die sich vom Graben 7 zwischen die Oberfläche der
Siliziumoxidschicht 8 und der Vorderseite 4 der ersten Sili
ziumscheibe 2 erstreckt, automatisch auf Massepotential bzw.
auf das Potential der ersten Siliziumscheibe 2 gelegt werden
kann.
Claims (8)
1. Verfahren zum Herstellen Direct-Wafer-Bond Si/SiO2/
Si-Substrate mit folgenden Schritten:
- a) Es werden eine erste Siliziumscheibe (2) die als Träger scheibe dient, und eine zweite Siliziumscheibe (3), die als Bauelementescheibe dient, bereitgestellt;
- b) in die Vorderseite (5) der zweiten Siliziumscheibe (3) werden Gräben (7) geätzt;
- c) in den Gräben (7) und auf der Oberfläche der zweiten Sili ziumscheibe wird eine Isolationsschicht (8) erzeugt;
- d) anschließend werden die Gräben (7) mit Polysilizium (9) aufgefüllt; und die Oberfläche ebenfalls mit Silizium be deckt;
- e) die zweite Siliziumscheibe (3) wird mit ihrer Vorderseite (5) auf die Vorderseite (4) der ersten Siliziumscheibe (2) aufgebracht;
- f) die zusammengefügten Siliziumscheiben (2, 3) werden einem Temperschritt unterworfen;
- g) die Rückseite (6) der zweiten Siliziumscheibe (3) wird zu rückgedünnt;
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß das Zurückdünnen der Rückseite (6) der zweiten Silizium
scheibe (3) durch Abschleifen und Polieren erfolgt.
3. Verfahren nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet,
daß als Isolationsschicht in den Gräben (7) eine Siliziu
moxidschicht (8) erzeugt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß die Isolationsschicht (8) sich über die gesamte Vorder
seite (5) der zweiten Siliziumscheibe (3) erstreckt.
5. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß die Polysiliziumschicht (9) sich über die gesamte Isola
tionsschicht der zweiten Siliziumscheibe (3) erstreckt.
6. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß die erste Siliziumscheibe (2) und/oder die zweite Silizi
umscheibe (3) vor dem Verfahrensschritt e) oxidiert werden.
7. Verfahren nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet,
daß als Temperschritt ein Aufheizen der zusammengefügten Si
liziumscheiben (2, 3) auf eine Temperatur zwischen 800°C und
1100°C vorgesehen ist.
8. Verfahren nach einem der Ansprüche 5 bis 7,
dadurch gekennzeichnet,
daß die Polysiliziumschicht vor dem Verbinden der ersten und
zweiten Siliziumscheibe plangeschliffen und poliert wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19741971A DE19741971A1 (de) | 1997-09-23 | 1997-09-23 | Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate |
US09/158,252 US6156621A (en) | 1997-09-23 | 1998-09-22 | Method for fabricating direct wafer bond Si/SiO2 /Si substrates |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19741971A DE19741971A1 (de) | 1997-09-23 | 1997-09-23 | Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19741971A1 true DE19741971A1 (de) | 1999-04-01 |
Family
ID=7843356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19741971A Withdrawn DE19741971A1 (de) | 1997-09-23 | 1997-09-23 | Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate |
Country Status (2)
Country | Link |
---|---|
US (1) | US6156621A (de) |
DE (1) | DE19741971A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6562692B1 (en) * | 1998-06-26 | 2003-05-13 | Mitsubishi Materials Silicon Corporation | Dielectric isolated wafer and its production method |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004095567A1 (de) * | 2003-04-17 | 2004-11-04 | X-Fab Semiconductor Foundries Ag | Kontrolle des dickenabtrags von einem scheibenverbund und teststruktur zur abtragskontrolle |
DE10317747B3 (de) * | 2003-04-17 | 2004-07-22 | X-Fab Semiconductor Foundries Ag | Verfahren zur Kontrolle des Dickenabtrags von gebondeten Halbleiterscheibenpaaren |
US7661315B2 (en) * | 2004-05-24 | 2010-02-16 | Sonix, Inc. | Method and apparatus for ultrasonic scanning of a fabrication wafer |
US7917317B2 (en) * | 2006-07-07 | 2011-03-29 | Sonix, Inc. | Ultrasonic inspection using acoustic modeling |
US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US1174A (en) * | 1839-06-18 | Spegtacles | ||
US4878957A (en) * | 1988-03-31 | 1989-11-07 | Kabushiki Kaisha Toshiba | Dielectrically isolated semiconductor substrate |
US5233216A (en) * | 1990-02-28 | 1993-08-03 | Hitachi, Ltd. | Dielectric isolated substrate and process for producing the same |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
US5459104A (en) * | 1993-01-18 | 1995-10-17 | Mitsubishi Materials Silicon Corporation | Process for production of semiconductor substrate |
JPH07263541A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 誘電体分離基板およびその製造方法 |
JPH0888272A (ja) * | 1994-09-19 | 1996-04-02 | Shin Etsu Handotai Co Ltd | 半導体集積回路用基板の製造方法 |
-
1997
- 1997-09-23 DE DE19741971A patent/DE19741971A1/de not_active Withdrawn
-
1998
- 1998-09-22 US US09/158,252 patent/US6156621A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US1174A (en) * | 1839-06-18 | Spegtacles | ||
US4878957A (en) * | 1988-03-31 | 1989-11-07 | Kabushiki Kaisha Toshiba | Dielectrically isolated semiconductor substrate |
US5233216A (en) * | 1990-02-28 | 1993-08-03 | Hitachi, Ltd. | Dielectric isolated substrate and process for producing the same |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6562692B1 (en) * | 1998-06-26 | 2003-05-13 | Mitsubishi Materials Silicon Corporation | Dielectric isolated wafer and its production method |
Also Published As
Publication number | Publication date |
---|---|
US6156621A (en) | 2000-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69722832T2 (de) | Verfahren zum Transportieren einer dünnen Schicht von einem Anfangssubstrat auf ein Endsubstrat | |
DE69937591T2 (de) | Selektive Verlegung von Elementen von einem Träger zu einem anderen Träger | |
DE19643898C2 (de) | Verfahren zur Herstellung eines Silicium-auf-Isolator (SOI)-Wafers | |
DE3885637T2 (de) | Verfahren zur Herstellung von gleichmässigen Materialschichten. | |
DE60036286T2 (de) | Oberflächenbehandlung eines soi substrats mittels eines epitaxie-verfahrens | |
DE102013205126B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE102008051494B4 (de) | Verfahren zum Herstellen der SOI-Substrate mit einer feinen vergrabenen Isolationsschicht | |
DE69931221T2 (de) | SOI-Substrat und Herstellungsverfahren dafür | |
DE69836707T2 (de) | Behandlungsverfahren zum Molekularkleben und Ablösen von zwei Strukturen | |
DE69629094T2 (de) | Verfahren zur Herstellung eines SOI-Substrates | |
DE602004013163T2 (de) | Verfahren zur Herstellung eines Germanium-On-Insulator-Wafers (GeOI) | |
DE112019006396B4 (de) | Freistehendes polykristallines diamantsubstrat und verfahren zur herstellung desselben | |
DE102011002546B4 (de) | Verfahren zum Herstellen einer mehrschichtigen Struktur mit Trimmen nach dem Schleifen | |
DE69826053T2 (de) | Halbleitersubstrat und Verfahren zu dessen Herstellung | |
DE69015564T2 (de) | Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram. | |
DE10121556A1 (de) | Verfahren zum Rückseitenschleifen von Wafern | |
DE112008000226B4 (de) | Verfahren zum Herstellen eines Substrats vom Typ Silizium auf Isolator (SOI) | |
DE102004030612B3 (de) | Halbleitersubstrat und Verfahren zu dessen Herstellung | |
DE112019002458B4 (de) | Verbundener Körper aus piezoelektrischem Materialsubstrat und Trägersubstrat | |
DE69030709T2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE19757269A1 (de) | Silicium-Auf-Isolator-Halbleitersubstrat und Herstellungsverfahren hierfür | |
DE112008000394T5 (de) | Verfahren zum Herstellen eines Substrats, das eine abgeschiedene vergrabene Oxidschicht umfasst | |
DE19741971A1 (de) | Verfahren zum Herstellen Direct-Wafer-Bond Si/Si02/Si-Substrate | |
DE19653632B4 (de) | Verfahren zur Herstellung eines Silizium-auf-Isolator-Substrats | |
DE10350038A1 (de) | Verfahren zum anodischen Bonden von Wafern und Vorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8130 | Withdrawal |