JP3099446B2 - 誘電体分離領域を有する半導体基板 - Google Patents
誘電体分離領域を有する半導体基板Info
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Description
【０００１】
【産業上の利用分野】本発明は、部分的に誘電体分離さ
れた領域（ＳＯＩ領域）を有する半導体装置の半導体基
板上でのパターンの配置に関するもので、反り、及びそ
れに起因する結晶欠陥の発生の少ない基板を供給する構
造に関する。
れた領域（ＳＯＩ領域）を有する半導体装置の半導体基
板上でのパターンの配置に関するもので、反り、及びそ
れに起因する結晶欠陥の発生の少ない基板を供給する構
造に関する。
【０００２】
【従来の技術】半導体の素子分離技術として、絶縁体を
用いた誘電体分離技術が知られている。この技術はいわ
ゆるｐｎ接合と異なり高温動作時のリーク電流あるいは
ラッチアップといった問題が発生しないため高い信頼性
を有する素子が形成できる。
用いた誘電体分離技術が知られている。この技術はいわ
ゆるｐｎ接合と異なり高温動作時のリーク電流あるいは
ラッチアップといった問題が発生しないため高い信頼性
を有する素子が形成できる。
【０００３】このような誘電体分離形成されている素子
の構成は一部あるいは全面が基体となるシリコンウェハ
から誘電体に囲まれて電気的に分離されている必要があ
る。特に高耐圧を保持するためには厚い絶縁膜を形成す
る必要がある。
の構成は一部あるいは全面が基体となるシリコンウェハ
から誘電体に囲まれて電気的に分離されている必要があ
る。特に高耐圧を保持するためには厚い絶縁膜を形成す
る必要がある。
【０００４】通常、このような厚い絶縁膜を形成する温
度は最低でも４００℃以上であるため、室温へ基板を戻
したときに絶縁体と半導体基板の熱膨張係数の差から半
導体基板の反りが問題となる。
度は最低でも４００℃以上であるため、室温へ基板を戻
したときに絶縁体と半導体基板の熱膨張係数の差から半
導体基板の反りが問題となる。
【０００５】たとえば特開平２−９６３５０号公報に示
されるようにＳＯＩ領域をウェハの一領域に一列に配列
した場合には酸化膜の応力の発生する領域が局所的に集
中してしまう。図６は特開平２−９６３５０号公報に示
されるパターンのレイアウトで形成した絶縁体分離基板
４０である。ウェハの反りは図６（ｃ）に見られるよう
にＳＯＩ領域４１の一列に並んだ方向にのみ大きくなっ
てしまう。例えば、酸化膜厚さが１．５μｍ以上ある場
合にはその反りは一方向に対して６０μｍ以上にも達す
る。
されるようにＳＯＩ領域をウェハの一領域に一列に配列
した場合には酸化膜の応力の発生する領域が局所的に集
中してしまう。図６は特開平２−９６３５０号公報に示
されるパターンのレイアウトで形成した絶縁体分離基板
４０である。ウェハの反りは図６（ｃ）に見られるよう
にＳＯＩ領域４１の一列に並んだ方向にのみ大きくなっ
てしまう。例えば、酸化膜厚さが１．５μｍ以上ある場
合にはその反りは一方向に対して６０μｍ以上にも達す
る。
【０００６】このような半導体基板の反りは内部の応力
の発生による結晶欠陥発生あるいはウェハのパターニン
グ工程での露光均一性の低下、解像度不良、ウェハハン
ドリング上の搬送系への投入不能，あるいは成膜装置に
おける基板加熱装置への密着不良による温度分布の不均
一性が原因となる成膜不良といった歩留まりあるいは生
産性低下の問題を発生させる。
の発生による結晶欠陥発生あるいはウェハのパターニン
グ工程での露光均一性の低下、解像度不良、ウェハハン
ドリング上の搬送系への投入不能，あるいは成膜装置に
おける基板加熱装置への密着不良による温度分布の不均
一性が原因となる成膜不良といった歩留まりあるいは生
産性低下の問題を発生させる。
【０００７】特に図７に示すように、一部を絶縁膜１０
１で囲まれたＳＯＩ領域１０２として論理回路１０３を
形成し、他部には素子の表面から裏面へ電流が流れる縦
型の電力用素子１０４を構成した電力用素子１００にお
いては、ウェハ内の一部にのみＳＯＩ領域が形成される
ため通常単純にチップの配列を実施すると上述の図６の
ようなパターンのレイアウトは必然的に起こってしま
う。したがって、前述のごとく一方向にＳＯＩ領域が存
在し、反りが片寄ることにより、より大きな反りが発生
してしまうという問題点が発生してしまう。また、この
ような素子では大電流でしかも高耐圧の素子と微細な構
造を有する論理回路とを一体に形成するようにしている
ため、前述の結晶欠陥やパターニング工程の解像度不良
といった問題はさらに深刻な問題となる。
１で囲まれたＳＯＩ領域１０２として論理回路１０３を
形成し、他部には素子の表面から裏面へ電流が流れる縦
型の電力用素子１０４を構成した電力用素子１００にお
いては、ウェハ内の一部にのみＳＯＩ領域が形成される
ため通常単純にチップの配列を実施すると上述の図６の
ようなパターンのレイアウトは必然的に起こってしま
う。したがって、前述のごとく一方向にＳＯＩ領域が存
在し、反りが片寄ることにより、より大きな反りが発生
してしまうという問題点が発生してしまう。また、この
ような素子では大電流でしかも高耐圧の素子と微細な構
造を有する論理回路とを一体に形成するようにしている
ため、前述の結晶欠陥やパターニング工程の解像度不良
といった問題はさらに深刻な問題となる。
【０００８】このような問題を解決する方法として、例
えばウェハ厚を厚くし絶縁膜の応力を補償する方法が考
えられるが、この場合ウェハの厚さが通常生産に用いら
れるものと異なるため、やはりウェハハンドリング治具
の変更、あるいは露光装置の焦点の調整といった問題が
あり、多品種のウェハを同一の生産設備で素子の製造を
行う場合、生産性上問題となる。
えばウェハ厚を厚くし絶縁膜の応力を補償する方法が考
えられるが、この場合ウェハの厚さが通常生産に用いら
れるものと異なるため、やはりウェハハンドリング治具
の変更、あるいは露光装置の焦点の調整といった問題が
あり、多品種のウェハを同一の生産設備で素子の製造を
行う場合、生産性上問題となる。
【０００９】
【発明の概要】本発明は上述した問題に鑑みてなされた
ものであり、ウェハ内に部分的に存在するＳＯＩ領域を
ウェハ内に平均的に配列させ反りを最小限とすることに
着目し、それにより反りに起因する結晶欠陥等を極力少
なくすることができる半導体基板を提供することを目的
とする。
ものであり、ウェハ内に部分的に存在するＳＯＩ領域を
ウェハ内に平均的に配列させ反りを最小限とすることに
着目し、それにより反りに起因する結晶欠陥等を極力少
なくすることができる半導体基板を提供することを目的
とする。
【００１０】すなわち、本発明に係わる誘電体分離領域
を有する半導体基板は、その内部に埋設形成された誘電
体により表面の一部が裏面側より電気的に分離された誘
電体分離領域と、前記表面の他部において前記裏面側と
電気的に導通する導通領域とから構成されるユニットが
縦横に伸びるスクライブラインに区画された状態で複数
配列された半導体基板であって、前記スクライブライン
を介して隣り合う各ユニットにおいて、前記誘電体分離
領域のパターンが前記半導体基板に垂直な軸に対して所
定の角度だけ回転させた関係に配置されていることを特
徴としている。
を有する半導体基板は、その内部に埋設形成された誘電
体により表面の一部が裏面側より電気的に分離された誘
電体分離領域と、前記表面の他部において前記裏面側と
電気的に導通する導通領域とから構成されるユニットが
縦横に伸びるスクライブラインに区画された状態で複数
配列された半導体基板であって、前記スクライブライン
を介して隣り合う各ユニットにおいて、前記誘電体分離
領域のパターンが前記半導体基板に垂直な軸に対して所
定の角度だけ回転させた関係に配置されていることを特
徴としている。
【００１１】
【実施例】具体的な実施例を図により説明する。図１は
本発明第１実施例による誘電体分離基板の製造工程を示
す断面図である。以下、本第１実施例をその製造工程に
従って説明する。
本発明第１実施例による誘電体分離基板の製造工程を示
す断面図である。以下、本第１実施例をその製造工程に
従って説明する。
【００１２】まず、図１（ａ）に示すように、少なくと
も一方の面を鏡面研磨した単結晶シリコン基板１のその
鏡面１ａの一部を、化学エッチングあるいは反応性イオ
ンエッチング（以下ＲＩＥという）により、選択的にエ
ッチングし、深さ０．２〜２μｍ程度の凹部２を形成す
る。この凹部２はＳＯＩ領域が形成される領域となる。
この凹部２のレイアウトパターンは、図２（ａ）に示す
ように隣り合うユニット（後にＳＯＩ領域を一部に有す
るチップとなる）同士が互いに９０ｄｅｇ回転した状態
で配列されるように行う（図１（ａ）は図２（ａ）のＡ
−Ａ断面に相当）。このようなレイアウトはたとえば投
影型露光装置によりパターニングする場合にはマスク製
作をする際のレイアウトにより決定されるだけであり、
製造工程上の変更は何等ない。また、縮小投影型露光装
置においては４チップを一つのマスク内に互いに９０ｄ
ｅｇだけ回転した状態で配列すればよい。したがって、
縮小投影露光装置を用いる場合でも上記のようなマスク
を用いれば工程上何等変更なくパターンレイアウトの作
成が可能である。
も一方の面を鏡面研磨した単結晶シリコン基板１のその
鏡面１ａの一部を、化学エッチングあるいは反応性イオ
ンエッチング（以下ＲＩＥという）により、選択的にエ
ッチングし、深さ０．２〜２μｍ程度の凹部２を形成す
る。この凹部２はＳＯＩ領域が形成される領域となる。
この凹部２のレイアウトパターンは、図２（ａ）に示す
ように隣り合うユニット（後にＳＯＩ領域を一部に有す
るチップとなる）同士が互いに９０ｄｅｇ回転した状態
で配列されるように行う（図１（ａ）は図２（ａ）のＡ
−Ａ断面に相当）。このようなレイアウトはたとえば投
影型露光装置によりパターニングする場合にはマスク製
作をする際のレイアウトにより決定されるだけであり、
製造工程上の変更は何等ない。また、縮小投影型露光装
置においては４チップを一つのマスク内に互いに９０ｄ
ｅｇだけ回転した状態で配列すればよい。したがって、
縮小投影露光装置を用いる場合でも上記のようなマスク
を用いれば工程上何等変更なくパターンレイアウトの作
成が可能である。
【００１３】次に、図１（ｂ）および図２（ｂ）に示す
ように、凹部２の境界部２ａに沿って基板端部に開口す
るように、例えば幅２μｍ以上、深さ１μｍ以上の溝３
をダイシングあるいは化学エッチングあるいはＲＩＥ等
によって形成する。
ように、凹部２の境界部２ａに沿って基板端部に開口す
るように、例えば幅２μｍ以上、深さ１μｍ以上の溝３
をダイシングあるいは化学エッチングあるいはＲＩＥ等
によって形成する。
【００１４】そして、このシリコン基板１と、少なくと
も一方が鏡面研磨された他の単結晶シリコン基板４と
を、たとえばトリクレン煮沸、アセトン超音波洗浄、Ｎ
Ｈ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４による有機物
の除去、ＨＣｌ：Ｈ2 Ｏ2 ：Ｈ 2 Ｏ＝１：１：４の混合
液による金属汚染の除去及び純粋洗浄を順次施すことに
より、十分洗浄する。その後、ＨＦ：Ｈ2 Ｏ＝１：５０
の混合液により、表面に成長した自然酸化膜を除去した
後、たとえばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液に
より両基板１，４表面に１．５ｎｍ以下の薄い酸化膜を
形成し、親水性を持たせて純水にて洗浄する。
も一方が鏡面研磨された他の単結晶シリコン基板４と
を、たとえばトリクレン煮沸、アセトン超音波洗浄、Ｎ
Ｈ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４による有機物
の除去、ＨＣｌ：Ｈ2 Ｏ2 ：Ｈ 2 Ｏ＝１：１：４の混合
液による金属汚染の除去及び純粋洗浄を順次施すことに
より、十分洗浄する。その後、ＨＦ：Ｈ2 Ｏ＝１：５０
の混合液により、表面に成長した自然酸化膜を除去した
後、たとえばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液に
より両基板１，４表面に１．５ｎｍ以下の薄い酸化膜を
形成し、親水性を持たせて純水にて洗浄する。
【００１５】さらに、乾燥窒素等による鏡面研磨面の乾
燥を行い、基板表面に吸着する水分量を制御した後、図
１（ｃ）に示すように、２枚の基板１，４の鏡面１ａ，
４ａ同士を密着させる。これにより２枚の基板１，４は
表面に形成されたシラノール基及び表面に吸着した水分
子の水素結合により接着される。さらに、この接着した
基板１及び４を１０ｔｏｒｒ以下の真空中にて乾燥させ
る。このとき、基板１，４の接着性を向上させるため、
３０ｇ重／ｃｍ2 以上の荷重を印加しても良い。
燥を行い、基板表面に吸着する水分量を制御した後、図
１（ｃ）に示すように、２枚の基板１，４の鏡面１ａ，
４ａ同士を密着させる。これにより２枚の基板１，４は
表面に形成されたシラノール基及び表面に吸着した水分
子の水素結合により接着される。さらに、この接着した
基板１及び４を１０ｔｏｒｒ以下の真空中にて乾燥させ
る。このとき、基板１，４の接着性を向上させるため、
３０ｇ重／ｃｍ2 以上の荷重を印加しても良い。
【００１６】この後、両シリコン基板１及び４をたとえ
ば窒素，アルゴン等の不活性ガス雰囲気中で１１００℃
以上，１時間以上の熱処理を施すことにより、接着面に
おいて脱水縮合反応が起きシリコンと酸素の結合がで
き、さらに酸素が基板１あるいは４の内部に拡散し２枚
の基板１及び４が直接接合され、接合基板１０が形成さ
れる。
ば窒素，アルゴン等の不活性ガス雰囲気中で１１００℃
以上，１時間以上の熱処理を施すことにより、接着面に
おいて脱水縮合反応が起きシリコンと酸素の結合がで
き、さらに酸素が基板１あるいは４の内部に拡散し２枚
の基板１及び４が直接接合され、接合基板１０が形成さ
れる。
【００１７】次に、図１（ｄ）に示すように、この一体
化した接合基板１０をたとえばドライＯ2 、ウェットＯ
2 、Ｈ2 ／Ｏ2 混合燃焼気体等の酸化性雰囲気中で、９
００℃以上１時間以上の熱処理を施し、溝３を通して基
板１０内部に溝３あるいは凹部２で構成された空洞部の
壁表面を酸化し、酸化膜１１を形成する。ただし、この
酸化は凹部２の表面と基板４の空洞部表面の酸化膜が成
長し、凹部２による空洞部が完全に埋設、充填されるま
で行う。以上の工程により、接合基板内に誘電体埋め込
み層として熱酸化シリコン１１を完全に埋設、充填する
ことができる。
化した接合基板１０をたとえばドライＯ2 、ウェットＯ
2 、Ｈ2 ／Ｏ2 混合燃焼気体等の酸化性雰囲気中で、９
００℃以上１時間以上の熱処理を施し、溝３を通して基
板１０内部に溝３あるいは凹部２で構成された空洞部の
壁表面を酸化し、酸化膜１１を形成する。ただし、この
酸化は凹部２の表面と基板４の空洞部表面の酸化膜が成
長し、凹部２による空洞部が完全に埋設、充填されるま
で行う。以上の工程により、接合基板内に誘電体埋め込
み層として熱酸化シリコン１１を完全に埋設、充填する
ことができる。
【００１８】次に、図１（ｅ）に示す工程において、接
合基板１０のシリコン基板１側表面１ｂより溝３が開口
するまで研磨またはエッチングする。そして、さらに図
１（ｆ）に示すように、たとえばＣＶＤ法によりたとえ
ば多結晶シリコン１３を堆積させ、溝３を接合基板１０
表面より埋める。ここで、この溝の充填物は多結晶シリ
コンに限らず、酸化物や窒化物等の絶縁物でもよく、充
填方法もスパッタ、蒸着、ＳＯＧ等でもよい。
合基板１０のシリコン基板１側表面１ｂより溝３が開口
するまで研磨またはエッチングする。そして、さらに図
１（ｆ）に示すように、たとえばＣＶＤ法によりたとえ
ば多結晶シリコン１３を堆積させ、溝３を接合基板１０
表面より埋める。ここで、この溝の充填物は多結晶シリ
コンに限らず、酸化物や窒化物等の絶縁物でもよく、充
填方法もスパッタ、蒸着、ＳＯＧ等でもよい。
【００１９】さらに、図１（ｇ）に示すように、ラップ
ポリッシュあるいはエッチバック等により表面の堆積物
を除去し、平坦化することにより、充填物と酸化膜で他
の領域と電気的に完全に分離することができるＳＯＩ領
域１４を持つ半導体基板が得られる。
ポリッシュあるいはエッチバック等により表面の堆積物
を除去し、平坦化することにより、充填物と酸化膜で他
の領域と電気的に完全に分離することができるＳＯＩ領
域１４を持つ半導体基板が得られる。
【００２０】このようにして形成した絶縁分離基板はＳ
ＯＩ領域がウェハ内に平均的に分散して存在する。した
がって、ウェハの反りは従来に比べて一方向に片寄るこ
とはなく、実際に製作したところ、素子分離酸化膜厚が
１．５μｍの場合、従来構造では６０μｍ以上の反りが
観測された。本実施例構造では、３０μｍ程度と半分に
低減でき、反りに起因する内部欠陥を極力少なくするこ
とができる。
ＯＩ領域がウェハ内に平均的に分散して存在する。した
がって、ウェハの反りは従来に比べて一方向に片寄るこ
とはなく、実際に製作したところ、素子分離酸化膜厚が
１．５μｍの場合、従来構造では６０μｍ以上の反りが
観測された。本実施例構造では、３０μｍ程度と半分に
低減でき、反りに起因する内部欠陥を極力少なくするこ
とができる。
【００２１】この基板は、図７に示すように所定の素子
を各領域に適宜形成し、例えば基板端部に直接連なる溝
３位置をスクライブラインとしてダイシングすれば、電
力用素子と論理素子を１ユニットとして複合化した半導
体チップを高い歩留まり、生産性で得ることができる。
を各領域に適宜形成し、例えば基板端部に直接連なる溝
３位置をスクライブラインとしてダイシングすれば、電
力用素子と論理素子を１ユニットとして複合化した半導
体チップを高い歩留まり、生産性で得ることができる。
【００２２】次に、本発明の第２実施例を図３，４によ
り説明する。まず、図３（ａ）のごとく、少なくとも一
方の面が鏡面研磨された単結晶シリコン基板６の鏡面研
磨面６ａにスパッタ法、熱酸化、ＣＶＤ法等により酸化
膜７を形成し、少なくとも一方の面が鏡面研磨された他
の単結晶シリコン基板８を上述の第１実施例のごとく基
板洗浄、親水処理を施す。なお、酸化膜７を形成した基
板６側はＨＦ：Ｈ2 Ｏ＝１：５０の混合液による酸化膜
除去の処理は行わなくともよい。
り説明する。まず、図３（ａ）のごとく、少なくとも一
方の面が鏡面研磨された単結晶シリコン基板６の鏡面研
磨面６ａにスパッタ法、熱酸化、ＣＶＤ法等により酸化
膜７を形成し、少なくとも一方の面が鏡面研磨された他
の単結晶シリコン基板８を上述の第１実施例のごとく基
板洗浄、親水処理を施す。なお、酸化膜７を形成した基
板６側はＨＦ：Ｈ2 Ｏ＝１：５０の混合液による酸化膜
除去の処理は行わなくともよい。
【００２３】しかる後、基板６の酸化膜７を形成した面
と、他方の基板８の鏡面研磨面８ａとを上述の第１実施
例と同様の方法により接着し、更に熱処理することによ
りふたつのウェハを接合し、１枚のウェハ２０にする
（図３（ｂ））。
と、他方の基板８の鏡面研磨面８ａとを上述の第１実施
例と同様の方法により接着し、更に熱処理することによ
りふたつのウェハを接合し、１枚のウェハ２０にする
（図３（ｂ））。
【００２４】しかる後、ＳＯＩ部となる領域が所定の厚
さになるまで半導体基板６側より接合基板２０をエッチ
ング、あるいはポリッシングする。さらに、ここでこの
所定の厚さを残した状態で基板表面２０ａが鏡面研磨面
となるように、化学的あるいは機械的に鏡面研磨処理を
行うとよい（図３（ｃ））。
さになるまで半導体基板６側より接合基板２０をエッチ
ング、あるいはポリッシングする。さらに、ここでこの
所定の厚さを残した状態で基板表面２０ａが鏡面研磨面
となるように、化学的あるいは機械的に鏡面研磨処理を
行うとよい（図３（ｃ））。
【００２５】しかるのち、上述の第１実施例，図２
（ａ）で示したパターンと同様のレイアウトにて、第１
実施例では凹部２を形成したところを本実施例では残す
ように、ＳＯＩ層２１と酸化層をエッチングする（図３
（ｄ），図４）。
（ａ）で示したパターンと同様のレイアウトにて、第１
実施例では凹部２を形成したところを本実施例では残す
ように、ＳＯＩ層２１と酸化層をエッチングする（図３
（ｄ），図４）。
【００２６】以上により、上記第１実施例と同様、反り
の少なく、反りに起因する内部欠陥の少ない基板が形成
可能となる。なお、図３（ｄ）の工程で残されたＳＯＩ
領域２１に論理素子、エッチングにより露出した半導体
基板８には縦型のパワー素子を形成することにより、こ
れらを１ユニットとする半導体チップが形成可能であ
る。
の少なく、反りに起因する内部欠陥の少ない基板が形成
可能となる。なお、図３（ｄ）の工程で残されたＳＯＩ
領域２１に論理素子、エッチングにより露出した半導体
基板８には縦型のパワー素子を形成することにより、こ
れらを１ユニットとする半導体チップが形成可能であ
る。
【００２７】図５にパターンレイアウトの他の実施例を
示す。図（ａ）はＳＯＩ領域となる凹部２位置が、溝３
にて仕切られる１ユニットとしてのチップの中央に縞状
にある場合である。この場合は、ウェハの対向する辺に
ＳＯＩ領域が接続される状態で隣同士が互いに縦と横の
位置関係にある。図（ｂ）はチップの１辺にＳＯＩ領域
が存在する場合である。また図（ｃ）はチップの２辺に
接する形でＳＯＩ領域が存在する場合である。これら図
（ａ）〜（ｃ）は、上記第１実施例同様、隣合うチップ
のＳＯＩ領域が互いに９０ｄｅｇ回転した状態で配列し
てある。また、これら図５に示したレイアウトは上記第
１実施例のみならず、上記第２実施例にも応用可能であ
る。
示す。図（ａ）はＳＯＩ領域となる凹部２位置が、溝３
にて仕切られる１ユニットとしてのチップの中央に縞状
にある場合である。この場合は、ウェハの対向する辺に
ＳＯＩ領域が接続される状態で隣同士が互いに縦と横の
位置関係にある。図（ｂ）はチップの１辺にＳＯＩ領域
が存在する場合である。また図（ｃ）はチップの２辺に
接する形でＳＯＩ領域が存在する場合である。これら図
（ａ）〜（ｃ）は、上記第１実施例同様、隣合うチップ
のＳＯＩ領域が互いに９０ｄｅｇ回転した状態で配列し
てある。また、これら図５に示したレイアウトは上記第
１実施例のみならず、上記第２実施例にも応用可能であ
る。
【００２８】
【発明の効果】以上説明したように本発明の誘電体分離
半導体基板であれば、同じチップ数を有する他の基板に
比べて反りを低減することができ、この反りに起因する
結晶欠陥、パターニング時における解像度不良、成膜装
置での成膜不良を低減することができる。しかも、生産
上問題となるような不都合は何等なく従来のプロセスに
より部分的にＳＯＩ領域を有する複合素子の作成が可能
である。
半導体基板であれば、同じチップ数を有する他の基板に
比べて反りを低減することができ、この反りに起因する
結晶欠陥、パターニング時における解像度不良、成膜装
置での成膜不良を低減することができる。しかも、生産
上問題となるような不都合は何等なく従来のプロセスに
より部分的にＳＯＩ領域を有する複合素子の作成が可能
である。
【図１】図（ａ）〜（ｇ）は本発明の第１実施例を適用
して製造する誘電体分離半導体基板の製造工程順におけ
る基板要部の断面構造図である。
して製造する誘電体分離半導体基板の製造工程順におけ
る基板要部の断面構造図である。
【図２】図（ａ），（ｂ）は各々図１（ａ），（ｂ）に
おけるウェハの平面構造を示す図である。
おけるウェハの平面構造を示す図である。
【図３】図（ａ）〜（ｄ）は本発明第２実施例を適用し
て製造する誘電体分離基板の製造工程順における基板要
部の断面図である。
て製造する誘電体分離基板の製造工程順における基板要
部の断面図である。
【図４】図３（ｄ）におけるウェハの平面構造を示す図
である。
である。
【図５】図（ａ）〜（ｃ）は本発明からなる基板を実現
したレイアウトの他の実施例を示す平面図である。
したレイアウトの他の実施例を示す平面図である。
【図６】図（ａ）〜（ｃ）は従来構造の平面図及び反り
状態を示す断面図である。
状態を示す断面図である。
【図７】部分的にＳＯＩ領域を有する複合素子の断面図
の一例である。
の一例である。
１ 単結晶シリコン基板 ２ 凹部 ３ 溝 ４ 他の単結晶シリコン基板 １４ ＳＯＩ領域
フロントページの続き (56)参考文献 特開 平２−284442（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12 H01L 21/02
Claims (2)
- 【請求項１】その内部に埋設形成された誘電体により表
面の一部が裏面側より電気的に分離された誘電体分離領
域と、前記表面の他部において前記裏面側と電気的に導
通する導通領域とから構成されるユニットが縦横に伸び
るスクライブラインに区画された状態で複数配列された
半導体基板であって、 前記スクライブラインを介して隣り合う各ユニットにお
いて、前記誘電体分離領域のパターンが前記半導体基板
に垂直な軸に対して所定の角度だけ回転させた関係に配
置されていることを特徴とする誘電体分離領域を有する
半導体基板。 - 【請求項２】 前記半導体基板のうち、前記表面側と裏
面側とが単結晶シリコン基板からなることを特徴とする
請求項１記載の誘電体分離領域を有する半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03220109A JP3099446B2 (ja) | 1991-08-30 | 1991-08-30 | 誘電体分離領域を有する半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03220109A JP3099446B2 (ja) | 1991-08-30 | 1991-08-30 | 誘電体分離領域を有する半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563069A JPH0563069A (ja) | 1993-03-12 |
| JP3099446B2 true JP3099446B2 (ja) | 2000-10-16 |
Family
ID=16746056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03220109A Expired - Fee Related JP3099446B2 (ja) | 1991-08-30 | 1991-08-30 | 誘電体分離領域を有する半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099446B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4439602B2 (ja) * | 1997-09-29 | 2010-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| DE10163460B4 (de) * | 2001-12-21 | 2010-05-27 | Austriamicrosystems Ag | Siliziumsubstrat mit einer Isolierschicht und Anordnung mit einem Siliziumsubstrat mit einer Isolierschicht |
| US7230311B2 (en) | 2001-12-13 | 2007-06-12 | Austriamicrosystems Ag | Silicon substrate having an insulating layer |
-
1991
- 1991-08-30 JP JP03220109A patent/JP3099446B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563069A (ja) | 1993-03-12 |
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