JP4439602B2

JP4439602B2 - 半導体装置の製造方法

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Publication number: JP4439602B2
Application number: JP26360097A
Authority: JP
Inventors: 正勝土明; 靖中崎; 弘剛西野; 彰西山; 幸人大脇
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 2010-03-24
Anticipated expiration: 2017-09-29
Also published as: US6054371A; JPH11103011A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、製造工程中、複数の半導体基体を、任意に着脱可能に保持基体に接合してなる複合型（組み合わせ型）基板を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置を形成すべき半導体基板は時を追って大口径化し、これに伴って大量生産化、及び製造コストの低減が追求されてきた。しかしながら、半導体素子の微細化、及び半導体回路装置の大規模集積化に対する要求に呼応してその製造工程、及び製造装置は、高度かつ複雑化し、この結果、高精度に調節した製造工程を大面積にわたって均質に遂行する事が困難になってきている。
【０００３】
例えば、半導体基板表面を垂直に異方性エッチングするために用いるＲＩＥ（Reactive Ion Etching）工程では、８インチ、１２インチ、あるいはそれ以上の大口径基板を処理するためには、基板全面にわたる均質なプラズマを生成する必要がある。そのためには、大きな形状の真空チャンバ−、これを真空維持するための大容量の真空ポンプ、原料ガスを均質に真空チャンバ内に導入する機構、均質にプラズマを生成するパワ−を供給する工夫、プラズマを基板全面にわたって均等に導入する処理、プラズマの均質性を損なわずにエッチング生成物を排気する真空系の設計、及び基板温度を一定に保つための熱交換系の開発等、さまざまな問題を解決しなければならない。この様に、半導体基板の大口径化の度ごとに、従来型と異なる新たなＲＩＥ装置を開発しなければならなかった。
【０００４】
同様に、大口径化した半導体基板上に半導体、絶縁体、あるいは金属などの製造時に必要な材料物質を均一に堆積、あるいは形成するためには、材料物質を大面積にわたって均等に供給し、又、半導体基板上での材料物質の反応を均等に進行させるための製造装置の改良が不可欠となる。
【０００５】
また、酸化や導電性不純物の拡散、活性化などのための熱処理工程においても、大面積にわたり均一に温度を保持し、昇温、及び降温も行わなければならない。さらに雰囲気ガスの濃度、及び、流量を大面積にわたって均一に保つための手だても必要となる。このためには、熱処理炉、加熱用ヒータ、あるいはランプの再設計が求められる。
【０００６】
又、たとえ均等に昇温できたとしても、基板そのものの自重により応力が発生し、スリップなどの結晶欠陥を誘発しやすくなり、半導体基板の支持方法等の再検討が必須となる。
【０００７】
このように、半導体基板の大口径化に対応するためには、個々の製造工程で大口径に対応できるように新たな製造装置の開発及び導入が必要となる。従って、たとえ大口径基板を用いて半導体装置の製造を量産展開し、コストの低減を図ろうとしても、製造工程中の一工程でも大口径化に対応できていなければ製造工程を終了できない。特に、研究開発段階で試作を行っていた半導体基板よりも大口径基板での量産は、全製造工程における大口径への対応が完了していなければ、達成できない。従って、研究開発品の円滑な量産展開を阻害し、研究開発の効率を損なう。このようにして巨大な設備投資とこれに伴う減価償却は、大口径化による生産性の向上により得られる製造コスト低減の利益を相殺してしまう。
【０００８】
加えて、大面積にわたり結晶欠陥を含まない半導体基板を製造することも技術的に困難である。ＣＺ法では融液内の熱流の制御や、育成後の冷却の影響も考慮しなくてはならない。直径が大きくなると結晶内に熱がこもりやすく、酸素析出が起こりやすくなる。又、大面積にわたり平坦に研磨する事も必要となる。このため、大口径半導体基板の単価は高くなる一方である。
【０００９】
また、従来の大口径半導体基板をもちいた半導体装置の製造方法では、製造工程中、半導体基板の一部に予期した工程が完了せず不良領域や、不具合が生じた場合、あるいは、一部に金属などの汚染や微粒子の付着が起こった場合、形成されたすべての半導体素子を破棄するか、一部の半導体装置が機能しなくなる事をみこんだ上で、製造を続行するしか選択の余地はなかった。特に、多岐にわたる機能を同一半導体基板上に実現する場合（System on Chip）、またこれをさらに拡張し、半導体基板全体にわたって、多機能の電子回路を構成する場合（Wafer Scale Integration ）、従来の製造方法では、歩留まりはきわめて低いことが予想される。一例として、記憶機能（メモリー）、演算機能（ロジック）を同一の半導体基板に形成する方式（ワン−チップ方式）がある。しかし、メモリー部用のＭＯＳＦＥＴはチャネル部の不純物濃度が高く、ゲート酸化膜が厚い一方で、ロジック部用のＭＯＳＦＥＴは、チャネル部の不純物濃度は低く、ゲート酸化膜は薄くなければならない。このように、大きく異なる機能を持つ電子回路を同一の半導体基板に形成する（ワン−チップ化）場合、従来の製造方法をもちいると、それぞれの機能を実現するために製造工程が増加し、コストが高くなるという問題があった。
【００１０】
【発明が解決しようとする課題】
以上詳しく説明した通り、半導体基板の大口径化により製造コストの低減を図ろうとすれば、大口径化に対応した製造装置の開発、導入が必要となる。その上、大口径半導体基板を用いて量産展開する場合、すべての工程で大口径化への対応が終わっていなければならず、莫大な資本投資が必要である。又、研究開発段階で試作を行った半導体基板よりも大口径の半導体基板で量産化する場合、研究開発の効率を損なう。従って、これらの経済的損失により、大口径化による生産性向上の利益は相殺されてしまうという不具合があった。
【００１１】
加えて、大面積にわたり結晶欠陥を含まない半導体基板そのものを製造することの技術的困難や、大口径半導体基板の単価が高いという問題点もあった。
また、半導体基板の一部に不具合が生じた場合、一部の不良のため正常な他の部分の半導体装置を廃棄する、あるいは、実質上、最終的に機能しない半導体装置にたいしても後の製造工程を施す必要があり、歩留まりを極大化することが困難であった。
【００１２】
さらに、ワン−チップ方式を実現するための製造工程の共通化は、製造工程を増加、複雑化させ、コストが高くなるという問題があった。
本発明は、上記の従来技術の欠点を除去し、大口径半導体基板を用いて半導体装置を量産展開する際に、すべての工程で大口径化への対応が完了していなくても量産化を可能であり、且つ可能な限り大口径化による生産性向上の利益を享受することが可能な半導体装置の製造方法を提供することを目的とする。
【００１３】
また、本発明は、大口径化に伴う半導体基板の単価上昇の影響を受けない半導体装置の製造方法を提供することを目的とする。
また、本発明は、一部分の不良のため正常な他の部分の半導体装置を廃棄する、あるいは、実質上、最終的に機能しない半導体装置にたいして高価な半導体製造工程を無駄に施こすことなく、生産性、及び歩留まりを極大化することを可能とする半導体装置の製造方法を提供することを目的とする。
【００１４】
また、本発明は、製造工程を増加、複雑化させることなく、低コストでワン−チップ方式のような多機能電子回路装置を製造しうる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
（概要）
本発明の第一は、第１の保持基体に着脱可能である複数の半導体基体を、前記第１の保持基体に分離可能なように搭載し、複合半導体基板を形成する工程と、前記複合半導体基板を構成する前記複数の半導体基体を共通の半導体装置の製造工程に供する工程とを具備することを特徴とする半導体装置の製造方法である。（第１の半導体装置の製造方法）
前記複数の半導体基体の少なくとも１つは、あらかじめ、前記第１の保持基体とはサイズの異なる第２の保持基体に搭載され、この第２の保持基体に搭載された状態で半導体装置の製造工程に供されており、
前記半導体装置の製造工程に供された前記半導体基体を第２の保持基体から分離する工程と、
前記第２の保持基体から分離された前記半導体基体を前記第１の半導体基体に接合し前記複合半導体基板を形成する工程とをさらに具備する前記第１の半導体装置の製造方法であることが望ましい。（第２の半導体装置の製造方法）
前記複数の半導体基体の少なくとも１つを前記第１の保持基体から分離する工程と、
前記第１の保持基体から分離された前記半導体基体を前記第１の保持基体とはサイズの異なる第３の保持基体に接合する工程と、
前記第３の保持基体に接合された前記半導体基体を半導体装置の製造工程に供する工程とをさらに具備することを特徴とする前記第１の半導体装置の製造方法であることが望ましい。（第３の半導体装置の製造方法）
前記複数の半導体基体の各々が、前記半導体装置を形成するべき主表面を備える上部半導体基板、下部半導体基板、及び前記上部半導体基板と前記下部半導体基板間に形成された絶縁膜とを備えることを特徴とする前記第１の半導体装置の製造方法であることが望ましい。（第４の半導体装置の製造方法）
前記複数の半導体基体の少なくとも１つは前記第１の保持基体に絶縁膜を介して接合されていることを特徴とする前記第１の半導体装置の製造方法であることが望ましい。（第５の半導体装置の製造方法）
前記絶縁膜はシリコン酸化膜であることを特徴とする前記第５の半導体装置の製造方法であることが望ましい。（第６の半導体装置の製造方法）
前記絶縁膜は、前記複数の半導体基体の少なくとも１つ、或いは、前記第１の保持基体の一部に共有結合を介して接合されていることを特徴とする前記第５の半導体装置の製造方法であることが望ましい。（第７の半導体装置の製造方法）前記絶縁膜は、前記複数の半導体基体の少なくとも１つ、或いは、前記第１の保持基体の一部にＯＨ基を含む水素結合を介して接合されていることを特徴とする前記第５の半導体装置の製造方法であることが望ましい。（第８の半導体装置の製造方法）
前記複数の半導体基体の少なくとも１つと前記第１の保持基体との間の接合に対して加熱処理を施し脱水縮合を生じさせ、前記ＯＨ基を含む水素結合を共有結合にすることを特徴とする前記第８の半導体装置の製造方法であることが望ましい。（第９の半導体装置の製造方法）
前記絶縁膜は、前記複数の半導体基体の少なくとも１つ、或いは、前記第１の保持基体の一部に分子間力により接合されていることを特徴とする前記第５の半導体装置の製造方法であることが望ましい。（第１０の半導体装置の製造方法）前記複合半導体基板を形成する工程に先立って、前記複数の半導体基体の少なくとも１つか、あるいは前記第１の保持基体のいずれかの接合表面に親水性表面を有するシリコン酸化膜を形成する工程をさらに備えることを特徴とする前記第４の半導体装置の製造方法であることが望ましい。（第１１の半導体装置の製造方法）
前記複合半導体基板を形成する工程に先立って、前記複数の半導体基体の少なくとも１つか、あるいは前記第１の保持基体のいずれかの接合表面にシリコン膜を形成する工程を備え、
かつ前記複合半導体基板を形成する工程は、前記シリコン膜を絶縁膜に変えて前記複数の半導体基体の少なくとも１つと前記第１の保持基体とを接合する工程を備えることを特徴とする前記第６の半導体装置の製造方法であることが望ましい。（第１２の半導体装置の製造方法）
前記複合半導体基板を形成する工程に先立って、前記複数の半導体基体の少なくとも１つか、あるいは前記第１の保持基体のいずれかの接合表面に流動性を示す酸化シリコン物質を塗布する工程を備え、
かつ前記複合半導体基板を形成する工程は、前記流動性を示す酸化シリコン物質に熱処理を加え前記複数の半導体基体の少なくとも１つと前記第１の保持基体とを接合する工程を備えることを特徴とする前記第６の半導体装置の製造方法であることが望ましい。（第１３の半導体装置の製造方法）
前記複合半導体基板を形成する工程に先立って、前記複数の半導体基体の少なくとも１つか、あるいは前記第１の保持基体のいずれかの接合表面にシリコン酸化物をその外表面に備えた微粒子を付着させる工程を備え、
かつ前記複合半導体基板を形成する工程は、前記複数の半導体基体の少なくとも１つと前記第１の保持基体とを圧着して接合する工程を備えることを特徴とする前記第６の半導体装置の製造方法であることが望ましい。（第１４の半導体装置の製造方法）
前記第１の保持基体に、前記複数の半導体基体の熱膨張率と同等の熱膨張率を持つ材質の基体を用いることを特徴とする前記第１の半導体装置の製造方法であることが望ましい。（第１５の半導体装置の製造方法）
前記第１の保持基体に、前記下部半導体基板と同じ材質の基体を用いることを特徴とする第４の半導体装置の製造方法であることが望ましい。（第１６の半導体装置の製造方法）
前記絶縁膜をエッチング除去することにより複数の半導体基体の少なくとも１つを前記第１の保持基体から分離する工程をさらに備えることを特徴とする前記第５の半導体装置の製造方法であることが望ましい。（第１７の半導体装置の製造方法）
本発明の第二は、複数の半導体基体が互いに及び保持基体と電気的に絶縁されているように前記複数の半導体基体を前記保持基体に搭載して、複合半導体基板を形成する工程と、
前記複合基板を構成する前記複数の半導体基体の電位を独立に制御しつつ前記複合半導体基板を構成する前記複数の半導体基体を共通の半導体装置の製造工程に供する工程とを具備することを特徴とする半導体装置の製造方法である。（第１８の半導体装置の製造方法）
前記複数の半導体基体は、着脱可能に前記保持基体に搭載されていることを特徴とする第１８の半導体装置の製造方法。（第１９の半導体装置の製造方法）
前記複数の半導体基体の各々が、前記半導体装置を形成するべき主表面を備える上部半導体基板、下部半導体基板、及び前記上部半導体基板と前記下部半導体基板間に形成された絶縁膜とを備えることを特徴とする前記第１８の半導体装置の製造方法であることが望ましい。（第２０の半導体装置の製造方法）
前記複数の半導体基体の少なくとも１つは前記保持基体にシリコン酸化膜を介して搭載されていることを特徴とする前記第１８の半導体装置の製造方法であることが望ましい。（第２１の半導体装置の製造方法）
前記半導体基体の複数個にわたる半導体装置を形成することを特徴とする前記第１８の半導体装置の製造方法であることが望ましい。（第２２の半導体装置の製造方法）
前記第１の保持基体は繰り返し使用可能である事を特徴とする前記第１の半導体装置の製造方法であることが望ましい。（第２３の半導体装置の製造方法）
前記複合半導体基板を形成する工程は、前記複数の半導体基体が前記第１の保持基体から個別に分離可能なようになされることを特徴とする前記第１の半導体装置の製造方法であることが望ましい。（第２４の半導体装置の製造方法）
【００１６】
上記本発明の第一を図１に示す概念図を用いて説明する。半導体素子を形成するべき半導体基体１１とこれを複数個保持する保持基体１２とからなる複合半導体基板を用い、その構成部分である半導体基体１１が、半導体装置の製造過程であっても、適当な処理を施す事で、随時、任意に着脱可能である様に保持基体１２と接合されている。多岐にわたる製造工程の一部の工程で大口径化に対応できていない場合には、半導体基体１１を保持基体１２より脱離し、より小さな口径あるいはより小さい寸法の他の保持基体に接合し直して、工程を遂行することが可能である。又、大口径化への対応が完了している工程では、この工程に適切な口径あるいは寸法の保持基体１２に、再接合することで、大口径化プロセスの高生産性を享受できる。よって、半導体装置の量産展開に際し、可能な限り大面積一括処理工程による生産性向上の利益を享受することが可能である。又、大口径化の度ごとに、同期した新たな量産施設を構築する必要がなく、逐次、大面積一括処理工程を導入していけばよいので、機動的な設備投資がおこなえる。さらに、研究開発品の円滑な量産展開を可能とし、研究開発の効率を向上させることができる。
【００１７】
また、保持基体１２は、製造施設、あるいは製造装置ごとに再利用すればよいので、実際には半導体装置を形成すべき小面積の半導体基体１１を主に調達することで半導体装置の製造が継続しておこなえる。小面積の半導体基体１１の製造は、大面積の基板に比べ、歩留まりよく行う事ができるので、可能な限り大面積一括処理工程による生産性向上の利益を享受し、又、大口径化に伴う半導体基板の単価の上昇をさけることができる。
【００１８】
加えて、製造工程中、一部の半導体基体に不具合が生じた場合、あるいは、一部に金属などの汚染や微粒子の付着が起こった場合でも、この半導体基板１１を支持基体１２より分離廃棄し、他の正常な半導体基体１１を再接合する事で、一部分の不良のために同一基板上に形成した正常な他の半導体装置を廃棄する、あるいは最終的に機能しない半導体装置にたいしても高価な半導体製造工程を無駄に施す必要がなくなり、歩留まり、及び生産性を極大化することが可能となる。特に、多岐にわたる機能を同一チップに実現するSystem on Chipや、またさらに拡張し、チップ全体にわたって、多機能の電子回路を構成するWafer Scale Integration 装置では、不良部分を適宜分離廃棄し、正常基体に置き換える事により、歩留まりは飛躍的に向上する。
【００１９】
また、ワンチップ方式の半導体装置を製造するにあたっても、あらかじめ各機能を実現すべき半導体基体１１を分離しておき、共通化の困難な製造工程では別々の保持基体１２に接合し、共通化の可能な製造工程では同一の保持基体１２に接合することで製造工程を増加、複雑化させることなく、低コストでワン−チップ方式の半導体装置を製造することができる。
【００２０】
上記本発明の第１において、以下の構成がより好ましい形態として与えられる。
１）半導体基体を、半導体装置を形成するべき主表面を備える上部半導体基板、下部半導体基板、及び上部半導体基板と下部半導体基板間に形成された絶縁膜とから構成する。このようにすることにより、接合に起因した転位などの結晶欠陥が発生しても、半導体装置を形成する上部半導体基板には伝播せず、半導体装置の電気的特性を損なうことがない。
【００２１】
１−１）保持基体を下部半導体基板と同じ材質で構成することにより、接合部での熱膨張率が一致し、接合部でのストレスの発生を抑制し、半導体基体中への結晶欠陥の導入を低減することができる。
【００２２】
２）半導体基体と保持基体との接合部に絶縁膜を形成することにより、保持基体、及び各々の半導体基体が電気的に絶縁して各基体に独立の電位、又は電流を与えることができるので、ＲＩＥのプラズマ電位の補正やジュ−ル加熱が局所的に行える
２−１）接合部の絶縁膜をシリコン酸化膜とすることにより、強い強度の接合を実現するとともに、ＨＦなどでのウェット処理で容易に脱離可能である。
【００２３】
２−１−１）接合部を分子間力により接着することで、接合の着脱が容易であり、形成した接合部を繰り返し利用することが可能である。
２−１−２）親水性表面を持つ薄いシリコン酸化膜を接合されるべき半導体基体及び保持基体のいずれかの表面に形成することにより接合部を形成することで、ことさら外部圧力を印加しなくても保持基体と半導体基体を接合することが可能である。この時、半導体基体に熱処理を行う必要がないので、半導体基体上にすでに半導体素子の一部が形成されていたとしても実質的な影響はない。
【００２４】
２−１−３）シリコン層を接合されるべき半導体基体及び保持基体のいずれかの表面に形成し、シリコン層を酸化膜にかえることにより接合部を形成することで、共有結合のシリコン酸化膜による強度の高い接合が得られる。
【００２５】
２−１−４）流動性を示す酸化シリコン物質を接合されるべき半導体基体及び保持基体のいずれかの表面に塗布した後、熱処理することにより接合部を形成することで、低温で共有結合のシリコン酸化膜による接合を得られる。
【００２６】
２−１−５）シリコン酸化物質からなる微粒子を接合されるべき半導体基体及び保持基体のいずれかの表面に付着させた後、半導体基体及び保持基体を圧着することにより接合部を形成することで、熱処理を伴わずに分子間力を有するシリコン酸化膜の接合を得られる。
【００２７】
２−２）接合部の前記絶縁膜を共有結合により形成することにより、接合強度を高めることが可能である。
２−３）接合部の前記絶縁膜をＯＨ基を含む水素結合により形成することにより、ことさら外部圧力を印加しなくても保持基体と半導体基体を接合することが可能である。従って、半導体基体に熱処理を行う必要がないので、半導体基体の半導体素子には実質的な影響はない。
【００２８】
２−３−１）加熱処理を施して脱水縮合をおこし、ＯＨ基を含む水素結合を化学共有結合にすることも可能である。この様な結合の制御により、半導体基体の半導体装置には影響をおよぼすことなく接合を強いものとできる。
【００２９】
２−４）接合部の絶縁膜を半導体基体の裏面からエッチングすることにより容易に保持基体と半導体基体を脱離することができる。
３）保持基体を半導体基体の熱膨脹率と同等の熱膨脹率を持つ材質で構成することにより、熱膨張率の違いに由来したストレス発生を抑制し、欠陥発生が半導体基体中へ導入することを低減することが可能である。
【００３０】
４）半導体基体の複数個に渡り一チップを構成する半導体装置を形成することでワンチップ方式を簡易な工程で実現可能である。
又、上記課題を解決するために、本発明の第二は、半導体装置を形成するべき半導体基体とこれを複数個保持する保持基体とからなる複合半導体基板であって、半導体基体を互いに電気的に絶縁し、且つ前記半導体基体に裏面からその電位を調整する工程を具備することを特徴とする半導体装置の製造方法を提供する。このようにすることで、ジュ−ル加熱による熱処理を各半導体基体に独立して施すことが可能である。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
まず、半導体基体について説明する。図２は、公知の技術の効果的な方法で形成された、その主表面に半導体装置を形成するべき上部シリコン基板１００、下部シリコン基板１０１及びその間に形成された、例えばシリコン酸化膜等の絶縁膜１０２からなるＳＯＩ基板で構成された半導体基体２００の断面図を示している。下部シリコン基板１０１の外縁部１０３は、ラッピングやＲＩＥなどの公知の技術の効果的な方法で一部削られている。上部シリコン基板１００の形状は、歩留まり、生産性の極大化のための意図された形状、例えば１５mm×１５mmの矩形形状の様に、最終的な半導体装置（チップ）の形状を有している。ただし、その形状が最終的なチップ１つ分の形状に適合している必要はなく、チップ中の基本機能ブロックに応じた形状であっても良く、適宜変更可能である。又、上部シリコン基板１００上に、複数のチップを構成する装置を形成することも可能である。
【００３２】
次に、上記半導体基体を保持する保持基体について説明する。
図３（ａ）は、図２に示した半導体基体２００を保持する保持基体３００の一例を斜視図で示す。保持基体３００は、半導体装置の製造工程における熱処理の範囲内で、半導体基体２００、特に接合部を共有する下部シリコン基板１０１の熱膨脹率等の熱的性質と整合性のあるものが好ましい。例えば、保持基体３００をシリコンで構成すれば、下部シリコン基板と熱膨脹率は一致する。保持基体の形状は、製造装置に適応した形状（外形、ノッチ形状など）を有している。例えば、８インチのＲＩＥ装置の処理を予定する場合、直径８インチの円盤状をしている。８インチの円盤状のシリコン基体は、例えば、従来の大口径のシリコンウエハー形成技術を使って実現できる。ただしこの基体は単結晶である必要はないので、従来の大口径シリコンウエハー形成技術の他の任意の技術による保持基体、例えば多結晶シリコン基板等を用いることができる。
【００３３】
この保持基体３００には、シリコン酸化膜、あるいは、レジストなどのマスク物質をリソグラフィー法などを用いて、意図されたパターンに形成し、公知の技術の効果的な方法、例えば、ＲＩＥ、ＨＦ／ＨＮＯ₃ 混合液によるウェットエッチングあるいは、ＣＤＥ法等により、上記半導体基体２００の外縁部１０３の厚みに相当した深さまで保持基体表面を除去し溝３０１を形成する。引き続き、マスク物質の形成、エッチング処理を同様に繰り返し、開口部ｈのうち、溝３０１の一部を裏面に達するまで除去して穴３０２を形成する。この段階における保持基体３００の図３（ａ）Ａ−Ａ´断面図を図３（ｂ）に示す。
【００３４】
次に、上述の各々の工程を経て得られた、半導体基体２００と保持基体３００の接合方法について図４（ａ）の断面図を用いて説明する。
接合は、例えば、ＨＣｌ／Ｈ₂ Ｏ₂ 混合溶液処理により、保持基体３００及び下部シリコン基板１０１の外縁部１０３の少なくとも一方に薄い酸化膜４００を形成した後、半導体基体２００を保持基体３００の開口部ｈに設置することで行える。接合の原理は親水性表面に存在するＯＨ基による水素結合であり、この状態では、ことさら外部圧力を印加しなくても保持基体３００と半導体基体２００を接合することが可能である。この時、半導体基体２００に熱処理を行う必要がないので、半導体基体２００上にすでに半導体素子の一部が形成されていたとしても実質的な影響はない。また半導体基体２００の接合面と半導体装置を形成するべき上部シリコン基板１００との間には絶縁膜１０２が形成されているので、接合面に起因した転位などの結晶欠陥が発生しても上部シリコン基板１００には伝播しない。
【００３５】
また、例えば、保持基体３００を熱酸化して、例えば１００オングストロ−ム程度の薄い酸化膜４００を形成し、一方で下部シリコン基板１０１の外縁部１０３をＨＣＩ／Ｈ₂ Ｏ₂ 混合溶液中などで処理して薄い酸化膜を形成し、これを保持基体３００の開口部ｈに設置することで行える。結合の原理は親水性表面に存在するＯＨ基による水素結合であり、この状態では、ことさら外部圧力を印加しなくても保持基体３００と半導体基体２００は接合する。この時、半導体基体２００に熱処理を行う必要がないので、半導体基体２００上にすでに半導体装置の一部が形成されていたとしても実質的な影響はない。又、絶縁膜１０２により、保持基体３００との接合面に起因した結晶欠陥が発生しても、半導体基板１００には伝播することは少ない。上記の工程を、下部シリコン基板１０１の外縁部１０３を含む部分を熱酸化して例えば１００オングストロ−ムの薄い酸化膜を形成し、一方、保持基体３００を、ＨＣＩ／Ｈ₂ Ｏ₂ 混合溶液中などで処理して薄い酸化膜を形成し、これを保持基体３００の所定部分の設置することでも同様の効果が得られる。尚、この後、２００℃以上の加熱処理を加えてもよい。これにより、Ｓｉ−ＯＨ間で脱水縮合がおこり界面の結合はＳｉ−Ｏ−Ｓｉに変化する。この時の結合の原理は、化学共有結合である。この程度の熱処理ならば、半導体基体２００上にすでに半導体装置の一部が形成されていたとしても実質的な影響はない。
【００３６】
その他の接合方法として、下部シリコン基板１０１の外縁部１０３を含む部分に、スパッタ法などの、公知の技術の効果的な方法で薄いシリコン層を形成した半導体基体と、ＨＣＩ／Ｈ₂ Ｏ₂ 混合溶液中などで処理して薄い酸化膜を形成した保持基体３００とを圧着し、酸化雰囲気中で熱処理を施して上記薄いシリコン層を酸化膜４００にかえることにより接合してもよい。この時の接合は、化学結合で形成される。尚、熱処理は、レーザーをもちいて接合部で局所的に行ってもよいし、高速加熱処理（Rapid Thermal Anneal）を使用してもよい。さらに、半導体基体２００は互いに電気的に絶縁されているので、ジュ−ル加熱による熱処理を各半導体基体２００に独立して施せるので接合を形成すべき半導体基体２００に選択的に熱処理を行うことが可能である。このジュ−ル加熱による熱処理においても、接合面とは絶縁膜１０２により熱が遮蔽されているため、上部シリコン基板１００へ大きな熱負荷がかからなくてすむ。従って、半導体装置の一部が形成されていたとしても実質的な影響はない。
【００３７】
接合方法のさらに他の方法として、ＳＯＧ（Spin on Glass 、珪素化合物ＲｎＳｉ（ＯＨ）４−ｎ及び添加材）のような流動性の酸化シリコンを含む材料を用いることも可能である。つまり、材料を下部シリコン基板１０１の外縁部１０３、あるいは、保持基体３００に、例えばスピンナーを用いて回転塗布し、半導体基体２００を保持基体３００の開口部ｈに設置した後、例えば窒素雰囲気中で３００℃、３０分程度の熱処理を行うことで、シリコン酸化膜の材料物質以外の成分を除去し、酸化膜４００を形成してもよい。この時の接合は、化学結合である。この際、接合面とは絶縁膜１０２により遮蔽されているため、半導体基体２００に形成された装置の一部に実質的な影響をあたえる事はない。又、接合面に起因した結晶欠陥の半導体基板１００への伝播も防止できる。
【００３８】
接合方法のさらなる例として、例えばＯＨ基を含むシリコン酸化物を膜の状態で表面に持つ直径１０００オングストローム程度の微粒子を、gas evaporation 法等により、シリコンターゲットにレーザーを照射することで発生させ、これを下部シリコン基板１０１の外縁部１０３及び保持基体３００の一方あるいは両方に付着させ、半導体基体２００を保持基体３００の開口部ｈに圧着することで接合を形成してもよい。このように微粒子を用いることで表面積が増大し、微粒子同士の反応牲が高める事ができる。この時の接合の原理は、分子間力及び化学結合である。この方法では、半導体基体２００に熱処理を行う必要がないので、半導体装置の一部を形成していたとしても実質的な影響はない。又、接合面と半導体装置を形成するべき上部シリコン基板１００との間には絶縁膜１０２があるので、接合面に起因した結晶欠陥が発生しても半導体基板１００への伝播を防止できる。
【００３９】
上記の各接合工程に加えて、分離工程の際の膜４００のエッチングが速やかに進行するように、膜４００に、リソグラフィーやＲＩＥなどの公知の技術の効果的な方法をもちいて、複数の溝（図示せず）を形成することも可能である。
【００４０】
尚、半導体基体２００の保持基体３００への設置は、高度な位置精度及び位置制御能力を有した機械装置により行う事が望ましい。設置に際し、位置制御用に保持基体３００の適当な位置、例えば裏面にあわせマークの如き目印を設けておくことも、高精度の設置には効果的である。
【００４１】
又、上部シリコン基板１００の表面と、保持基体３００の上部表面４０２を一平面とすることが望ましい。半導体基体２００間に保持基体３００の凸部４０１が存在することで、ＲＩＥなどのプラズマ処理を行う際に半導体基体２００周辺部でのプラズマポテンシャルの乱れを抑制し、半導体基体２００主表面の一様な処理が行える様になる。
【００４２】
又、半導体基体２００と保持基体３００の凸部４０２の間には、若干の間隙４０３を形成することで、熱処理中に保持基体３００に熱変形が生じても、間隙４０３により吸収されて、応力が直接半導体基体２００に伝播し難くすることができる
さらに又、個々の半導体基体２００はシリコン酸化膜４００により電気的に絶縁されており、且つ保持基体３００には裏面に通じる穴３０２が形成されているので、半導体基体２００の表面の半導体装置の製造工程中、各半導体基体２００におのおの独立した電位を与える事ができる。このことにより、例えば、ＲＩＥなどのプラズマ処理を行う際に各半導体基体２００の電位を調節し、プラズマポテンシャルの不均一性を補正し、保持基体３００の全域にわたって、大面積一括エッチングを均一に行える様にすることができる。この事は、ひいては、大面積一括エッチング装置の開発そのものを容易にすることができる。
【００４３】
加えて、シリコン酸化膜４００による個々の半導体基体２００間の電気的絶縁により、磁場印加型ＲＩＥなどのプラズマ処理中に生じるプラズマ密度の不均一性による大域的チャージングダメージを回避することも可能である。
【００４４】
また、各半導体基体２００に独立した電位供給を可能にすることで、半導体装置の微細化に伴い必要とされる、きわめて浅いｐｎ接合の形成に有用なジュール加熱の各半導体基体２００への独立した供給も可能である。このため、大面積にわたって電気的に導通した基板に対し一括して電流を流すよりも電流路を局所的に制御でき、均一性よく大面積にわたって加熱が行える。
【００４５】
尚、このように接合ずみの複合基体に対してリソグラフィー工程を行うには、各半導体基体２００に対しておのおの焦点の調整を行える様に、半導体基体２００の、例えば４隅に、アライメントマークを用意しておく事が望ましい。又、リソグラフィーを行う光学系、あるいは、台座（pedestal）の位置を微調整できるようにしておくことも有用である。リソグラフィー工程は、実際には、基板全面に対して一括して行う訳ではない。よって、このような微調整機構は、複合基体を用いない従来の大口径半導体基板を用いた半導体装置の製造においても有用である。
【００４６】
さらには、接合部に形成されているシリコンに対して選択的に除去可能な物質、例えばシリコン酸化膜４００をその後の工程にわったて保護するために、複合基体５００の裏面、及び間隙４０３に保護膜４０５、例えばシリコン窒化膜を形成しておくことも有用である。この保護膜４０５を形成した接合部拡大断面図を図４（ｂ）に示す。このように行うことで、ＨＦ溶液などのwet 処理も問題なく行う事ができる。
【００４７】
次に、一体化した保持基体３００と、半導体基体２００の分離方法について、図５の部分断面図を用いて説明する。説明を容易にするため、図４（ａ）及び図４（ｂ）とは上下さかさまに示す。保持基体３００と半導体基体２００との間には酸化膜４００が形成されている。分離したい半導体基体２００が設置された保持基体３００の穴３０２より、ＨＦ溶液のような酸化膜４００を選択的に除去できる溶液６００を選択的に注入し、接合膜４００をエッチング除去することで所望の半導体基体２００を選択的に保持基体３００から分離する事ができる。
【００４８】
尚、図４（ｂ）に示したように、複合基体の裏面の保護膜４０５や、半導体基体２００の接合後に形成した、半導体、絶縁体、あるいは金属などの半導体装置の製造上必要な物質膜が存在する場合には、公知の効果的な方法、例えば、ＲＩＥ法やウェットエッチング処理によりこれらを除去し、接合面に形成された膜４００の一部に裏面から直接接触できる様にすればよい。
【００４９】
加えて、間隙４０３に同様に半導体装置の製造上必要な材料物質が形成されている場合は、この部分に開口部を有するマスク層を、リソグラフィー法などの公知の技術の効果的な方法で形成し、たとえばＲＩＥ法やウェット処理により除去すればよい。この工程は、半導体基体２００主表面の半導体装置の製造工程中、随時行うことが可能である。
【００５０】
また、分離工程は、上記以外に、物理的な力、あるいは、局所的に熱処理を加えるなどの工程を含んでいてもよい。
上記の接合、及び分離方法を用いて、一部あるいはすべての半導体基体２００を分離した後に、半導体装置の製造工程中であっても、新たな半導体基体２００を随時接合する事が可能である。同様に、半導体基体２００も、製造工程途中であっても、随時、保持基体３００から分離され、新たな保持基体３００を再接合することが可能である。例えば、製造工程中、半導体基板の一部に予期した工程が完了せず不良領域、乃至、不具合が生じた場合、あるいは、一部に金属などの汚染や微粒子の付着が起こった場合でも、不良部分を含む半導体基体を支持基体より分離して廃棄し、他の正常な半導体基体を再接合させる事ができる。従って、一部分の不良のため正常な他の部分の半導体装置を廃棄する、あるいは、実質上、最終的に機能しない半導体装置にたいしても高価な製造工程を無駄に施す必要がなくなり、歩留まり、及び生産性を極大化することが可能となる。特に、多岐にわたる機能を同一チップ上に実現しようとするSystem on Chipの場合、またこれをさらに拡張し、チップ全体にわたって多機能の電子回路を構成するWafer Scale Integration 装置の場合、不良部分を適宜分離し、正常部分で置き換える事により、歩留まりは飛躍的に向上する。
【００５１】
次に、図４（ａ）、図４（ｂ）、及び図５を用いて説明した接合方法とは各基体の形状を変えた接合方法を図６（ａ）、図６（ｂ）、及び図７の断面図を用いて説明する。
【００５２】
図６（ａ）はその外縁部に加工を施していない保持基体３００と半導体基体２００の接合部を示す部分断面図である。ＲＩＥ法等のように半導体基体の主表面にプラズマを照射する工程を様さない工程では、このような簡単な接合を行っても良い。
【００５３】
図６（ｂ）は外縁部の加工をせず、且つ一つの半導体基体２００に対して、複数の穴３０２が形成された保持基体３００と半導体基体２００の接合部を示す部分断面図である。このようにすれば、一つの穴３０２当たりの接合面積は小さくても、１つの半導体基体２００あたりの総接合面積を大きくでき、接合の機械的強度がたもてる。このように、接合部の面積は、穴の面積に対して任意の割合で形成してもよいし、接合部は半導体基体２００の外縁部に限られるものでもない。
【００５４】
図７は保持基体３００と下面で接合された半導体基体２００の接合部を示す部分断面図である。このようにすることで、下部シリコン基板１０１に電気的、機械的に接触をとりやすくなり、局所的ジュール加熱や独立した電位の付与が容易になる。
【００５５】
上述の説明では、半導体基体２００の材料としてシリコンを用いて説明したが、これに限定されるものではなく、ＳｉＣ、ＳｉＧｅやその他３−５属の化合物半導体を一部あるいは全体に含んでいてもよい。さらに、半導体基体２００は、必ずしもＳＯＩ構造をとっている必要はなく、接合に際して転位などの欠陥の発生に対して十分な配慮がなされている場合は、単一の材質からなる半導体基板を用いることも可能である。
【００５６】
さらに、保持基体は、製造施設、あるいは製造装置ごとに再利用することができ、これにより主に小面積の半導体基体を調達することで半導体装置の製造を継続して行うことが可能となる。小面積の半導体基体の製造は、大面積の基板に比べ、歩留よく行うことができるので、可能な限り大面積一括処理工程による生産性向上の利益を享受しつつ、大口径化に伴う半導体基板の単価上昇の影響を回避できる。尚、保持基体を構成する材料は、絶縁材料を用いることを可能である。このように保持基体に絶縁性のものを用いれば、接合部を導電性材料で構成することが可能となる。
【００５７】
上述の説明に基づき、半導体装置を形成するべき半導体基体２００とこれを複数個保持する保持基体３００とからなる複合基板であって、その構成部分である半導体基体が、随時、任意に脱着可能である様に接合された複合基板を用いた半導体装置の実施形態を図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、及び図１０（ｂ）を用いて説明する。チップ全体にわたって、多機能の電子回路を構成する場合、また、記憶機能（メモリー）、演算機能（ロジック）などの、大きく異なる機能を持つ電子回路を同一のチップに形成するに際して、それぞれの機能を実現するための製造工程を共通化する事が困難な場合に、共通化の困難な製造工程は、別々の保持基体上でこれを遂行し、共通化の可能な製造工程にいたってから同一の保持基体に接合し最終的にワン−チップ化を達成する方法である。特に、この実施形態は、製造コストを増加させずに、ＤＲＡＭを構成すべき半導体領域に、チャネル不純物濃度が高く、ゲート酸化膜が厚いＭＯＳＦＥＴを形成し、ロジック回路を構成すべき半導体領域に、チャネル不純物濃度がより低くゲート酸化膜がより薄いＭＯＳＦＥＴを形成するメモリー、ロジック混載半導体装置の簡略な製造工程を具現する。
【００５８】
図８（ａ）に、保持基体７０２上に接合された半導体基体７０１及び、図８（ｂ）に半導体基体７０１主表面上に、公知の技術の効果的な方法で形成したスタック型キャパシタを有するＤＲＡＭの部分断面図を示し、これらを用いてＤＲＡＭ部の製造方法を説明する。
【００５９】
半導体基体７０１の主表面には、浅いトレンチ型素子分離技術により素子分離絶縁膜７０５を形成し、ついでＤＲＡＭ用に厚いゲート酸化膜７０４及び、ゲート電極７０３を図８（ｂ）に示すように形成する。このゲート電極は図８（ｂ）の紙面垂直方向（ワード線方向）に伸び、紙面と平行な別の複数の断面には、同様の構造を有する複数の記憶セルがセルアレイを構成する。ついで、ソース・ドレイン拡散層７０６をイオン注入法などをもちいて形成し、ソース・ドレイン拡散層上には、図８（ｂ）に示すように、層間絶縁膜７３１を形成して、さらにビット線７１１、電荷蓄積用キャパシタを構成する記憶ノード７２１、プレート電極７２３、及び誘電体膜７２２を積層形成する。さらに、図８（ｂ）に示すように、層間絶縁膜７３２の形成を経て、Ａｌ配線７１２を加工形成し、加えて層間絶縁膜７３３を形成してＤＲＡＭ部の素子形成を完了する。
【００６０】
図９（ａ）に、保持基体７０２とは別の保持基体８０２、及びこれに接合した半導体基体８０１を、図９（ｂ）に半導体基体８０１の主表面上に、公知の技術の効果的な方法で形成した論理回路を構成するＣＭＯＳＦＥＴの部分断面図を示し、これらを用いてＣＭＯＳ部の製造方法を説明する。
【００６１】
まず、図９（ｂ）に示すように、半導体基体８０１の主表面に、基体と逆導電型を持つウエル領域８０８、浅いトレンチ型素子分離技術により素子分離絶縁膜８０５を形成し、ついで論理回路用に薄いゲート酸化膜８０４及び、ゲート電極８０３を加工形成する。ついで、図９（ｂ）に示すように、浅いソース・ドレイン拡散層８０７をイオン注入法などを用いて形成する。その後、ゲート側壁８０９をＣＶＤ法及びＲＩＥ法などを用いて図９（ｂ）に示すように加工形成し、引き続き、深いソース・ドレイン拡散層８０６をイオン注入法等をもちいて形成する。ソース・ドレイン拡散層上には図９（ｂ）に示すように層間絶縁膜８３１を形成し、同じ論理回路を構成する素子間とを接続するＡｌ配線８１２を加工形成した後、層間絶縁膜８３２を形成して論理回路部の製造工程を終了する。
【００６２】
このように共通化の困難な製造工程を含む一連の工程は、別々の保持基体７０２、８０２に接合した状態で施し、共通化が可能な工程に至った後に半導体基体７０１、８０１を各々の保持基体より脱離する。
【００６３】
図１０（ａ）に、図８（ａ）乃至図８（ｂ）に示した半導体基体７０１と図９（ａ）乃至図９（ｂ）に示した半導体基体８０１及びそれらを同時に保持すべき保持基体９０２の関係を、図１０（ｂ）に図１０（ａ）の断面Ｂ−Ｂ´の拡大図をしめす。
【００６４】
半導体基体７０１と半導体基体８０１を、前述の接合方法のいずれかを用いて絶縁膜４００を介して接合して保持基体９０２と一体化した複合基板とする。この後、半導体基体７０１の主表面に形成した半導体装置と半導体基体８０１の主表面に形成した半導体装置をつなぐＡｌ配線９１２を加工形成し、図１０（ｂ）に示すように、Ａｌ配線９１２を含む各複合基板主表面を覆う保護膜９３２を形成してワン−チップ化した半導体装置の製造を終了する。
【００６５】
このように、大きく異なる機能を持つ電子回路を同一チップに形成するワン−チップ方式の場合、従来の製造方法を用いると、それぞれの機能を実現するための製造工程を共通化する事が困難となり、コストが高くなるという問題があったが、本実施形態によれば、共通化の可能な製造工程にいたってから同一の保持基体９０２に接合し最終的にワン−チップ化を達成することができる。それぞれの製造工程は、各機能を達成するために構築することができ、相反する条件を同時に満たす必要がなくなるので、プロセスの調整が容易になる。よって、製造工程を増加、複雑化させることなく低コストでワン−チップ化が可能となる。
【００６６】
言うまでもなく、半導体基体７０１と半導体基体９０１は同一の半導体材料で構成されている必要はなく、異種の半導体でもよい。さらに、熱特性に伴う問題を解決できれば、半導体以外の材料であってもよい。又、最終的に完成された半導体装置が２つの半導体基体から構成される必要もなく、３つ以上の半導体基体から構成しても良い。又、最終的な半導体装置の切り出しのため、複合基板の裏面に更なる保護膜を形成することも有用である。
【００６７】
尚、同一の保持基体に接合するタイミングは、製造工程の共通化が最後まで可能な段階にいたればいつであってもよく、上述の実施形態に縛られるものではないことを明記しておく。
【００６８】
このような製造工程の共通化が難しい電子回路の混載以外にも、これをさらに拡張し、複合基板全体にわたって多機能の電子回路を構成して一チップを構成する場合も、不良部分を適宜分離廃棄し、正常部分で置き換える事により、歩留まりは飛躍的に向上する。
【００６９】
【発明の効果】
以上、詳述してきた様に、本発明によれば、半導体基体と保持基体を任意に脱着可能である様に接合することで、大面積一括処理工程による生産性向上の利益を享受しつつ、量産化が可能となる。その上、大口径化の度ごとに、これと同期した新たな量産施設を構築する必要がなく、機動的な設備投資を可能とする。
【００７０】
又、記憶機能（メモリー）、演算機能（ロジック）などの、大きく異なる機能を持つ電子回路を同一チップに形成するに際して、それぞれの機能を実現するための製造工程を共通化する事が困難であっても、製造工程の増加、複雑化を伴うこと無く、低コストでワン−チップ化が可能となる。
【図面の簡単な説明】
【図１】半導体基体とこれを複数個保持する保持基体とからなる複合半導体基板の概念図。
【図２】上部シリコン基板ならびに外縁部を削った下部シリコン基板及びその間に形成された絶縁膜をそなえたＳＯＩ半導体基体からなる半導体基体の断面図。
【図３】保持基体の斜視図、及び、その部分拡大断面図。
【図４】保持基体に、半導体基体を接合した複合半導体基板の部分断面図。
【図５】保持基体と接合した半導体基体を分離する過程を示す概念図。
【図６】保持基体と半導体基体の他の接合例を示す断面図。
【図７】保持基体と半導体基体の他の接合側を示す断面図。
【図８】保持基体、及び記憶機能（メモリー）を持った半導体装置を形成すべき半導体基体の斜視図及び部分断面図。
【図９】保持基体、及び論理機能（ロジック）を持った半導体装置を形成すべき半導体基体の斜視図及び部分断面図。
【図１０】互いに異なる半導体回路装置が形成された半導体基体とそれらを同時に保持すべき保持基体の斜視図及び断面図。
【符号の説明】
１１，２００，７０１，８０１…シリコン基体
１００…上部シリコン基板
１０１，７０１，８０１…下部シリコン基板
１０２…シリコン酸化膜
１０３…下部シリコン基板外縁部
３００，７０２，８０２，９０２…保持基体
３０１…保持基体外縁部
３０２…保持基体の穴
４００…シリコン酸化膜
４０１…保持基体の上部表面
４０２…保持基体の凸部
４０３…保持基体と半導体基体間の間隙
４０５…シリコン窒化膜
５００…複合基板
６００…ＨＦ溶液
７０３，８０３…ゲート電極
７０４…厚膜ゲート酸化膜
８０４…薄膜ゲート酸化膜
７０５，８０５…素子分離絶縁膜
７０６，８０６…ソース・ドレイン拡散層
８０７…浅いソース・ドレイン拡散層
８０８…ウェル領域
７１１…ビット線
８１２…ＡＬ配線
７２１…記憶ノード
７２２…誘電体膜
７２３…プレート電極
７３１，７３２，７３３，８３１，８３２，９３１…層間絶縁膜
９３２…保護膜

Claims

第１の保持基体に複数の半導体基体を、着脱可能なように接合し、第１の複合半導体基板を形成する工程と、
前記第１の複合半導体基板を構成する前記複数の半導体基体を、前記第１の保持基体に保持された状態で、かつ半導体装置の製造工程のうちの異なる製造装置を用いた複数の製造工程に、共通に供する工程と、
前記半導体基体を前記第１の保持基体より脱離させ、これと口径あるいは寸法の異なる第２の保持基体に着脱可能なように再接合し、第２の複合半導体基板を形成する工程と、
前記第２の複合半導体基板を構成する前記複数の半導体基体を、前記第２の保持基体に保持された状態で、かつ半導体装置の製造工程のうちの異なる製造装置を用いた複数の製造工程に、共通に供する工程と、
を具備し、
前記第１及び第２の保持基体の、前記半導体基体との接合部には、前記半導体基体の熱膨張率と同等の熱膨張率を持つ材質が用いられ、
前記接合部にはシリコン酸化膜が形成され、
前記半導体基体と前記第１及び第２の保持基体との接合は、分子間力、共有結合、若しくは水素結合によって保持され、
前記第１及び第２の保持基体は、穴を有し、かつ、前記半導体基体は、前記穴にＨＦ溶液を注入し、前記シリコン酸化膜を除去することにより、前記第１及び第２の保持基体から脱離されることを特徴とする半導体装置の製造方法。
前記複数の半導体基体の少なくとも１つは、あらかじめ、前記第１の保持基体とはサイズの異なる第３の保持基体に、着脱可能なように接合され、この第３の保持基体に保持された状態で半導体装置の製造工程に供されており、前記半導体装置の製造工程に供された前記半導体基体を第３の保持基体から、脱離する工程と、
をさらに具備し、
前記第３の保持基体の、前記半導体基体との接合部には、前記半導体基体の熱膨張率と同等の熱膨張率を持つ材質が用いられ、
前記第３の保持基体の、前記半導体基体との接合部にはシリコン酸化膜が形成され、
前記半導体基体と前記第３の保持基体との接合は、分子間力、共有結合、若しくは水素結合によって保持され、
前記第３の保持基体は、穴を有し、かつ、前記半導体基体は、前記穴にＨＦ溶液を注入し、前記シリコン酸化膜を除去することにより、前記第３の保持基体から脱離されることを特徴とする請求項１記載の半導体装置の製造方法。
前記複数の半導体基体の少なくとも１つを前記第２の保持基体から脱離する工程と、
前記第２の保持基体から脱離された前記半導体基体を、前記第２の保持基体とはサイズの異なる第４の保持基体に、着脱可能なように接合する工程と、
前記第４の保持基体に接合された前記半導体基体を半導体装置の製造工程に供する工程と、
をさらに具備し、
前記第４の保持基体の、前記半導体基体との接合部には、前記半導体基体の熱膨張率と同等の熱膨張率を持つ材質が用いられ、
前記第４の保持基体の、前記半導体基体との接合部にはシリコン酸化膜が形成され、
前記半導体基体と前記第４の保持基体との接合は、分子間力、共有結合、若しくは水素結合によって保持され、
前記第４の保持基体は、穴を有し、かつ、前記半導体基体は、前記穴にＨＦ溶液を注入し、前記シリコン酸化膜を除去することにより、前記第４の保持基体から脱離されることを特徴とする請求項１記載の半導体装置の製造方法。
前記複数の半導体基体の各々が、前記半導体装置を形成するべき主表面を備える上部半導体基板、下部半導体基板、及び上部半導体基板と前記下部半導体基板間に形成された絶縁膜とを備えることを特徴とする請求項１記載の半導体装置の製造方法。
前記第１又は第２の保持基体に、前記下部半導体基板と同じ材質の基体を用いることを特徴とする請求項４記載の半導体装置の製造方法。