JPH07166323A - β−ＦｅＳｉ２ 薄膜の製造方法及びβ−ＦｅＳｉ２ 薄膜を有する装置 - Google Patents
β−ＦｅＳｉ２ 薄膜の製造方法及びβ−ＦｅＳｉ２ 薄膜を有する装置Info
- Publication number
- JPH07166323A JPH07166323A JP31334093A JP31334093A JPH07166323A JP H07166323 A JPH07166323 A JP H07166323A JP 31334093 A JP31334093 A JP 31334093A JP 31334093 A JP31334093 A JP 31334093A JP H07166323 A JPH07166323 A JP H07166323A
- Authority
- JP
- Japan
- Prior art keywords
- fesi
- thin film
- single crystal
- crystal silicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】優れた熱−電気抵抗特性を有するβ−ＦｅＳｉ
2 薄膜の製造方法及びβ−ＦｅＳｉ2 薄膜装置を提供す
る。 【構成】第１発明の製造方法では、単結晶シリコン基板
１１上に絶縁膜１２を挟んで単結晶シリコン層１３を形
成し、この上に鉄をＰＶＤ法により堆積させ、鉄と単結
晶シリコン層１３とを固相反応させて単結晶のβ−Ｆｅ
Ｓｉ2 薄膜１３を形成する。第２発明の製造方法では、
単結晶シリコン基板上に少なくとも鉄をＰＶＤ法により
堆積して単結晶のβ−ＦｅＳｉ2 薄膜を形成し、この単
結晶シリコン基板を絶縁性基板と接合して貼り合わせ基
板とし、単結晶シリコン基板の余分な単結晶シリコン部
分を除去する。
2 薄膜の製造方法及びβ−ＦｅＳｉ2 薄膜装置を提供す
る。 【構成】第１発明の製造方法では、単結晶シリコン基板
１１上に絶縁膜１２を挟んで単結晶シリコン層１３を形
成し、この上に鉄をＰＶＤ法により堆積させ、鉄と単結
晶シリコン層１３とを固相反応させて単結晶のβ−Ｆｅ
Ｓｉ2 薄膜１３を形成する。第２発明の製造方法では、
単結晶シリコン基板上に少なくとも鉄をＰＶＤ法により
堆積して単結晶のβ−ＦｅＳｉ2 薄膜を形成し、この単
結晶シリコン基板を絶縁性基板と接合して貼り合わせ基
板とし、単結晶シリコン基板の余分な単結晶シリコン部
分を除去する。
Description
【０００１】
【産業上の利用分野】本発明は鉄シリサイド（β−Ｆｅ
Ｓｉ2 ）薄膜の製造方法及びβ−ＦｅＳｉ2薄膜を有す
る装置に関し、詳しくは、単結晶のβ−ＦｅＳｉ2 薄膜
の製造方法及び単結晶のβ−ＦｅＳｉ2 薄膜を有する装
置に関する。
Ｓｉ2 ）薄膜の製造方法及びβ−ＦｅＳｉ2薄膜を有す
る装置に関し、詳しくは、単結晶のβ−ＦｅＳｉ2 薄膜
の製造方法及び単結晶のβ−ＦｅＳｉ2 薄膜を有する装
置に関する。
【０００２】
【従来技術】β−ＦｅＳｉ2 薄膜（以下、鉄シリサイド
薄膜という）は、鉄シリサイド構造系の内、斜方晶の構
造をもつもので、六方晶の構造をもつα−ＦｅＳｉ2 と
区別される。β−ＦｅＳｉ2 は優れた熱−電気抵抗特性
を有することが知られている。 特開平４−２１０４６
３号公報は、アルミナ基板上にＰＶＤ法により多結晶の
鉄シリサイド（β−ＦｅＳｉ2 ）膜を堆積するに際し、
堆積時の基板温度を２００〜６００℃とし、その後、５
００〜９００℃でアニールすることにより、サーミスタ
定数のばらつきが小さくなることを開示している。
薄膜という）は、鉄シリサイド構造系の内、斜方晶の構
造をもつもので、六方晶の構造をもつα−ＦｅＳｉ2 と
区別される。β−ＦｅＳｉ2 は優れた熱−電気抵抗特性
を有することが知られている。 特開平４−２１０４６
３号公報は、アルミナ基板上にＰＶＤ法により多結晶の
鉄シリサイド（β−ＦｅＳｉ2 ）膜を堆積するに際し、
堆積時の基板温度を２００〜６００℃とし、その後、５
００〜９００℃でアニールすることにより、サーミスタ
定数のばらつきが小さくなることを開示している。
【０００３】また、単結晶シリコン基板上に鉄をＰＶＤ
法により堆積してヘテロエピタキシャル成長により鉄シ
リサイド（β−ＦｅＳｉ2 ）薄膜を形成することも提案
されている。
法により堆積してヘテロエピタキシャル成長により鉄シ
リサイド（β−ＦｅＳｉ2 ）薄膜を形成することも提案
されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たβ−ＦｅＳｉ2 薄膜は、多結晶構造を有するので、キ
ャリヤ移動度が低く、その為に熱−電気抵抗特性（熱電
変換感度）が低いという不具合があり、更に特性のばら
つきが大きいという不具合があった。一方、単結晶シリ
コン基板上に鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を形
成する場合は、鉄シリサイド（β−ＦｅＳｉ2 ）薄膜と
単結晶シリコン基板との間の電気抵抗又は単結晶シリコ
ン基板の電気抵抗が鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜自身の電気抵抗に並列に加わり、そのために鉄シリサ
イド（β−ＦｅＳｉ2）薄膜自体の抵抗変化が検出困難
となる不具合があった。
たβ−ＦｅＳｉ2 薄膜は、多結晶構造を有するので、キ
ャリヤ移動度が低く、その為に熱−電気抵抗特性（熱電
変換感度）が低いという不具合があり、更に特性のばら
つきが大きいという不具合があった。一方、単結晶シリ
コン基板上に鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を形
成する場合は、鉄シリサイド（β−ＦｅＳｉ2 ）薄膜と
単結晶シリコン基板との間の電気抵抗又は単結晶シリコ
ン基板の電気抵抗が鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜自身の電気抵抗に並列に加わり、そのために鉄シリサ
イド（β−ＦｅＳｉ2）薄膜自体の抵抗変化が検出困難
となる不具合があった。
【０００５】本発明では上記問題に鑑みなされたもので
あり、優れた熱−電気抵抗特性を有するβ−ＦｅＳｉ2
薄膜の製造方法を提供することを、その第１の目的と
し、優れた熱−電気抵抗特性を有するβ−ＦｅＳｉ2 薄
膜をもつ装置を提供することを、その第２の目的としい
る。
あり、優れた熱−電気抵抗特性を有するβ−ＦｅＳｉ2
薄膜の製造方法を提供することを、その第１の目的と
し、優れた熱−電気抵抗特性を有するβ−ＦｅＳｉ2 薄
膜をもつ装置を提供することを、その第２の目的としい
る。
【０００６】
【課題を解決するための手段】第１発明のβ−ＦｅＳｉ
2 薄膜の製造方法は、単結晶シリコン基板上に絶縁膜を
挟んで形成された単結晶シリコン層上に鉄をＰＶＤ法に
より堆積させ、前記鉄と前記単結晶シリコン層とを固相
反応させて単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜を形成することを特徴としている。
2 薄膜の製造方法は、単結晶シリコン基板上に絶縁膜を
挟んで形成された単結晶シリコン層上に鉄をＰＶＤ法に
より堆積させ、前記鉄と前記単結晶シリコン層とを固相
反応させて単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜を形成することを特徴としている。
【０００７】好適な態様では、前記鉄シリサイド（β−
ＦｅＳｉ2 ）薄膜上に更に鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜をエピタキシャル成長させる。好適な態様で
は、前記鉄シリサイド（β−ＦｅＳｉ2 ）薄膜は前記絶
縁膜に接する。第２発明のβ−ＦｅＳｉ2 薄膜の製造方
法は、単結晶シリコン基板上に少なくとも鉄をＰＶＤ法
により堆積して単結晶の鉄シリサイド（β−ＦｅＳ
ｉ2 ）薄膜を形成し、少なくとも表面が電気絶縁物から
なる絶縁性基板の表面に前記単結晶シリコン基板を接合
し、前記単結晶シリコン基板の単結晶シリコン部分を除
去して前記絶縁性基板上に前記鉄シリサイド（β−Ｆｅ
Ｓｉ2 ）薄膜を露出して形成することを特徴としてい
る。
ＦｅＳｉ2 ）薄膜上に更に鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜をエピタキシャル成長させる。好適な態様で
は、前記鉄シリサイド（β−ＦｅＳｉ2 ）薄膜は前記絶
縁膜に接する。第２発明のβ−ＦｅＳｉ2 薄膜の製造方
法は、単結晶シリコン基板上に少なくとも鉄をＰＶＤ法
により堆積して単結晶の鉄シリサイド（β−ＦｅＳ
ｉ2 ）薄膜を形成し、少なくとも表面が電気絶縁物から
なる絶縁性基板の表面に前記単結晶シリコン基板を接合
し、前記単結晶シリコン基板の単結晶シリコン部分を除
去して前記絶縁性基板上に前記鉄シリサイド（β−Ｆｅ
Ｓｉ2 ）薄膜を露出して形成することを特徴としてい
る。
【０００８】第３発明のβ−ＦｅＳｉ2 薄膜を有する装
置は、少なくとも表面部が絶縁体層となっている絶縁性
基板と、前記絶縁性基板上に形成された単結晶の鉄シリ
サイド（β−ＦｅＳｉ2 ）薄膜とを備えることを特徴と
している。
置は、少なくとも表面部が絶縁体層となっている絶縁性
基板と、前記絶縁性基板上に形成された単結晶の鉄シリ
サイド（β−ＦｅＳｉ2 ）薄膜とを備えることを特徴と
している。
【０００９】
【作用及び発明の効果】第１発明のβ−ＦｅＳｉ2 薄膜
の製造方法では、単結晶シリコン基板上に絶縁膜を挟ん
で単結晶シリコン層が形成されたいわゆるシリコンオン
インシュレータ（Ｓ０Ｉ）構造の基板を用い、この上に
鉄をＰＶＤ法により堆積させ、鉄と単結晶シリコン層と
を固相反応させて単結晶の鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜を形成する。
の製造方法では、単結晶シリコン基板上に絶縁膜を挟ん
で単結晶シリコン層が形成されたいわゆるシリコンオン
インシュレータ（Ｓ０Ｉ）構造の基板を用い、この上に
鉄をＰＶＤ法により堆積させ、鉄と単結晶シリコン層と
を固相反応させて単結晶の鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜を形成する。
【００１０】このようにすれば、鉄シリサイド（β−Ｆ
ｅＳｉ2 ）薄膜が単結晶となるので、従来の多結晶の鉄
シリサイド（β−ＦｅＳｉ2 ）薄膜に比べて格段にキャ
リヤ移動度が優れ、その為に優れた熱−電気抵抗特性
（熱電変換感度）をもち、特性のばらつきも小さい単結
晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を製造するこ
とができる。しかも、この鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜は、絶縁膜により単結晶シリコン基板から電気
的に絶縁されるので鉄シリサイド（β−ＦｅＳｉ 2 ）薄
膜の電気抵抗を検出する際に単結晶シリコン基板の電気
抵抗が鉄シリサイド（β−ＦｅＳｉ2 ）薄膜の電気抵抗
に含まれることがない。
ｅＳｉ2 ）薄膜が単結晶となるので、従来の多結晶の鉄
シリサイド（β−ＦｅＳｉ2 ）薄膜に比べて格段にキャ
リヤ移動度が優れ、その為に優れた熱−電気抵抗特性
（熱電変換感度）をもち、特性のばらつきも小さい単結
晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を製造するこ
とができる。しかも、この鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜は、絶縁膜により単結晶シリコン基板から電気
的に絶縁されるので鉄シリサイド（β−ＦｅＳｉ 2 ）薄
膜の電気抵抗を検出する際に単結晶シリコン基板の電気
抵抗が鉄シリサイド（β−ＦｅＳｉ2 ）薄膜の電気抵抗
に含まれることがない。
【００１１】すなわち、この発明では、単結晶シリコン
基板の単結晶構造に基づいて絶縁膜上のシリコン層を単
結晶化し、この単結晶シリコン層とＰＶＤ鉄層との固相
反応により単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜を形成するので、ばらつきが少なくかつ高感度の熱−
抵抗特性を有するβ−ＦｅＳｉ2 薄膜の製造方法を実現
することができる。
基板の単結晶構造に基づいて絶縁膜上のシリコン層を単
結晶化し、この単結晶シリコン層とＰＶＤ鉄層との固相
反応により単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜を形成するので、ばらつきが少なくかつ高感度の熱−
抵抗特性を有するβ−ＦｅＳｉ2 薄膜の製造方法を実現
することができる。
【００１２】第１発明の好適な態様において、上記した
固相反応により成長された鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜上に更に鉄シリサイド（β−ＦｅＳｉ2 ）薄膜
をエピタキシャル成長させる。上記した固相反応により
形成された鉄シリサイド（β−ＦｅＳｉ2 ）薄膜（以
下、基膜ともいう）は膜厚の増加とともに結晶品質が低
下する（特に５０ｎｍを超えると）ので、この薄く形成
した基膜上に鉄及びシリコンを原子比で１対２の割合で
供給して鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を更にエ
ピタキシャル成長する。
固相反応により成長された鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜上に更に鉄シリサイド（β−ＦｅＳｉ2 ）薄膜
をエピタキシャル成長させる。上記した固相反応により
形成された鉄シリサイド（β−ＦｅＳｉ2 ）薄膜（以
下、基膜ともいう）は膜厚の増加とともに結晶品質が低
下する（特に５０ｎｍを超えると）ので、この薄く形成
した基膜上に鉄及びシリコンを原子比で１対２の割合で
供給して鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を更にエ
ピタキシャル成長する。
【００１３】このようにすれば、使用に際し好適な厚さ
（５０ｎｍ以上）の単結晶β−ＦｅＳｉ2 薄膜を絶縁膜
上に形成することができる。第１発明の好適な態様で
は、鉄シリサイド（β−ＦｅＳｉ2 ）薄膜は絶縁膜に接
する。このようにすれば、鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜の電気抵抗と並列に単結晶シリコン層の電気抵
抗が接続されることがなく、鉄シリサイド（β−ＦｅＳ
ｉ2 ）薄膜の熱−電気抵抗特性が一層高感度となる。
（５０ｎｍ以上）の単結晶β−ＦｅＳｉ2 薄膜を絶縁膜
上に形成することができる。第１発明の好適な態様で
は、鉄シリサイド（β−ＦｅＳｉ2 ）薄膜は絶縁膜に接
する。このようにすれば、鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜の電気抵抗と並列に単結晶シリコン層の電気抵
抗が接続されることがなく、鉄シリサイド（β−ＦｅＳ
ｉ2 ）薄膜の熱−電気抵抗特性が一層高感度となる。
【００１４】第２発明のβ−ＦｅＳｉ2 薄膜の製造方法
は、単結晶シリコン基板上に少なくとも鉄をＰＶＤ法に
より堆積して単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）
薄膜を形成し、この単結晶シリコン基板を絶縁性基板と
接合して貼り合わせ基板とし、単結晶シリコン基板の余
分な単結晶シリコン部分を除去する。このようにすれ
ば、鉄シリサイド（β−ＦｅＳｉ2 ）薄膜が単結晶とな
るので、従来の多結晶の鉄シリサイド（β−ＦｅＳ
ｉ2 ）薄膜に比べて格段にキャリヤ移動度が優れ、その
為に優れた熱−電気抵抗特性（熱電変換感度）をもち、
特性のばらつきも小さい単結晶の鉄シリサイド（β−Ｆ
ｅＳｉ2 ）薄膜を製造することができる。しかも、この
鉄シリサイド（β−ＦｅＳｉ2 ）薄膜は、絶縁性基板上
に形成されるので、鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜の電気抵抗を検出する際に基板の電気抵抗を無視する
ことができ、上記熱−電気抵抗特性が劣化することがな
い。
は、単結晶シリコン基板上に少なくとも鉄をＰＶＤ法に
より堆積して単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）
薄膜を形成し、この単結晶シリコン基板を絶縁性基板と
接合して貼り合わせ基板とし、単結晶シリコン基板の余
分な単結晶シリコン部分を除去する。このようにすれ
ば、鉄シリサイド（β−ＦｅＳｉ2 ）薄膜が単結晶とな
るので、従来の多結晶の鉄シリサイド（β−ＦｅＳ
ｉ2 ）薄膜に比べて格段にキャリヤ移動度が優れ、その
為に優れた熱−電気抵抗特性（熱電変換感度）をもち、
特性のばらつきも小さい単結晶の鉄シリサイド（β−Ｆ
ｅＳｉ2 ）薄膜を製造することができる。しかも、この
鉄シリサイド（β−ＦｅＳｉ2 ）薄膜は、絶縁性基板上
に形成されるので、鉄シリサイド（β−ＦｅＳｉ2 ）薄
膜の電気抵抗を検出する際に基板の電気抵抗を無視する
ことができ、上記熱−電気抵抗特性が劣化することがな
い。
【００１５】なお、絶縁性基板は例えばアルミナのよう
な絶縁体基板でもよく、又は表面にシリコン酸化膜を有
する単結晶シリコン基板のような表面部のみ電気絶縁性
を有する基板でもよい。第３発明のβ−ＦｅＳｉ2 薄膜
を有する装置は、例えば上記した製造方法により形成さ
れたβ−ＦｅＳｉ2 薄膜を有する電気装置であり、従来
の多結晶β−ＦｅＳｉ2 薄膜装置又は単結晶シリコン基
板上に形成したβ−ＦｅＳｉ2 薄膜装置に比較して、上
述の理由により格段に優れた熱−電気抵抗変換感度を有
する装置となる。
な絶縁体基板でもよく、又は表面にシリコン酸化膜を有
する単結晶シリコン基板のような表面部のみ電気絶縁性
を有する基板でもよい。第３発明のβ−ＦｅＳｉ2 薄膜
を有する装置は、例えば上記した製造方法により形成さ
れたβ−ＦｅＳｉ2 薄膜を有する電気装置であり、従来
の多結晶β−ＦｅＳｉ2 薄膜装置又は単結晶シリコン基
板上に形成したβ−ＦｅＳｉ2 薄膜装置に比較して、上
述の理由により格段に優れた熱−電気抵抗変換感度を有
する装置となる。
【００１６】好適な態様において、絶縁性基板は表面に
絶縁体層を有する単結晶シリコン基板からなり、絶縁体
層上に単結晶シリコン層が配設され、単結晶シリコン層
にβ−ＦｅＳｉ2 薄膜の出力信号を処理するセンス回路
が形成される。このようにすれば、一層高感度の熱−電
気抵抗特性をもつ装置を実現することができる。
絶縁体層を有する単結晶シリコン基板からなり、絶縁体
層上に単結晶シリコン層が配設され、単結晶シリコン層
にβ−ＦｅＳｉ2 薄膜の出力信号を処理するセンス回路
が形成される。このようにすれば、一層高感度の熱−電
気抵抗特性をもつ装置を実現することができる。
【００１７】すなわち、この装置では、β−ＦｅＳｉ2
薄膜に隣接してそのセンス回路（アンプ）を設けること
ができ、β−ＦｅＳｉ2 薄膜すなわち感熱素子とセンス
回路とを接続する信号線が極めて短くなり、この信号線
の電気抵抗に起因する熱雑音電圧を低減でき、また、こ
の信号線に誘導される電磁ノイズ電圧も低減できる。
薄膜に隣接してそのセンス回路（アンプ）を設けること
ができ、β−ＦｅＳｉ2 薄膜すなわち感熱素子とセンス
回路とを接続する信号線が極めて短くなり、この信号線
の電気抵抗に起因する熱雑音電圧を低減でき、また、こ
の信号線に誘導される電磁ノイズ電圧も低減できる。
【００１８】
（実施例１）以下、第１発明のβ−ＦｅＳｉ2 薄膜の製
造方法の一例を図１を参照して説明する。まず、図１
（ａ）に示すように、面方位が（１１１）又は（１０
０）、好ましくは（１１１）のＳＩＭＯＸウエハ（酸素
イオン注入により形成した酸化膜を誘電体とする誘電体
分離Ｓｉ基板）１を準備する。このＳＩＭＯＸウエハ１
は、単結晶シリコン基板１１と、その上に酸素イオンの
注入及び加熱により形成されたシリコン酸化膜層１２
と、その上の単結晶シリコン層１３とからなる。
造方法の一例を図１を参照して説明する。まず、図１
（ａ）に示すように、面方位が（１１１）又は（１０
０）、好ましくは（１１１）のＳＩＭＯＸウエハ（酸素
イオン注入により形成した酸化膜を誘電体とする誘電体
分離Ｓｉ基板）１を準備する。このＳＩＭＯＸウエハ１
は、単結晶シリコン基板１１と、その上に酸素イオンの
注入及び加熱により形成されたシリコン酸化膜層１２
と、その上の単結晶シリコン層１３とからなる。
【００１９】次に、この単結晶シリコン層１３をエッチ
ングしてその厚さを約１０〜５０ｎｍ、好ましくは１０
〜３０ｎｍとする。これは、この単結晶シリコン層１３
から形成する単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）
薄膜の結晶性を向上するためである。エッチングは、単
結晶シリコン層１３を熱酸化して形成した熱酸化膜（図
示せず）を希ふっ酸によりエッチングする方法が膜厚の
均一性向上のために好適である。もちろん、このエッチ
ングプロセスは複数回実施可能である。
ングしてその厚さを約１０〜５０ｎｍ、好ましくは１０
〜３０ｎｍとする。これは、この単結晶シリコン層１３
から形成する単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）
薄膜の結晶性を向上するためである。エッチングは、単
結晶シリコン層１３を熱酸化して形成した熱酸化膜（図
示せず）を希ふっ酸によりエッチングする方法が膜厚の
均一性向上のために好適である。もちろん、このエッチ
ングプロセスは複数回実施可能である。
【００２０】次に、単結晶シリコン層１３上にＦｅ層を
スパッタリング法（他のＰＶＤ法でもよい）にて堆積す
る。堆積されたＦｅ層は堆積直後時点では一部がβ−Ｆ
ｅＳｉ2 で残部がＦｅ層となっているが、ここでは簡単
のために堆積層をβ−ＦｅＳｉ2 テンプレート膜２と呼
ぶ。なお、このβ−ＦｅＳｉ2 テンプレート膜２におけ
る鉄シリサイド（ＦｅＳｉ2 ）層の結晶構造は単結晶シ
リコン層１３の面方位（ここでは１１１）に規制され
て、面方位が（１０１）の単結晶β−ＦｅＳｉ2構造と
なる（図１（ｂ）参照）。スパッタリングは、高真空
（ベース真空度〜１０-5Ｐａ、堆積中真空度〜１０-3Ｐ
ａ）におけるＡｒ+ イオンスパッタリング法により行っ
た。Ｆｅ層の堆積膜厚は単結晶シリコン層１３の膜厚に
対してＦｅ：Ｓｉ＝１５：５３になるようにした。ま
た、堆積中の基板温度は６２５〜７２５℃とした。
スパッタリング法（他のＰＶＤ法でもよい）にて堆積す
る。堆積されたＦｅ層は堆積直後時点では一部がβ−Ｆ
ｅＳｉ2 で残部がＦｅ層となっているが、ここでは簡単
のために堆積層をβ−ＦｅＳｉ2 テンプレート膜２と呼
ぶ。なお、このβ−ＦｅＳｉ2 テンプレート膜２におけ
る鉄シリサイド（ＦｅＳｉ2 ）層の結晶構造は単結晶シ
リコン層１３の面方位（ここでは１１１）に規制され
て、面方位が（１０１）の単結晶β−ＦｅＳｉ2構造と
なる（図１（ｂ）参照）。スパッタリングは、高真空
（ベース真空度〜１０-5Ｐａ、堆積中真空度〜１０-3Ｐ
ａ）におけるＡｒ+ イオンスパッタリング法により行っ
た。Ｆｅ層の堆積膜厚は単結晶シリコン層１３の膜厚に
対してＦｅ：Ｓｉ＝１５：５３になるようにした。ま
た、堆積中の基板温度は６２５〜７２５℃とした。
【００２１】次に、β−ＦｅＳｉ2 テンプレート膜２上
に、更にＦｅとＳｉを原子比で１対２の割合で同時にＡ
ｒ+ イオンスパッタリング法により堆積させる。基板温
度は同じく６２５〜７２５℃とする。これにより、この
堆積層も一部がβ−ＦｅＳｉ 2 で残部がＦｅ層となる。
全β−ＦｅＳｉ2 膜厚は約５０ｎｍとした。その後、真
空チェンバー内で基板温度６２５〜７２５℃で６０分間
程度アニールして、堆積層を全て単結晶のβ−ＦｅＳｉ
2 薄膜３とする（図１（ｃ）参照）。
に、更にＦｅとＳｉを原子比で１対２の割合で同時にＡ
ｒ+ イオンスパッタリング法により堆積させる。基板温
度は同じく６２５〜７２５℃とする。これにより、この
堆積層も一部がβ−ＦｅＳｉ 2 で残部がＦｅ層となる。
全β−ＦｅＳｉ2 膜厚は約５０ｎｍとした。その後、真
空チェンバー内で基板温度６２５〜７２５℃で６０分間
程度アニールして、堆積層を全て単結晶のβ−ＦｅＳｉ
2 薄膜３とする（図１（ｃ）参照）。
【００２２】Ｆｅ、Ｓｉ同時イオンスパッタの条件を更
に記載すると、Ｆｅターゲットと基板との距離は２００
ｍｍ、Ｓｉターゲットと基板との距離は２００ｍｍ、Ａ
ｒ+スパッターガンの加速電圧は、ともに１．５ＫＶ、
減速電圧は、０．５ＫＶである。またアーク電圧はＦ
ｅ、Ｓｉともに６１Ｖで、アーク電流はＦｅ０．６〜
１．２Ａ、Ｓｉ１．２Ａとして、堆積速度を制御する。
Ｆｅ、Ｓｉの堆積速度は各々３．７〜６．０ｎｍ／分、
及び、１３〜１５ｎｍ／分、特に、Ｆｅが３．７ｎｍ／
分、Ｓｉが１４ｎｍ／分とするのが最適であった。これ
らの堆積速度は鉄シリサイド（β−ＦｅＳｉ2 ）膜の化
学量論的組成を考慮したものである。
に記載すると、Ｆｅターゲットと基板との距離は２００
ｍｍ、Ｓｉターゲットと基板との距離は２００ｍｍ、Ａ
ｒ+スパッターガンの加速電圧は、ともに１．５ＫＶ、
減速電圧は、０．５ＫＶである。またアーク電圧はＦ
ｅ、Ｓｉともに６１Ｖで、アーク電流はＦｅ０．６〜
１．２Ａ、Ｓｉ１．２Ａとして、堆積速度を制御する。
Ｆｅ、Ｓｉの堆積速度は各々３．７〜６．０ｎｍ／分、
及び、１３〜１５ｎｍ／分、特に、Ｆｅが３．７ｎｍ／
分、Ｓｉが１４ｎｍ／分とするのが最適であった。これ
らの堆積速度は鉄シリサイド（β−ＦｅＳｉ2 ）膜の化
学量論的組成を考慮したものである。
【００２３】なお、上記したＦｅとＳｉを原子比で１対
２の割合で同時に堆積する堆積後工程及びその後のアニ
ール工程は省略可能である。ただし、アニール工程を省
略する場合には、スパッタリング堆積工程（図１
（ｂ））をゆっくり実施することが好ましい。すなわ
ち、堆積時及びその後のアニール時の基板温度を６２５
〜７２５℃とすることにより、堆積されたＦｅ層は堆積
中及びその後のアニール処理により単結晶シリコン層１
３と反応して鉄シリサイド（ＦｅＳｉ2 ）層となり、こ
の鉄シリサイド（ＦｅＳｉ2 ）層の結晶構造は元の単結
晶シリコン層１３の面方位（ここでは１１１）に規制さ
れて、面方位が（１０１）の単結晶のβ−ＦｅＳｉ2 薄
膜２となる。なお、単結晶のβ−ＦｅＳｉ2 薄膜３と単
結晶シリコン層１３との格子不整合率１．４％である。
また、β−ＦｅＳｉ2 薄膜２の単結晶性は、膜厚を約５
０ｎｍ以下とした場合に特に優れている。
２の割合で同時に堆積する堆積後工程及びその後のアニ
ール工程は省略可能である。ただし、アニール工程を省
略する場合には、スパッタリング堆積工程（図１
（ｂ））をゆっくり実施することが好ましい。すなわ
ち、堆積時及びその後のアニール時の基板温度を６２５
〜７２５℃とすることにより、堆積されたＦｅ層は堆積
中及びその後のアニール処理により単結晶シリコン層１
３と反応して鉄シリサイド（ＦｅＳｉ2 ）層となり、こ
の鉄シリサイド（ＦｅＳｉ2 ）層の結晶構造は元の単結
晶シリコン層１３の面方位（ここでは１１１）に規制さ
れて、面方位が（１０１）の単結晶のβ−ＦｅＳｉ2 薄
膜２となる。なお、単結晶のβ−ＦｅＳｉ2 薄膜３と単
結晶シリコン層１３との格子不整合率１．４％である。
また、β−ＦｅＳｉ2 薄膜２の単結晶性は、膜厚を約５
０ｎｍ以下とした場合に特に優れている。
【００２４】図１（ｂ）のβ−ＦｅＳｉ2 テンプレート
膜２を最終的に５０ｎｍとするためには、単結晶シリコ
ン層２及び、Ｆｅとともに供給するＳｉ層の堆積膜厚の
合計を約５３ｎｍ、堆積するＦｅ層を未反応と仮定して
約１５ｎｍとするのが好ましい。 （実施例２）他の実施例を図２を参照して説明する。
膜２を最終的に５０ｎｍとするためには、単結晶シリコ
ン層２及び、Ｆｅとともに供給するＳｉ層の堆積膜厚の
合計を約５３ｎｍ、堆積するＦｅ層を未反応と仮定して
約１５ｎｍとするのが好ましい。 （実施例２）他の実施例を図２を参照して説明する。
【００２５】この実施例では、単結晶シリコン基板１１
上にシリコン酸化膜１２を挟んで単結晶シリコン基板４
を張り合わせ、単結晶シリコン基板４を実施例１の単結
晶シリコン層１３と同じ程度の膜厚となるまで、研磨、
エッチングして貼り合わせ基板を形成し（図２
（ａ））、以降の工程は実施例１と同じとして（図２
（ｂ））、シリコン酸化膜１２上にβ−ＦｅＳｉ2 薄膜
３を形成した（図２（ｃ））。
上にシリコン酸化膜１２を挟んで単結晶シリコン基板４
を張り合わせ、単結晶シリコン基板４を実施例１の単結
晶シリコン層１３と同じ程度の膜厚となるまで、研磨、
エッチングして貼り合わせ基板を形成し（図２
（ａ））、以降の工程は実施例１と同じとして（図２
（ｂ））、シリコン酸化膜１２上にβ−ＦｅＳｉ2 薄膜
３を形成した（図２（ｃ））。
【００２６】以下、この貼り合わせ基板の製造方法を説
明すると、単結晶シリコン基板１１の一方の主面に鏡面
研磨を施した後、熱酸化を施しシリコン酸化膜１２を形
成する。そして、この単結晶シリコン基板１１表面のシ
リコン酸化膜１２側に、鏡面研磨された主面を有する第
２の単結晶シリコン基板３を充分に清浄な雰囲気下で密
着、加熱して接合する。次に、単結晶シリコン基板４を
鏡面研磨し、エッチングして貼り合わせ基板を形成す
る。 （実施例３）他の実施例を図３を参照して説明する。
明すると、単結晶シリコン基板１１の一方の主面に鏡面
研磨を施した後、熱酸化を施しシリコン酸化膜１２を形
成する。そして、この単結晶シリコン基板１１表面のシ
リコン酸化膜１２側に、鏡面研磨された主面を有する第
２の単結晶シリコン基板３を充分に清浄な雰囲気下で密
着、加熱して接合する。次に、単結晶シリコン基板４を
鏡面研磨し、エッチングして貼り合わせ基板を形成す
る。 （実施例３）他の実施例を図３を参照して説明する。
【００２７】この実施例では、単結晶Ｓｉ基板４上に上
記実施例１、２と同一工程でβ−ＦｅＳｉ2 薄膜５を形
成し、一方、表面にシリコン酸化膜１２を有する単結晶
シリコン層１１を準備し、これら両基板４、１１を貼り
合わせて貼り合わせ基板を形成し（図３（ａ））、その
後で、単結晶シリコン基板４の単結晶シリコン部分を研
磨、エッチングして、β−ＦｅＳｉ2 薄膜５を形成し
た。
記実施例１、２と同一工程でβ−ＦｅＳｉ2 薄膜５を形
成し、一方、表面にシリコン酸化膜１２を有する単結晶
シリコン層１１を準備し、これら両基板４、１１を貼り
合わせて貼り合わせ基板を形成し（図３（ａ））、その
後で、単結晶シリコン基板４の単結晶シリコン部分を研
磨、エッチングして、β−ＦｅＳｉ2 薄膜５を形成し
た。
【００２８】なお、貼り合わせ基板の製法は実施例２と
同じである。ただ、貼り合わせ前に、シリコン酸化膜１
２はキャロス洗浄（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）を
施し、β−ＦｅＳｉ2 膜５は有機溶媒により洗浄する。
そして貼り合わせ後、不活性ガス雰囲気中で熱処理を施
して図３（ａ）の貼り合わせ基板を得る。なお、この場
合、シリコン酸化膜１２を有する単結晶シリコン基板１
１をアルミナ基板などの絶縁基板に置換可能であること
はいうまでもない。
同じである。ただ、貼り合わせ前に、シリコン酸化膜１
２はキャロス洗浄（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）を
施し、β−ＦｅＳｉ2 膜５は有機溶媒により洗浄する。
そして貼り合わせ後、不活性ガス雰囲気中で熱処理を施
して図３（ａ）の貼り合わせ基板を得る。なお、この場
合、シリコン酸化膜１２を有する単結晶シリコン基板１
１をアルミナ基板などの絶縁基板に置換可能であること
はいうまでもない。
【００２９】なお、上記した各実施例の構造の単結晶シ
リコン基板１１上にシリコン酸化膜１２を介してβ−Ｆ
ｅＳｉ2 薄膜３、５を有する装置は単結晶シリコンＳＯ
Ｉ構造を有するので、ＳＯＩ基板のシリコン酸化膜１２
上の単結晶シリコン基板１１を、β−ＦｅＳｉ2 薄膜形
成予定領域のみ予め所定の厚さにエッチングし、ＩＣ形
成予定領域はＩＣ形成可能の膜厚のままとし、その後
で、ＩＣ形成予定領域にバイポーラ又はＭＯＳセンス回
路を形成し、その後、β−ＦｅＳｉ2 薄膜形成予定領域
にβ−ＦｅＳｉ2 薄膜３、５を形成し、その後、β−Ｆ
ｅＳｉ2 薄膜３、５の端部と上記センス回路の入力端と
を層間絶縁膜上の導体線で接続してセンス回路及びβ−
ＦｅＳｉ2 薄膜を有する半導体装置（感温装置）を製造
することもできる。
リコン基板１１上にシリコン酸化膜１２を介してβ−Ｆ
ｅＳｉ2 薄膜３、５を有する装置は単結晶シリコンＳＯ
Ｉ構造を有するので、ＳＯＩ基板のシリコン酸化膜１２
上の単結晶シリコン基板１１を、β−ＦｅＳｉ2 薄膜形
成予定領域のみ予め所定の厚さにエッチングし、ＩＣ形
成予定領域はＩＣ形成可能の膜厚のままとし、その後
で、ＩＣ形成予定領域にバイポーラ又はＭＯＳセンス回
路を形成し、その後、β−ＦｅＳｉ2 薄膜形成予定領域
にβ−ＦｅＳｉ2 薄膜３、５を形成し、その後、β−Ｆ
ｅＳｉ2 薄膜３、５の端部と上記センス回路の入力端と
を層間絶縁膜上の導体線で接続してセンス回路及びβ−
ＦｅＳｉ2 薄膜を有する半導体装置（感温装置）を製造
することもできる。
【図１】本発明のβ−ＦｅＳｉ2 薄膜の製法の一実施例
を示す工程図である。
を示す工程図である。
【図２】本発明のβ−ＦｅＳｉ2 薄膜の製法の一実施例
を示す工程図である。
を示す工程図である。
【図３】本発明のβ−ＦｅＳｉ2 薄膜の製法の一実施例
を示す工程図である。
を示す工程図である。
１１は単結晶シリコン基板、 １２はシリコン酸化膜、 １３は単結晶シリコン層、 ３はβ−ＦｅＳｉ2 薄膜。
Claims (5)
- 【請求項１】単結晶シリコン基板上に絶縁膜を挟んで形
成された単結晶シリコン層上に鉄をＰＶＤ法により堆積
させ、前記鉄と前記単結晶シリコン層とを固相反応させ
て単結晶の鉄シリサイド（β−ＦｅＳｉ2 ）薄膜を形成
することを特徴とするβ−ＦｅＳｉ2 薄膜の製造方法。 - 【請求項２】前記鉄シリサイド（β−ＦｅＳｉ2 ）薄膜
上に更に鉄シリサイド（β−ＦｅＳｉ2 ）薄膜をエピタ
キシャル成長させる請求項１記載のβ−ＦｅＳｉ2 薄膜
の製造方法。 - 【請求項３】前記鉄シリサイド（β−ＦｅＳｉ2 ）薄膜
は前記絶縁膜に接する請求項１記載のβ−ＦｅＳｉ2 薄
膜の製造方法。 - 【請求項４】単結晶シリコン基板上に少なくとも鉄をＰ
ＶＤ法により堆積して単結晶の鉄シリサイド（β−Ｆｅ
Ｓｉ2 ）薄膜を形成し、 少なくとも表面が電気絶縁物からなる絶縁性基板の表面
に前記単結晶シリコン基板を接合し、 前記単結晶シリコン基板の単結晶シリコン部分を除去し
て前記絶縁性基板上に前記鉄シリサイド（β−ＦｅＳｉ
2 ）薄膜を露出して形成することを特徴とするβ−Ｆｅ
Ｓｉ2 薄膜の製造方法。 - 【請求項５】少なくとも表面部が絶縁体層となっている
絶縁性基板と、 前記絶縁性基板上に形成された単結晶の鉄シリサイド
（β−ＦｅＳｉ2 ）薄膜と、 を備えることを特徴とするβ−ＦｅＳｉ2 薄膜を有する
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31334093A JPH07166323A (ja) | 1993-12-14 | 1993-12-14 | β−ＦｅＳｉ２ 薄膜の製造方法及びβ−ＦｅＳｉ２ 薄膜を有する装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31334093A JPH07166323A (ja) | 1993-12-14 | 1993-12-14 | β−ＦｅＳｉ２ 薄膜の製造方法及びβ−ＦｅＳｉ２ 薄膜を有する装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07166323A true JPH07166323A (ja) | 1995-06-27 |
Family
ID=18040071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31334093A Pending JPH07166323A (ja) | 1993-12-14 | 1993-12-14 | β−ＦｅＳｉ２ 薄膜の製造方法及びβ−ＦｅＳｉ２ 薄膜を有する装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07166323A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046100A (ja) * | 2001-07-30 | 2003-02-14 | Mitsubishi Materials Silicon Corp | 鉄シリサイド層を有した半導体基板及び光半導体装置並びにこれらの製造方法 |
| JP2004303868A (ja) * | 2003-03-31 | 2004-10-28 | Tdk Corp | ベータ鉄シリサイド領域の作製方法 |
| US6949463B2 (en) | 2003-01-16 | 2005-09-27 | Tdk Corporation | Method of making iron silicide and method of making photoelectric transducer |
| US7352044B2 (en) | 2003-01-16 | 2008-04-01 | Tdk Corporation | Photoelectric transducer, photoelectric transducer apparatus, and iron silicide film |
-
1993
- 1993-12-14 JP JP31334093A patent/JPH07166323A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046100A (ja) * | 2001-07-30 | 2003-02-14 | Mitsubishi Materials Silicon Corp | 鉄シリサイド層を有した半導体基板及び光半導体装置並びにこれらの製造方法 |
| US6949463B2 (en) | 2003-01-16 | 2005-09-27 | Tdk Corporation | Method of making iron silicide and method of making photoelectric transducer |
| US7352044B2 (en) | 2003-01-16 | 2008-04-01 | Tdk Corporation | Photoelectric transducer, photoelectric transducer apparatus, and iron silicide film |
| US7354857B2 (en) | 2003-01-16 | 2008-04-08 | Tdk Corporation | Method of making iron silicide and method of making photoelectric transducer |
| JP2004303868A (ja) * | 2003-03-31 | 2004-10-28 | Tdk Corp | ベータ鉄シリサイド領域の作製方法 |
| JP4581332B2 (ja) * | 2003-03-31 | 2010-11-17 | Ｔｄｋ株式会社 | ベータ鉄シリサイド領域の作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2615390B2 (ja) | 炭化シリコン電界効果トランジスタの製造方法 | |
| US5102821A (en) | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium | |
| JPH10265948A (ja) | 半導体装置用基板およびその製法 | |
| JP2002231910A (ja) | Ｓｏｉウェハの製造方法及びｓｏｉウェハ | |
| JP2000223419A (ja) | 単結晶シリコン層の形成方法及び半導体装置の製造方法、並びに半導体装置 | |
| JPS63133650A (ja) | 多結晶シリコン層上にシリサイドの接着層を形成する方法 | |
| JP2982792B2 (ja) | 薄膜トランジスタの製造方法 | |
| US7659185B2 (en) | Method for forming silicon thin-film on flexible metal substrate | |
| JPH03292741A (ja) | 半導体装置の製造方法 | |
| GB2206445A (en) | Method of manufacturing dielectrically isolated integrated circuits and circuit elements | |
| JP4439602B2 (ja) | 半導体装置の製造方法 | |
| JPH07166323A (ja) | β−ＦｅＳｉ２ 薄膜の製造方法及びβ−ＦｅＳｉ２ 薄膜を有する装置 | |
| JPH09162088A (ja) | 半導体基板とその製造方法 | |
| JP3054186B2 (ja) | 絶縁ゲイト型半導体装置の作製方法 | |
| KR19990013304A (ko) | 비정질 막을 결정화하는 방법 | |
| JPH0964319A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JPH0770481B2 (ja) | シリコン半導体層の形成方法 | |
| KR100469503B1 (ko) | 비정질막을결정화하는방법 | |
| JP2850502B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH0799774B2 (ja) | 半導体装置の製造方法 | |
| JP2001102555A (ja) | 半導体装置、薄膜トランジスタ及びそれらの製造方法 | |
| JP3051363B2 (ja) | 半導体装置の作製方法 | |
| JP2755653B2 (ja) | Ｓｏｉ構造の形成方法 | |
| JP2867402B2 (ja) | 半導体装置の製造方法 | |
| JPS63236310A (ja) | 半導体素子及びその製造方法 |