JP2789965B2 - 半導体装置用貼り合わせ基板およびその製造方法 - Google Patents
半導体装置用貼り合わせ基板およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置用貼り合わせ
基板およびその製造方法に係わり、特に高耐圧素子とそ
の他の素子とを絶縁分離する複合基板およびその製造方
法に関する。
基板およびその製造方法に係わり、特に高耐圧素子とそ
の他の素子とを絶縁分離する複合基板およびその製造方
法に関する。
【０００２】
【従来の技術】基板表面から裏面に電流経路をもつパワ
ー素子と基板表面側にのみ電流経路をもつ制御回路素子
とをモノリシックに集積する、従来技術による複合誘電
体分離基板およびその製造方法を図４に示す。
ー素子と基板表面側にのみ電流経路をもつ制御回路素子
とをモノリシックに集積する、従来技術による複合誘電
体分離基板およびその製造方法を図４に示す。
【０００３】まず、素子を形成する単結晶シリコン基板
１０を、パワー素子を形成する部分２０を厚く、制御回
路素子を形成する部分２１を薄くし、両者間に分離溝を
設けた形状に形成する（図４（Ａ））。次に、分離溝の
表面を含む凹凸面の全面上に二酸化シリコン膜１１を形
成し（図４（Ｂ））、その上に多結晶シリコン層１２を
堆積する（図４（Ｃ））。次に、単結晶シリコン基板１
０のパワー素子を形成する部分２０が露出しその表面２
２が形成されるまで鏡面研磨し（図４（Ｄ））、単結晶
シリコン支持基板１３の面２５とパワー素子を形成する
部分２０の露出面２２とが接合するように両基板１０，
１３を当接させ、熱処理して貼り合わせ、単結晶シリコ
ン基板１０を他方の面２３側から二酸化シリコン膜１１
が露出するまで研磨して素子形成面２４を形成して複合
誘電体分離基板を得る（図４（Ｅ））。これにより、単
結晶シリコン基板１０のパワー素子を形成する部分２０
の素子形成面２４に形成した電極から単結晶シリコン支
持基板１３の裏面２６に形成した裏面電極に電流経路を
有するパワー素子を形成することが可能であり、かつ、
このパワー素子と単結晶シリコン基板１０の制御回路素
子を形成する部分２１の素子形成面２４に形成した制御
回路素子とを二酸化シリコン膜１１で絶縁することがで
きる。このような従来技術は、特開平３−１４２９５２
号公報に開示されている。
１０を、パワー素子を形成する部分２０を厚く、制御回
路素子を形成する部分２１を薄くし、両者間に分離溝を
設けた形状に形成する（図４（Ａ））。次に、分離溝の
表面を含む凹凸面の全面上に二酸化シリコン膜１１を形
成し（図４（Ｂ））、その上に多結晶シリコン層１２を
堆積する（図４（Ｃ））。次に、単結晶シリコン基板１
０のパワー素子を形成する部分２０が露出しその表面２
２が形成されるまで鏡面研磨し（図４（Ｄ））、単結晶
シリコン支持基板１３の面２５とパワー素子を形成する
部分２０の露出面２２とが接合するように両基板１０，
１３を当接させ、熱処理して貼り合わせ、単結晶シリコ
ン基板１０を他方の面２３側から二酸化シリコン膜１１
が露出するまで研磨して素子形成面２４を形成して複合
誘電体分離基板を得る（図４（Ｅ））。これにより、単
結晶シリコン基板１０のパワー素子を形成する部分２０
の素子形成面２４に形成した電極から単結晶シリコン支
持基板１３の裏面２６に形成した裏面電極に電流経路を
有するパワー素子を形成することが可能であり、かつ、
このパワー素子と単結晶シリコン基板１０の制御回路素
子を形成する部分２１の素子形成面２４に形成した制御
回路素子とを二酸化シリコン膜１１で絶縁することがで
きる。このような従来技術は、特開平３−１４２９５２
号公報に開示されている。
【０００４】
【発明が解決しようとする課題】この従来の従来の複合
誘電体分離基板の技術では接合面を得るために単結晶シ
リコン面、二酸化シリコン膜面および多結晶シリコン層
面の３相を同一面上で鏡面に研磨することが必要である
が、二酸化シリコンは単結晶シリコン、多結晶シリコン
に比べて硬度が大きく均一に研磨することが困難であっ
た。
誘電体分離基板の技術では接合面を得るために単結晶シ
リコン面、二酸化シリコン膜面および多結晶シリコン層
面の３相を同一面上で鏡面に研磨することが必要である
が、二酸化シリコンは単結晶シリコン、多結晶シリコン
に比べて硬度が大きく均一に研磨することが困難であっ
た。
【０００５】また、単結晶シリコン基板の内に、二酸化
シリコン膜および多結晶シリコン膜が埋め込まれている
状態で研磨処理や接合処理を行なうために、これらの研
磨工程や接合工程において基板の反りが大きくなり、素
子領域の単結晶シリコンを歪ませ、転位を発生させてし
まうなどの問題があった。
シリコン膜および多結晶シリコン膜が埋め込まれている
状態で研磨処理や接合処理を行なうために、これらの研
磨工程や接合工程において基板の反りが大きくなり、素
子領域の単結晶シリコンを歪ませ、転位を発生させてし
まうなどの問題があった。
【０００６】
【課題を解決するための手段】本発明の特徴は、第１お
よび第２の主面を有する第１導電型の第１の単結晶シリ
コン基板と、第１および第２の主面を有し該第２の主面
が前記第１の単結晶シリコン基板の第１の主面と接合し
た第１導電型の第２の単結晶シリコン基板と、前記第２
の単結晶シリコン基板の接合面となる第２の主面に選択
的に形成された第２導電型の埋込み層と、前記第２の単
結晶シリコン基板の第１の主面から前記埋込み層に達し
て形成され、該第２の単結晶シリコン基板を前記埋込み
層上の第１導電型の部分とそれ以外の第１導電型の部分
とにＰＮ接合分離する第２導電型の分離領域とを有した
半導体装置用貼り合わせ基板にある。ここで、前記第１
の単結晶シリコン基板は、低抵抗率の第１導電型の単結
晶シリコン基体と、前記単結晶シリコン基体上に形成さ
れ、該単結晶シリコン基体より高抵抗率の第１導電型の
単結晶シリコン層とを有して構成され、該単結晶シリコ
ン層の上面が前記第１の単結晶シリコン基板の接合面で
ある第１の主面となっており、かつ、前記第１導電型の
第２の単結晶シリコン基板は前記第１の単結晶シリコン
基板の単結晶シリコン基体より高抵抗率であることが好
ましい。このような基板において、前記第２の単結晶シ
リコン基板の埋込み層上以外の第１導電型の部分から前
記第１の単結晶シリコン基板にかけて第１の素子形成領
域とし、前記第２の単結晶シリコン基板の埋込み層上の
前記分離領域により囲まれた第１導電型の部分を第２の
素子形成領域とすることができ、第１の素子形成領域を
前記第２の単結晶シリコン基板の第１の主面上の電極か
ら前記第１の単結晶シリコン基板の第２の主面上の電極
にいたる電流経路を有するパワー素子を形成する領域と
し、第２の素子形成領域を前記第２の単結晶シリコン基
板の第１の主面上のみに電極を有する制御回路素子を形
成する領域とすることができる。
よび第２の主面を有する第１導電型の第１の単結晶シリ
コン基板と、第１および第２の主面を有し該第２の主面
が前記第１の単結晶シリコン基板の第１の主面と接合し
た第１導電型の第２の単結晶シリコン基板と、前記第２
の単結晶シリコン基板の接合面となる第２の主面に選択
的に形成された第２導電型の埋込み層と、前記第２の単
結晶シリコン基板の第１の主面から前記埋込み層に達し
て形成され、該第２の単結晶シリコン基板を前記埋込み
層上の第１導電型の部分とそれ以外の第１導電型の部分
とにＰＮ接合分離する第２導電型の分離領域とを有した
半導体装置用貼り合わせ基板にある。ここで、前記第１
の単結晶シリコン基板は、低抵抗率の第１導電型の単結
晶シリコン基体と、前記単結晶シリコン基体上に形成さ
れ、該単結晶シリコン基体より高抵抗率の第１導電型の
単結晶シリコン層とを有して構成され、該単結晶シリコ
ン層の上面が前記第１の単結晶シリコン基板の接合面で
ある第１の主面となっており、かつ、前記第１導電型の
第２の単結晶シリコン基板は前記第１の単結晶シリコン
基板の単結晶シリコン基体より高抵抗率であることが好
ましい。このような基板において、前記第２の単結晶シ
リコン基板の埋込み層上以外の第１導電型の部分から前
記第１の単結晶シリコン基板にかけて第１の素子形成領
域とし、前記第２の単結晶シリコン基板の埋込み層上の
前記分離領域により囲まれた第１導電型の部分を第２の
素子形成領域とすることができ、第１の素子形成領域を
前記第２の単結晶シリコン基板の第１の主面上の電極か
ら前記第１の単結晶シリコン基板の第２の主面上の電極
にいたる電流経路を有するパワー素子を形成する領域と
し、第２の素子形成領域を前記第２の単結晶シリコン基
板の第１の主面上のみに電極を有する制御回路素子を形
成する領域とすることができる。
【０００７】本発明の他の特徴は、第１導電型の第１の
単結晶シリコン基体の一表面の全面上に該第１の単結晶
シリコン基体より高抵抗率の単結晶シリコン層を形成し
た第１の基板を用意する工程と、前記第１の単結晶シリ
コン基体より高抵抗率の第１導電型の第２の単結晶シリ
コン基体の一表面から内部に選択的に第２導電型の埋込
み層を形成した第２の基板を用意する工程と、前記単結
晶シリコン層の表面と前記埋込み層が形成された前記第
２の単結晶シリコン基体の一表面とを当接させ熱処理に
より両者を接合させて前記第１および第２の基板から複
合基板を形成する工程と、前記複合基板の前記第１の単
結晶シリコン基体の露出せる他の表面および前記第２の
単結晶シリコン基体の露出せる他の表面をそれぞれ研磨
して該複合基板の第１および第２の単結晶シリコン基体
をそれぞれ所定の厚さにする工程と、前記第２の単結晶
シリコン基体の前記研磨により露出された表面から前記
埋込み層に達する第２導電型の分離領域を形成し、これ
により前記第２の単結晶シリコン基体を前記埋込み層上
の第１導電型の部分とそれ以外の第１導電型の部分とに
ＰＮ接合分離させる工程とを有する半導体装置用貼り合
わせ基板の製造方法にある。
単結晶シリコン基体の一表面の全面上に該第１の単結晶
シリコン基体より高抵抗率の単結晶シリコン層を形成し
た第１の基板を用意する工程と、前記第１の単結晶シリ
コン基体より高抵抗率の第１導電型の第２の単結晶シリ
コン基体の一表面から内部に選択的に第２導電型の埋込
み層を形成した第２の基板を用意する工程と、前記単結
晶シリコン層の表面と前記埋込み層が形成された前記第
２の単結晶シリコン基体の一表面とを当接させ熱処理に
より両者を接合させて前記第１および第２の基板から複
合基板を形成する工程と、前記複合基板の前記第１の単
結晶シリコン基体の露出せる他の表面および前記第２の
単結晶シリコン基体の露出せる他の表面をそれぞれ研磨
して該複合基板の第１および第２の単結晶シリコン基体
をそれぞれ所定の厚さにする工程と、前記第２の単結晶
シリコン基体の前記研磨により露出された表面から前記
埋込み層に達する第２導電型の分離領域を形成し、これ
により前記第２の単結晶シリコン基体を前記埋込み層上
の第１導電型の部分とそれ以外の第１導電型の部分とに
ＰＮ接合分離させる工程とを有する半導体装置用貼り合
わせ基板の製造方法にある。
【０００８】上記半導体装置用貼り合わせ基板およびそ
の製造方法において、第１導電型がＮ型の場合は第２導
電型はＰ型であり、第１導電型がＰ型の場合は第２導電
型はＮ型である。
の製造方法において、第１導電型がＮ型の場合は第２導
電型はＰ型であり、第１導電型がＰ型の場合は第２導電
型はＮ型である。
【０００９】
【実施例】次に、本発明を図面を参照して説明する。
【００１０】図１は本発明の実施例を示す断面図であ
り、（Ａ）−（Ｃ）の工程を経て（Ｄ）に示す半導体装
置用貼り合わせ基板が得られる。
り、（Ａ）−（Ｃ）の工程を経て（Ｄ）に示す半導体装
置用貼り合わせ基板が得られる。
【００１１】まず図１（Ａ）に示すように、抵抗率が
０．００１−０．０２Ω・ｃｍのＮ+型の第１の単結晶
シリコン基体４１の表面の全面上に抵抗率が約２０Ω・
ｃｍのＮ- 型の単結晶シリコン層４２をエピタキシャル
成長させて、この単結晶シリコン層４２の表面を第１の
主面４３とし第１の単結晶シリコン基体４１の裏面を第
２の主面４４とした第１の単結晶シリコン基板４０と、
抵抗率が約２０Ω・ｃｍのＮ- 型の第２の単結晶シリコ
ン基体３１の表面３４より内部にボロン等のＰ型不純物
をイオン注入もしくは気相成長により高濃度に導入し
て、選択的に抵抗率が０．００１−０．０２Ω・ｃｍの
Ｐ+ 型の埋込み層３２を形成し、単結晶シリコン基体３
１の表面３４を第２の主面３４とし単結晶シリコン基体
３１の裏面を第１の主面３３とした第２の単結晶シリコ
ン基板３０とを用意する。
０．００１−０．０２Ω・ｃｍのＮ+型の第１の単結晶
シリコン基体４１の表面の全面上に抵抗率が約２０Ω・
ｃｍのＮ- 型の単結晶シリコン層４２をエピタキシャル
成長させて、この単結晶シリコン層４２の表面を第１の
主面４３とし第１の単結晶シリコン基体４１の裏面を第
２の主面４４とした第１の単結晶シリコン基板４０と、
抵抗率が約２０Ω・ｃｍのＮ- 型の第２の単結晶シリコ
ン基体３１の表面３４より内部にボロン等のＰ型不純物
をイオン注入もしくは気相成長により高濃度に導入し
て、選択的に抵抗率が０．００１−０．０２Ω・ｃｍの
Ｐ+ 型の埋込み層３２を形成し、単結晶シリコン基体３
１の表面３４を第２の主面３４とし単結晶シリコン基体
３１の裏面を第１の主面３３とした第２の単結晶シリコ
ン基板３０とを用意する。
【００１２】次に、第１の単結晶シリコン基板４０の第
１の主面４３と埋込み層３２が形成された第２の単結晶
シリコン基板３０の第２の主面３４とを当接させ、１１
００℃で２時間の熱処理により両者を接合させて前記第
１および第２の基板から複合基板を形成する（図１
（Ｂ））。
１の主面４３と埋込み層３２が形成された第２の単結晶
シリコン基板３０の第２の主面３４とを当接させ、１１
００℃で２時間の熱処理により両者を接合させて前記第
１および第２の基板から複合基板を形成する（図１
（Ｂ））。
【００１３】次に、露出せる主面４４側および主面３３
側からそれぞれ鏡面研磨して複合基板の第１および第２
の単結晶シリコン基体をそれぞれ所定の厚さにして研磨
による鏡面の主面４５，３５をそれぞれ形成する（図１
（Ｃ））。
側からそれぞれ鏡面研磨して複合基板の第１および第２
の単結晶シリコン基体をそれぞれ所定の厚さにして研磨
による鏡面の主面４５，３５をそれぞれ形成する（図１
（Ｃ））。
【００１４】次に、主面３５からボロン等のＰ型不純物
をイオン注入もしくは気相成長により高濃度に導入し
て、埋込み層３２に達する抵抗率が０．００１−０．０
２Ω・ｃｍのＰ+ 型の分離領域３６を形成し、これによ
り第２の単結晶シリコン基板３０の第２の単結晶シリコ
ン基体３１を、埋込み層３２上の分離領域３６により囲
まれたＮ- 型の部分３７とそれ以外のＮ- 型の部分３８
とにＰＮ接合分離させる（図１（Ｄ））。
をイオン注入もしくは気相成長により高濃度に導入し
て、埋込み層３２に達する抵抗率が０．００１−０．０
２Ω・ｃｍのＰ+ 型の分離領域３６を形成し、これによ
り第２の単結晶シリコン基板３０の第２の単結晶シリコ
ン基体３１を、埋込み層３２上の分離領域３６により囲
まれたＮ- 型の部分３７とそれ以外のＮ- 型の部分３８
とにＰＮ接合分離させる（図１（Ｄ））。
【００１５】Ｎ- 型の部分３８は第１の単結晶シリコン
基板４０のＮ- 型単結晶シリコン層４２とＮ+ 型単結晶
シリコン基体４１とともに主面３５上の電極から主面４
５上の電極にいたる電流経路を有するパワー素子を形成
することができる第１の素子形成領域となり、一方、Ｐ
+ 型の分離領域３６およびＰ+ 型の埋込み層３２に囲ま
れたＮ- 型の部分３７は主面３５上のみに電極を有する
制御回路素子を形成することができる第２の素子形成領
域となる。
基板４０のＮ- 型単結晶シリコン層４２とＮ+ 型単結晶
シリコン基体４１とともに主面３５上の電極から主面４
５上の電極にいたる電流経路を有するパワー素子を形成
することができる第１の素子形成領域となり、一方、Ｐ
+ 型の分離領域３６およびＰ+ 型の埋込み層３２に囲ま
れたＮ- 型の部分３７は主面３５上のみに電極を有する
制御回路素子を形成することができる第２の素子形成領
域となる。
【００１６】図２を参照すると、図１で得られた半導体
装置用貼り合わせ基板を用いて集積回路を製造する実施
例を示す。
装置用貼り合わせ基板を用いて集積回路を製造する実施
例を示す。
【００１７】Ｐ+ 型の分離領域３６内に異方性のウエッ
トエッチングにより、埋込み層３２に達するＶ型分離溝
５１を形成し、その表面に二酸化シリコン膜５２を形成
し、その上に多結晶シリコン５３を堆積して溝を充填す
る（図２（Ａ））。このような構造により、Ｐ+ 型分離
領域３６だけの場合より分離作用が確実のものとなる。
トエッチングにより、埋込み層３２に達するＶ型分離溝
５１を形成し、その表面に二酸化シリコン膜５２を形成
し、その上に多結晶シリコン５３を堆積して溝を充填す
る（図２（Ａ））。このような構造により、Ｐ+ 型分離
領域３６だけの場合より分離作用が確実のものとなる。
【００１８】次に、図２（Ｂ）に示すように、第２の単
結晶シリコン基体３１の部分３８の主面３５からＰ型領
域６１をリング状に形成し、その内にリング状に高濃度
（低抵抗率）のＮ+ 型のソース領域６２を形成し、ソー
ス領域６２の内側のＰ型領域６１のリング状の部分がチ
ャンネル領域６４となるようにその上にゲート絶縁膜６
５を介してゲート電極（Ｇ）６６を形成し、ソース領域
６２とＰ型領域６１に接続するソース電極（Ｓ）６３を
形成し、第１の単結晶シリコン基体４１の主面４５にド
レイン電極（Ｄ）６７を形成することにより、主面３５
上のソース電極６３から主面４５上のドレイン電極６７
にいたる電流経路を有するパワーＦＥＴを構成する。一
方、ＰＮ接合分離されたＮ- 型の部分３７には主面３５
から高濃度（低抵抗率）のＰ+ 型のソースおよびドレイ
ン領域７１，７２を形成し、その上にソース電極（Ｓ）
７６およびドレイン電極（Ｄ）７７をそれぞれ接続形成
し、チャンネル領域７３上にゲート絶縁膜７４を介して
ゲート電極（Ｇ）７５を形成して制御回路の一部を構成
する素子としてのＦＥＴを形成する。
結晶シリコン基体３１の部分３８の主面３５からＰ型領
域６１をリング状に形成し、その内にリング状に高濃度
（低抵抗率）のＮ+ 型のソース領域６２を形成し、ソー
ス領域６２の内側のＰ型領域６１のリング状の部分がチ
ャンネル領域６４となるようにその上にゲート絶縁膜６
５を介してゲート電極（Ｇ）６６を形成し、ソース領域
６２とＰ型領域６１に接続するソース電極（Ｓ）６３を
形成し、第１の単結晶シリコン基体４１の主面４５にド
レイン電極（Ｄ）６７を形成することにより、主面３５
上のソース電極６３から主面４５上のドレイン電極６７
にいたる電流経路を有するパワーＦＥＴを構成する。一
方、ＰＮ接合分離されたＮ- 型の部分３７には主面３５
から高濃度（低抵抗率）のＰ+ 型のソースおよびドレイ
ン領域７１，７２を形成し、その上にソース電極（Ｓ）
７６およびドレイン電極（Ｄ）７７をそれぞれ接続形成
し、チャンネル領域７３上にゲート絶縁膜７４を介して
ゲート電極（Ｇ）７５を形成して制御回路の一部を構成
する素子としてのＦＥＴを形成する。
【００１９】図３は図２の実施例の一部変更例を示す断
面図である。Ｐ+ 型の分離領域３６内に異方性のドライ
エッチングにより、埋込み層３２に達する垂直な側壁８
１を有した溝を形成し、この側壁上に二酸化シリコン膜
８２を形成し、その上に多結晶シリコン８３を堆積して
溝を充填する。このような構造により、図２（Ａ）と同
様にＰ型分離領域３６だけの場合より分離作用が確実の
ものとなる。
面図である。Ｐ+ 型の分離領域３６内に異方性のドライ
エッチングにより、埋込み層３２に達する垂直な側壁８
１を有した溝を形成し、この側壁上に二酸化シリコン膜
８２を形成し、その上に多結晶シリコン８３を堆積して
溝を充填する。このような構造により、図２（Ａ）と同
様にＰ型分離領域３６だけの場合より分離作用が確実の
ものとなる。
【００２０】以上の図１乃至図３の実施例の説明におい
て、第１および第２の単結晶シリコン基体４１，３１お
よび単結晶シリコン層４２をＮ（Ｎ+ ，Ｎ- ）型とし、
分離領域３６および埋込み層３２をＰ（Ｐ+ ）型として
説明したが、Ｎ型とＰ型とを逆にして、第１および第２
の単結晶シリコン基体および単結晶シリコン層をＰ（Ｐ
+ ，Ｐ- ）型とし、分離領域および埋込み層をＮ
（Ｎ+ ）型とすることも可能である。またこの場合は、
図２（Ｂ）におけるソース、ドレイン領域およびチャン
ネル領域等のＮ型とＰ型も当然逆になる。
て、第１および第２の単結晶シリコン基体４１，３１お
よび単結晶シリコン層４２をＮ（Ｎ+ ，Ｎ- ）型とし、
分離領域３６および埋込み層３２をＰ（Ｐ+ ）型として
説明したが、Ｎ型とＰ型とを逆にして、第１および第２
の単結晶シリコン基体および単結晶シリコン層をＰ（Ｐ
+ ，Ｐ- ）型とし、分離領域および埋込み層をＮ
（Ｎ+ ）型とすることも可能である。またこの場合は、
図２（Ｂ）におけるソース、ドレイン領域およびチャン
ネル領域等のＮ型とＰ型も当然逆になる。
【００２１】
【発明の効果】以上説明したように本発明では単結晶シ
リコンのみを鏡面研磨するために均一性よく、かつ、生
産性よく半導体装置用貼り合わせ基板の製造が可能とな
り、量産に適したものとなる。
リコンのみを鏡面研磨するために均一性よく、かつ、生
産性よく半導体装置用貼り合わせ基板の製造が可能とな
り、量産に適したものとなる。
【００２２】また、研磨工程や接合熱処理工程において
単結晶シリコン基板の内に二酸化シリコン膜および多結
晶シリコン膜が埋め込まれていないから、基板の反りが
大きくなったり素子領域の単結晶シリコンを歪ませ、転
位を発生させてしまうなどの問題は発生しない。
単結晶シリコン基板の内に二酸化シリコン膜および多結
晶シリコン膜が埋め込まれていないから、基板の反りが
大きくなったり素子領域の単結晶シリコンを歪ませ、転
位を発生させてしまうなどの問題は発生しない。
【００２３】具体的には、図４の従来技術により製造し
た基板の表面をライトエッチングして光学顕微鏡で観察
したところエッチピット密度は約１０4 個／ｃｍ2 であ
るのに対し、本発明により製造した基板のエッチピット
密度は１０2 個／ｃｍ2 以下と改善された。
た基板の表面をライトエッチングして光学顕微鏡で観察
したところエッチピット密度は約１０4 個／ｃｍ2 であ
るのに対し、本発明により製造した基板のエッチピット
密度は１０2 個／ｃｍ2 以下と改善された。
【００２４】また、図４の従来技術により製造した基板
の反りはＷＡＲＰ値で５０−１００μｍであるのに対
し、本発明により製造した基板の反りは同値で４０μｍ
以下に減ることも確認された。
の反りはＷＡＲＰ値で５０−１００μｍであるのに対
し、本発明により製造した基板の反りは同値で４０μｍ
以下に減ることも確認された。
【図１】本発明の実施例を製造工程順に示した断面図で
ある。
ある。
【図２】図１による基板を用いて集積回路を製造する実
施例を示した断面図である。
施例を示した断面図である。
【図３】図２（Ａ）の工程を変更した実施例を示した断
面図である。
面図である。
【図４】従来技術を製造工程順に示した断面図である。
１０ 単結晶シリコン基板 １１ 二酸化シリコン膜 １２ 多結晶シリコン層 １３ 単結晶シリコン支持基板 ２０ 単結晶シリコン基板１０の厚い部分 ２１ 単結晶シリコン基板１０の薄い部分 ２２，２３，２４，２５，２６ 基板の面 ３０ 第２の単結晶シリコン基板 ３１ 第２の単結晶シリコン基体 ３２ 埋込み層 ３３，３４ 第２の単結晶シリコン基板３０の主面 ３５ 第２の単結晶シリコン基板３０の主面３３を研
磨して得られた主面 ３６ 分離領域 ３７ 第２の単結晶シリコン基体３１の埋込み層３２
上の部分 ３８ 第２の単結晶シリコン基体３１の埋込み層３２
上以外の部分 ４０ 第１の単結晶シリコン基板 ４１ 第１の単結晶シリコン基体 ４２ 単結晶シリコン層 ４３，４４ 第１の単結晶シリコン基板４０の主面 ４５ 第１の単結晶シリコン基板４０の主面４４を研
磨して得られた主面 ５１ Ｖ型分離溝 ５２，８２ 二酸化シリコン膜 ５３，８３ 多結晶シリコン ６１ Ｐ型領域 ６２，７１ ソース領域 ６３，７６ ソース電極 ６４，７３ チャンネル領域 ６５，７４ ゲート絶縁膜 ６６，７５ ゲート電極 ６７，７７ ドレイン電極 ７２ ドレイン領域 ８１ 溝の垂直な側壁
磨して得られた主面 ３６ 分離領域 ３７ 第２の単結晶シリコン基体３１の埋込み層３２
上の部分 ３８ 第２の単結晶シリコン基体３１の埋込み層３２
上以外の部分 ４０ 第１の単結晶シリコン基板 ４１ 第１の単結晶シリコン基体 ４２ 単結晶シリコン層 ４３，４４ 第１の単結晶シリコン基板４０の主面 ４５ 第１の単結晶シリコン基板４０の主面４４を研
磨して得られた主面 ５１ Ｖ型分離溝 ５２，８２ 二酸化シリコン膜 ５３，８３ 多結晶シリコン ６１ Ｐ型領域 ６２，７１ ソース領域 ６３，７６ ソース電極 ６４，７３ チャンネル領域 ６５，７４ ゲート絶縁膜 ６６，７５ ゲート電極 ６７，７７ ドレイン電極 ７２ ドレイン領域 ８１ 溝の垂直な側壁
Claims (7)
- 【請求項１】 第１および第２の主面を有する第１導電
型の第１の単結晶シリコン基板と、第１および第２の主
面を有し該第２の主面が前記第１の単結晶シリコン基板
の第１の主面と接合した第１導電型の第２の単結晶シリ
コン基板と、前記第２の単結晶シリコン基板の接合面と
なる第２の主面に選択的に形成された第２導電型の埋込
み層と、前記第２の単結晶シリコン基板の第１の主面か
ら前記埋込み層に達して形成され、該第２の単結晶シリ
コン基板を前記埋込み層上の第１導電型の部分とそれ以
外の第１導電型の部分とにＰＮ接合分離する第２導電型
の分離領域とを有したことを特徴とする半導体装置用貼
り合わせ基板。 - 【請求項２】 前記第１の単結晶シリコン基板は、低抵
抗率の第１導電型の単結晶シリコン基体と、前記単結晶
シリコン基体上に形成され、該単結晶シリコン基体より
高抵抗率の第１導電型の単結晶シリコン層とを有して構
成され、該単結晶シリコン層の上面が前記第１の単結晶
シリコン基板の接合面である第１の主面となっており、
かつ、前記第１導電型の第２の単結晶シリコン基板は前
記第１の単結晶シリコン基板の単結晶シリコン基体より
高抵抗率であることを特徴とする請求項１に記載の半導
体装置用貼り合わせ基板。 - 【請求項３】 前記第２の単結晶シリコン基板の前記埋
込み層上以外の第１導電型の部分から前記第１の単結晶
シリコン基板にかけて第１の素子形成領域とし、前記第
２の単結晶シリコン基板の前記埋込み層上の前記分離領
域により囲まれた第１導電型の部分を第２の素子形成領
域としたことを特徴とする請求項１もしくは請求項２に
記載の半導体装置用貼り合わせ基板。 - 【請求項４】 前記第１の素子形成領域は前記第２の単
結晶シリコン基板の第１の主面上の電極から前記第１の
単結晶シリコン基板の第２の主面上の電極にいたる電流
経路を有するパワー素子を形成する領域であり、前記第
２の素子形成領域は前記第２の単結晶シリコン基板の第
１の主面上のみに電極を有する制御回路素子を形成する
領域であることを特徴とする請求項３に記載の半導体装
置用貼り合わせ基板。 - 【請求項５】 前記第２導電型の分離領域内に表面に絶
縁膜を有するＶ字形状の溝が形成され、該分離領域とと
もに該溝が絶縁分離構造を構成していることを特徴とす
る請求項１に記載の半導体装置用貼り合わせ基板。 - 【請求項６】 前記第２導電型の分離領域内に前記埋込
み層に達する垂直な側壁を有し該側壁上に絶縁膜を有す
る溝が形成され、該分離領域とともに該溝が絶縁分離構
造を構成していることを特徴とする請求項１に記載の半
導体装置用貼り合わせ基板。 - 【請求項７】 第１導電型の第１の単結晶シリコン基体
の一表面の全面上に該第１の単結晶シリコン基体より高
抵抗率の単結晶シリコン層を形成した第１の基板を用意
する工程と、前記第１の単結晶シリコン基体より高抵抗
率の第１導電型の第２の単結晶シリコン基体の一表面か
ら内部に選択的に第２導電型の埋込み層を形成した第２
の基板を用意する工程と、前記単結晶シリコン層の表面
と前記埋込み層が形成された前記第２の単結晶シリコン
基体の一表面とを当接させ熱処理により両者を接合させ
て前記第１および第２の基板から複合基板を形成する工
程と、前記複合基板の前記第１の単結晶シリコン基体の
露出せる他の表面および前記第２の単結晶シリコン基体
の露出せる他の表面をそれぞれ研磨して該複合基板の第
１および第２の単結晶シリコン基体をそれぞれ所定の厚
さにする工程と、前記第２の単結晶シリコン基体の前記
研磨により露出された表面から前記埋込み層に達する第
２導電型の分離領域を形成し、これにより前記第２の単
結晶シリコン基体を前記埋込み層上の第１導電型の部分
とそれ以外の第１導電型の部分とにＰＮ接合分離させる
工程とを有することを特徴とする半導体装置用貼り合わ
せ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28721792A JP2789965B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体装置用貼り合わせ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28721792A JP2789965B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体装置用貼り合わせ基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140293A JPH06140293A (ja) | 1994-05-20 |
| JP2789965B2 true JP2789965B2 (ja) | 1998-08-27 |
Family
ID=17714567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28721792A Expired - Fee Related JP2789965B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体装置用貼り合わせ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789965B2 (ja) |
-
1992
- 1992-10-26 JP JP28721792A patent/JP2789965B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140293A (ja) | 1994-05-20 |
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