JP2643015B2 - 完全誘電体分離基板の製造方法 - Google Patents
完全誘電体分離基板の製造方法Info
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- JP2643015B2 JP2643015B2 JP2214619A JP21461990A JP2643015B2 JP 2643015 B2 JP2643015 B2 JP 2643015B2 JP 2214619 A JP2214619 A JP 2214619A JP 21461990 A JP21461990 A JP 21461990A JP 2643015 B2 JP2643015 B2 JP 2643015B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体素子を形成すべき各活性領域間を絶
縁体を介在させて完全に分離する完全誘電体分離基板の
製造方法に関するものである。
縁体を介在させて完全に分離する完全誘電体分離基板の
製造方法に関するものである。
＜従来の技術＞ 従来、斯かる完全誘電体分離基板は一般に第３図に示
すような工程を経て製造される。即ち、先ず、第１の半
導体基板10を熱酸化して両面に熱酸化膜20,21を形成
し、張り合わせ技術により片面に支持基板となる第２の
半導体基板11を張り合わせる｛同図（ａ）｝。
すような工程を経て製造される。即ち、先ず、第１の半
導体基板10を熱酸化して両面に熱酸化膜20,21を形成
し、張り合わせ技術により片面に支持基板となる第２の
半導体基板11を張り合わせる｛同図（ａ）｝。
次に、誘電体分離すべき領域の熱酸化膜20をフォトエ
ッチング等により除去し、残存する熱酸化膜20をマスク
として第１の半導体基板10をエッチングすることにより
素子間分離用溝12を形成し｛同図（ｂ）｝、続いて、エ
ッチングにより露出した第１の半導体基板10面を熱酸化
すると、この熱酸化膜22が熱酸化膜21とつながって素子
分離がなされる｛同図（ｃ）｝。
ッチング等により除去し、残存する熱酸化膜20をマスク
として第１の半導体基板10をエッチングすることにより
素子間分離用溝12を形成し｛同図（ｂ）｝、続いて、エ
ッチングにより露出した第１の半導体基板10面を熱酸化
すると、この熱酸化膜22が熱酸化膜21とつながって素子
分離がなされる｛同図（ｃ）｝。
更に、素子間分離用溝12をポリシリコン膜30で埋め込
み｛同図（ｄ）｝、その後に第１の半導体基板10の表面
をエッチバック技術またはメカノケミカル研磨により所
望の深さまで削り｛同図（ｅ）｝、最後に、第１の半導
体基板10の表面を再び熱酸化して熱酸化膜23を形成する
こと｛同図（ｆ）｝、第１の半導体基板10が島状に完全
に分離された完全誘電体分離基板が出来上がる。
み｛同図（ｄ）｝、その後に第１の半導体基板10の表面
をエッチバック技術またはメカノケミカル研磨により所
望の深さまで削り｛同図（ｅ）｝、最後に、第１の半導
体基板10の表面を再び熱酸化して熱酸化膜23を形成する
こと｛同図（ｆ）｝、第１の半導体基板10が島状に完全
に分離された完全誘電体分離基板が出来上がる。
＜発明が解決しようとする課題＞ 然し乍ら、上述の製造方法には種々の問題がある。即
ち、同図（ｄ）に示す素子間分離用溝12を埋め込むため
のポリシリコン等の素材自体が各々有する埋め込み特性
に応じて素子間分離用溝12のアスペクト比（開口幅と深
さ）を最適になるよう設定しなければならず、更に、素
子間分離用溝12の底部におけるボイドの問題もあり、埋
め込みに関連する工程が非常に複雑になる欠点がある。
ち、同図（ｄ）に示す素子間分離用溝12を埋め込むため
のポリシリコン等の素材自体が各々有する埋め込み特性
に応じて素子間分離用溝12のアスペクト比（開口幅と深
さ）を最適になるよう設定しなければならず、更に、素
子間分離用溝12の底部におけるボイドの問題もあり、埋
め込みに関連する工程が非常に複雑になる欠点がある。
また、特にバイポーラICで必要となる埋め込み拡散層
やコレクタコンタクト層を形成するに際し、複数回の拡
散工程を要して工程が煩雑になる問題もある。即ち、埋
め込み拡散層を形成する場合には、同図（ａ）において
第１の半導体基板10を熱酸化する以前に該半導体基板10
と熱酸化膜21との界面付近に不純物を予め拡散して拡散
層を形成しておき、コレクタコンタクト層は、同図
（ｃ）において第１の半導体基板10を熱酸化する以前に
エッチングにより露出している半導体基板10の溝側面に
不純物を拡散して形成する。従って、少くとも２回の拡
散工程を必要とする。特に、アスペクト比の高い素子間
分離用溝12ではコレクタコンタクト層の形成のための拡
散時に深さ方向の不純物濃度の均一性が保てないので、
高品質のコレクタコンタクト層を得られない問題もあ
る。
やコレクタコンタクト層を形成するに際し、複数回の拡
散工程を要して工程が煩雑になる問題もある。即ち、埋
め込み拡散層を形成する場合には、同図（ａ）において
第１の半導体基板10を熱酸化する以前に該半導体基板10
と熱酸化膜21との界面付近に不純物を予め拡散して拡散
層を形成しておき、コレクタコンタクト層は、同図
（ｃ）において第１の半導体基板10を熱酸化する以前に
エッチングにより露出している半導体基板10の溝側面に
不純物を拡散して形成する。従って、少くとも２回の拡
散工程を必要とする。特に、アスペクト比の高い素子間
分離用溝12ではコレクタコンタクト層の形成のための拡
散時に深さ方向の不純物濃度の均一性が保てないので、
高品質のコレクタコンタクト層を得られない問題もあ
る。
本発明は、このような従来の問題点に鑑みてなされた
ものであり、アスペスト比やボイドの問題を考慮する必
要がなく、また、コレクタコンタクト層を簡易な工程で
形成でき、且つ深さ方向の不純物濃度を制御して高品質
のコレクタコンタクト層を形成できるような完全誘電体
分離基板の製造方法を提供することを技術的課題とする
ものである。
ものであり、アスペスト比やボイドの問題を考慮する必
要がなく、また、コレクタコンタクト層を簡易な工程で
形成でき、且つ深さ方向の不純物濃度を制御して高品質
のコレクタコンタクト層を形成できるような完全誘電体
分離基板の製造方法を提供することを技術的課題とする
ものである。
＜課題を解決するための手段＞ 本発明は、上記した課題を達成するための技術的手段
として、完全誘電体分離基板の製造を次のような方法で
行うようにした。即ち、第１の半導体基板における分離
領域となる箇所にのみ酸化膜パターンを残存する分離領
域形成工程と、不純物を含有したポリシリコンのサイド
ウォールを前記酸化膜の側面に形成するサイドウォール
形成工程と、前記酸化膜パターンをマスクとして選択エ
ピタキシャル成長層を形成する活性領域形成工程と、前
記選択エピタキシャル成長層の表面に埋め込み拡散層を
形成する埋め込み拡散層形成工程と、前記埋め込み拡散
層の表面に酸化膜を介在して支持基板となる第２の半導
体基板を張り合わせる張り合わせ工程と、前記第１の半
導体基板を前記選択エピタキシャル成長層の裏面および
前記酸化膜が露出するまで研磨する活性領域分離工程と
を有することを特徴としている。
として、完全誘電体分離基板の製造を次のような方法で
行うようにした。即ち、第１の半導体基板における分離
領域となる箇所にのみ酸化膜パターンを残存する分離領
域形成工程と、不純物を含有したポリシリコンのサイド
ウォールを前記酸化膜の側面に形成するサイドウォール
形成工程と、前記酸化膜パターンをマスクとして選択エ
ピタキシャル成長層を形成する活性領域形成工程と、前
記選択エピタキシャル成長層の表面に埋め込み拡散層を
形成する埋め込み拡散層形成工程と、前記埋め込み拡散
層の表面に酸化膜を介在して支持基板となる第２の半導
体基板を張り合わせる張り合わせ工程と、前記第１の半
導体基板を前記選択エピタキシャル成長層の裏面および
前記酸化膜が露出するまで研磨する活性領域分離工程と
を有することを特徴としている。
＜作用＞ 従来の製造方法のように、エッチングにより素子間分
離用溝を形成して絶縁分離領域を設けるのではなく、絶
縁分離領域を、半導体基板にパターニングして残存した
酸化膜により予め形成しておくので、分離領域を後工程
で埋め込む必要がなくなり、分離領域のアスペクト比や
ボイドの問題を回避することができるとともに、工程数
も大幅に削減できる。
離用溝を形成して絶縁分離領域を設けるのではなく、絶
縁分離領域を、半導体基板にパターニングして残存した
酸化膜により予め形成しておくので、分離領域を後工程
で埋め込む必要がなくなり、分離領域のアスペクト比や
ボイドの問題を回避することができるとともに、工程数
も大幅に削減できる。
さらに、コレクトコンタクト層を、選択エピタキシャ
ン成長を行う以前に不純物を含有したポリシリコンのサ
イドウォールを形成することにより組み込み、埋め込み
拡散層を、選択エピタキシャル成長を行った後に不純物
を拡散することにより組み込みできるので、深さ方法の
不純物濃度を制御でき、高品質のコレクタコンタクト層
を形成できる。
ン成長を行う以前に不純物を含有したポリシリコンのサ
イドウォールを形成することにより組み込み、埋め込み
拡散層を、選択エピタキシャル成長を行った後に不純物
を拡散することにより組み込みできるので、深さ方法の
不純物濃度を制御でき、高品質のコレクタコンタクト層
を形成できる。
＜実施例＞ 以下、本発明の好ましい実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
第１図は本発明の一実施例を製造工程順に示した断面
図である。先ず、同図（ａ）に示すように、第１のＮ型
半導体基板100の表面を熱酸化して1.5μｍのシリコン熱
酸化膜200を形成する。この酸化膜200の形成はCVD法で
行うこともできる。続いて、通常のフォトリソグラフィ
技術によって分離領域となる部分に１μｍ幅のフォトレ
ジストパターン500を形成する。
図である。先ず、同図（ａ）に示すように、第１のＮ型
半導体基板100の表面を熱酸化して1.5μｍのシリコン熱
酸化膜200を形成する。この酸化膜200の形成はCVD法で
行うこともできる。続いて、通常のフォトリソグラフィ
技術によって分離領域となる部分に１μｍ幅のフォトレ
ジストパターン500を形成する。
次に、同図（ｂ）に示すように、フォトレジストパタ
ーンをマスクとしてドライエッチング技術により熱酸化
膜200をエッチングし、熱酸化膜パターン210を形成す
る。
ーンをマスクとしてドライエッチング技術により熱酸化
膜200をエッチングし、熱酸化膜パターン210を形成す
る。
そして、同図（ｃ）に示すように、不純物、例えばア
ンチモンを含有するポリシリコン膜400を減圧CVD技術に
よって5000Å堆積し、続いて、同図（ｄ）に示すよう
に、ドライエッチング技術によりポリシリコン膜400を
エッチングしてサイドウォール410を形成する。
ンチモンを含有するポリシリコン膜400を減圧CVD技術に
よって5000Å堆積し、続いて、同図（ｄ）に示すよう
に、ドライエッチング技術によりポリシリコン膜400を
エッチングしてサイドウォール410を形成する。
次に、同図（ｅ）に示すように、分離領域に残存した
熱酸化膜パターン210をマスクとして活性領域にELO（Ep
itaxial Lateral Overgrowth）技術を含む選択エピタキ
シャル技術によりＮ型の選択エピタキシャル成長層300
を約1.5μｍ形成し、その表面に、イオン注入または拡
散によりアンチモンの埋め込み拡散層310を形成する。
熱酸化膜パターン210をマスクとして活性領域にELO（Ep
itaxial Lateral Overgrowth）技術を含む選択エピタキ
シャル技術によりＮ型の選択エピタキシャル成長層300
を約1.5μｍ形成し、その表面に、イオン注入または拡
散によりアンチモンの埋め込み拡散層310を形成する。
更に、同図（ｆ）に示すように、酸化膜220を約１μ
ｍ形成する。この酸化膜220は、必要に応じてその表面
をエッチバック技術またはメカノケミカル研磨により平
坦化ししてもよい。
ｍ形成する。この酸化膜220は、必要に応じてその表面
をエッチバック技術またはメカノケミカル研磨により平
坦化ししてもよい。
そして、同図（ｇ）に示すように、上述の平坦な酸化
膜220面に、支持基板となる第２と半導体基板150を張り
合わせ技術により張り合わせた後に、第１の半導体基板
100の裏面をメカノケミカル研磨することにより、活性
領域である選択エピタキシャル成長層300、コレクタコ
ンタクト層となるサイドウォール410および分離領域で
ある熱酸化膜パターン210を露出させる。この場合、熱
酸化膜パターン210を研磨停止材として研磨してもよい
し、或いは所望の活性領域深さまで削り込んでもよい。
膜220面に、支持基板となる第２と半導体基板150を張り
合わせ技術により張り合わせた後に、第１の半導体基板
100の裏面をメカノケミカル研磨することにより、活性
領域である選択エピタキシャル成長層300、コレクタコ
ンタクト層となるサイドウォール410および分離領域で
ある熱酸化膜パターン210を露出させる。この場合、熱
酸化膜パターン210を研磨停止材として研磨してもよい
し、或いは所望の活性領域深さまで削り込んでもよい。
最後に、同図（ｈ）に示すように、選択エピタキシャ
ル成長層300を酸化して酸化膜230を形成すれば、活性領
域である選択エピタキシャル成長層300が島状に完全に
分離された完全誘電体分離基板が出来上がる。この基板
に素子を形成するに当たっては、酸化膜230の所望の領
域を開口して拡散技術により行う。
ル成長層300を酸化して酸化膜230を形成すれば、活性領
域である選択エピタキシャル成長層300が島状に完全に
分離された完全誘電体分離基板が出来上がる。この基板
に素子を形成するに当たっては、酸化膜230の所望の領
域を開口して拡散技術により行う。
この実施例において注目すべき点は、コレクタコンタ
クト層および埋め込み拡散層を組み込む方法にある。即
ち、コレクタコンタクト層は、選択エピタキシャル成長
を行う以前に不純物を含有したポリシリコンのサイドウ
ォール410を形成することにより組み込み、埋め込み拡
散層は、選択エピタキシャル成長を行った後に不純物を
拡散することにより組み込むものである。選択エピタキ
シャル成長法により活性領域を形成する手段を用いる製
造方法において埋め込み拡散層を予め形成することが困
難であったのを、選択エピタキシャル成長層300面に第
２の半導体基板150を張りつけることで可能にしてい
る。
クト層および埋め込み拡散層を組み込む方法にある。即
ち、コレクタコンタクト層は、選択エピタキシャル成長
を行う以前に不純物を含有したポリシリコンのサイドウ
ォール410を形成することにより組み込み、埋め込み拡
散層は、選択エピタキシャル成長を行った後に不純物を
拡散することにより組み込むものである。選択エピタキ
シャル成長法により活性領域を形成する手段を用いる製
造方法において埋め込み拡散層を予め形成することが困
難であったのを、選択エピタキシャル成長層300面に第
２の半導体基板150を張りつけることで可能にしてい
る。
＜発明の効果＞ 以上のように本発明の完全誘電体分離基板の製造方法
によると、半導体基板に残存した酸化膜パターンにより
絶縁分離領域を予め形成しておくので、分離領域を後工
程で埋め込む必要がなくなり、分離領域のアスペクト比
やボイトの問題を回避することができるとともに、工程
数も大幅に削減できる。しかも、分離深さを十分に取れ
る利点がある。
によると、半導体基板に残存した酸化膜パターンにより
絶縁分離領域を予め形成しておくので、分離領域を後工
程で埋め込む必要がなくなり、分離領域のアスペクト比
やボイトの問題を回避することができるとともに、工程
数も大幅に削減できる。しかも、分離深さを十分に取れ
る利点がある。
また、コレクタコンタクト層をポリシリコンのサイド
ウォールにより形成できるため、深さ方向の不純物濃度
を制御でき、高品質のコレクタコンタクト層を形成でき
る。
ウォールにより形成できるため、深さ方向の不純物濃度
を制御でき、高品質のコレクタコンタクト層を形成でき
る。
第１図（ａ）〜（ｈ）は本発明の一実施例を製造工程順
に示した断面図、 第２図（ａ）〜（ｆ）は従来の製造方法を製造工程順に
示した断面図である。 100……第１の半導体基板 150……第２の半導体基板 210……熱酸化膜パターン 220……酸化膜 300……選択エピタキシャル成長層 310……埋め込み拡散層 410……サイドウォール
に示した断面図、 第２図（ａ）〜（ｆ）は従来の製造方法を製造工程順に
示した断面図である。 100……第１の半導体基板 150……第２の半導体基板 210……熱酸化膜パターン 220……酸化膜 300……選択エピタキシャル成長層 310……埋め込み拡散層 410……サイドウォール
Claims (1)
- 【請求項１】第１の半導体基板における分離領域となる
箇所にのみ酸化膜パターンを残存する分離領域形成工程
と、不純物を含有したポリシリコンのサイドウォールを
前記酸化膜の側面に形成するサイドウォール形成工程
と、前記酸化膜パターンをマスクとして選択エピタキシ
ャル成長層を形成する活性領域形成工程と、前記選択エ
ピタキシャル成長層の表面に埋め込み拡散層を形成する
埋め込み拡散層形成工程と、前記埋め込み拡散層の表面
に酸化膜を介在して支持基板となる第２の半導体基板を
張り合わせる張り合わせ工程と、前記第１の半導体基板
を前記選択エピタキシャル成長層の裏面および前記酸化
膜が露出するまで研磨する活性領域分離工程とを有する
ことを特徴とする完全誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214619A JP2643015B2 (ja) | 1990-08-13 | 1990-08-13 | 完全誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214619A JP2643015B2 (ja) | 1990-08-13 | 1990-08-13 | 完全誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496348A JPH0496348A (ja) | 1992-03-27 |
| JP2643015B2 true JP2643015B2 (ja) | 1997-08-20 |
Family
ID=16658729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214619A Expired - Fee Related JP2643015B2 (ja) | 1990-08-13 | 1990-08-13 | 完全誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643015B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612164A1 (en) * | 1993-02-19 | 1994-08-24 | AT&T Corp. | Rapidly tunable windeband integrated optical filter |
| FR2812451B1 (fr) * | 2000-07-28 | 2003-01-10 | St Microelectronics Sa | Procede de fabrication d'un ensemble silicium sur isolant a ilots minces semi-conducteurs entoures d'un materiau isolant |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928375A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用基板およびその製造方法 |
| JPS61154142A (ja) * | 1984-12-27 | 1986-07-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-08-13 JP JP2214619A patent/JP2643015B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496348A (ja) | 1992-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080502 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |