KR0161434B1 - 반도체 장치의 로커스와 트랜치 조합형 소자분리 방법 - Google Patents

반도체 장치의 로커스와 트랜치 조합형 소자분리 방법 Download PDF

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Abstract

공정이 단순하고 제조원가를 감소할 수 있는 새로운 로커스와 트랜치 조합형 소자분리 방법이 포함되어 있다. 본 발명은 필드산화막이 얇아지는 효과(Field Oxide Thinning Effect)를 이용하여, 1회의 사진공정만으로 메모리 셀내의 가장 미세영역인 BC와 BC 사이 영역만을 트랜치로 소자분리하고, 나머지 영역은 모두 로커스로 소자분리하는 것을 특징으로 한다. 본 발명은 1회의 사진공정만을 사용하므로, 공정이 단순화된 소자분리를 형성할 수 있고 제조원가 감소의 잇점이 있다.

Description

반도체장치의 로커스와 트랜치 조합형 소자분리 방법
제1도는 반도체장치의 소자분리 피치(Isolation Pitch)의 평면도이다.
제2도 내지 제11도는 본 발명의 제1실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법을 나타내는 도면이다.
제12도는 본 발명의 제2실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법중 트랜치 형성을 나타내는 도면이다.
제13도는 본 발명의 제3실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법중 트랜치 형성을 나타내는 도면이다.
제14도는 본 발명의 제4실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법중 트랜치 형성을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1,11,31,51 : 실리콘기판 3,13,33,53 : 패드산화막
5,15,35,55 : 질화막 7 : 절연막
17,37,57 : 스페이서 9,39 : 필드산화막
11 : 트랜치 513 : 폴리실리콘
515 : L자형 막
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 로커스(Locos)와 트랜치(Trench)를 조합한 소자분리 방법에 관한 것이다.
근래 반도체소자의 고집적화에 따라, 소자분리 기술은, 기존의 로커스 소자분리 방법의 한계로 인하여, 트랜치 소자부분리 방법으로 방향을 전환하고 있다.
종래의 로커스 소자분리 방법은, 넓은 부위와 좁은 부위를 동시에 소자분리할 수 있다는 장점을 갖고 있지만, 반도체소자가 서브마이크론으로 감소함에 따라 여러가지 문제점이 나타나고 있다.
예컨데, 패드산화막과 질화막의 응력으로 인하여, 산화공정시 실리콘기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여, 채널저지이온의 측면확산 및 측면산화에 의한 버즈비크(Bird's Beak)가 발생하여, 유효소자면적을 감소시키는 결점이 있다.
종래의 트랜치 소자분리 방법은, 미세한 좁은 부위를 쉽게 소자분리할 수 있는 장점이 있으나, 넓은 부위의 트랜치를 필링(Filling)하기가 어렵고, 트랜치에 의한 소자분리만으로는 유효소자 영역간의 누설전류가 발생하는 문제점이 있다.
상기와 같은 로커스 소자분리 방법과 트랜치 소자분리 방법의 문제점을 해걸하기 위하여, 로커스와 트랜치 소자분리 방법을 조합한 새로운 소자분리 방법, 예컨데 로커스와 트랜치 조합형 소자분리 방법이 대두되고 있다.
종래의 로커스와 트랜치 조합형 소자분리 방법은, 메모리 셀(Cell)배열부와 주변회로부를 갖는 반도체장치에 있어서, 주변회로부의 비활성영역을 로커스 소자분리 방법에 의해 형성되는 제1분리 절연막으로 구성하고, 메모리 셀배열부의 비활성영역을 트랜치 소자분리 방법에 의해 형성되는 제2분리 절연막으로 구성한다.
따라서 종래의 로커스와 트랜치 조합형 소자분리 방법은, 주변회로부의 제1분리 절연막 형성과 메모리 셀배열부의 제2분리 절연막 형성을 위해서 2회의 사진공정을 사용해야 하므로, 제조공정이 복잡하다는 문제점이 있다.
따라서, 본 발명의 목적은, 1회의 사진공정을 사용하여, 메모리 셀내의 매몰콘택(Buried Contact, 이하 BC로 명기함)과 매몰콘택 사이 영역, 즉 소자분리가 가장 취약한 미세영역만을 트랜치로 소자분리하고, 나머지 영역은 모두 로커스로 소자분리하므로써, 제조공정을 단순화한 로커스와 트랜치 조합형 소자분리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 로커스와 트랜치 조합형 소자분리 방법은, 실리콘기판의 전면에 로커스, 세폭스(SEPOX)등의 통상의 소자분리방법으로 버퍼막(Buffer Layer)을 형성하는 공정; 상기 버퍼막을 사진 및 식각공정에 의해 식각하여, 비활성영역을 오픈(Open)시키고 버퍼막 패턴을 형성하는 공정; 상기 결과물의 전면에 절연막을 침적하는 공정; 상기 결과물을 산화하여 필드(Field)산화막을 형성하거나, 또는 필드산화막 형성전에 상기 절연막을 식각하여 버퍼막측면에 스페이서(Spacer)를 형성한 후 필드산화막을 형성하는 공정; 상기 필드산화막을 일정두께 에치백(Etch-back)하여 소자분리의 가장 미세한 부분, 즉 BC와 BC사이 영역을 오픈시키는 공정; 상기 결과물의 오픈된 BC와 BC사이 영역에만 트랜치를 형성하는 공정; 상기 트랜치를 필링(Filling)시키는 공정; 상기 버퍼막 패턴을 식각공정에 의해 제거하는 공정을 포함하거나, 혹은 다른 방법으로서, 실리콘기판의 전면에 통상의 소자분리방법으로 버퍼막(Buffer Layer)을 형성하는 공정; 상기 버퍼막을 사진/식각공정에 의해 식각하여, 비활성영역을 오픈(Open)시키고 버퍼막 패턴을 형성하는 공정; 상기 오픈된 지역에 필드산화막 형성하는 공정; 상기 결과물의 전면에 절연막을 침적하는 공정; 상기 절연막을 식각하여 버퍼막측면에 스페이서(Spacer)를 형성하는 공정; 상기 필드산화막을 건식식각하여 소자분리의 가장 미세한 부분, 즉 BC와 BC사이 영역을 오픈시키는 공정; 상기 결과물의 오픈된 BC와 BC사이 영역에만 트랜치를 형성하는 공정; 상기 트랜치를 필링(Filling)시키는 공정; 상기 버퍼막 패턴을 식각공정에 의해 제거하는 공정을 포함하거나, 혹은 다른 방법으로서, 실리콘기판의 전면에 통상의 소자분리방법으로 버퍼막(Buffer Layer)을 형성하는 공정; 상기 버퍼막을 사진 및 식각공정에 의해 식각하여, 비활성영역을 오픈(Open)시키고 버퍼막 패턴을 형성하는 공정; 상기 버퍼막 패턴 측면에 L자 형의 막을 사진 및 식각공정에 의해 형성하는 공정; 상기 결과물의 전면에 절연막을 침적하는 공정; 상기 절연막을 식각하여 버퍼막측면에 스페이서(Spacer)를 형성한 후 필드산화막을 형성하는 공정; 상기 필드산화막을 일정두께 에치백하여 소자분리의 가장 미세한 부분, 즉 BC와 BC사이 영역을 오픈시키는 공정; 상기 결과물의 오픈된 BC와 BC사이 영역에만 트랜치를 형성하는 공정; 상기 트랜치를 필링(Filling)시키는 공정; 상기 버퍼막 패턴을 식각공정에 의해 제거하는 공저을 포함하는 것을 특징으로 한다.
따라서 상기 본 발명의 로커스 및 트랜치 조합형 소자분리 방법에 의하면, 1회의 사진공정만을 사용하여, 셀내의 BC와 BC사이 영역, 즉 소자분리가 가장 취약한 미세영역만을 트랜치로 소자분리하고, 나머지 영역은 모두 로커스로 소자분리하므로, 종래의 로커스와 트랜치 조합형 소자분리 방법에 비해 제조공정이 단순하다.
이하 첨부한 도면을 참조하여 본 발명의 각 실시예를 더욱 상세히 설명한다.
제1도는 본 발명의 로커스/트랜치 조합형 소자분리 제조방법을 설명하기 위한 소자분리피치(Isolation Pitch)의 평면도이다.
X는 BC와 BC사이의 소자분리피치를 나타내고, X'는 절연막 스페이서 형성 후, 또는 절연막 침적 및 식각 후 BC와 BC사이의 소자분리피치를 나타낸다.
Y는 DC(Direct Contact)와 DC사이의 소자분리피치를 나타내고, Y'는 절연막 스페이서 형성 후, 또는 절연막 침적 및 식각 후 DC와 DC사이의 소자분리피치를 나타낸다.
제2도 내지 제11도는 본 발명의 제1실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법을 나타내는 도면으로서, 제2도 내지 제6도는 제1도 A영역의 단면도를 나타내고, 제7도 내지 제11도는 제1도 B영역의 단면도를 나타낸다.
제2도 및 제7도는 버퍼막 패턴및 절연막 형성 공정으로서, 실리콘기판(1)의 전면에, 로커스 또는 세폭스(SEPOX)등의 통상적인 소자분리 방법에 의해 버퍼막(Buffer Layer), 예컨대 패드산화막(3)을 열산화법으로 먼저 성장시키고, 이어서 질화막을 저압화학기상증착법(Low Pressure Chemical Vapor Deposition)으로 순차적으로 적층형성한다.
이때 버퍼막을 패드산화막, 폴리실리콘, 질화막에 의해 순차적으로 형성하여 사용할 수 있는 데, 이를 PBL(Poly Buffered LOCOS)방법이라 한다.
이후 상기 질화막을 사진 및 건식식각공정에 의해 식각하여, 비활성영역을 오픈(Open)시키고, 질화막 패턴(5)을 형성한다. 이때 셀배열부와 주변회로부에 넓은 비활성영역이 형성된다.
상기 비활성영역을 오픈시킬 때, 상기 버퍼막이 패드산화막과 질화막에 의해 순차적으로 형성된 경우에는, 상기 질화막만 식각하여 오픈시키거나 또는 상기 질화막과 패드산화막까지 건식 또는 습식식각하여 오픈시키고, 상기 버퍼막이 패드산화막, 폴리실리콘, 질화막에 의해 순차적으로 형성된 경우에는, 상기 질화막만 식각하여 오픈시키거나 또는 상기 질화막과 폴리실리콘까지 식각하여 오픈시킨다.
다음에 상기 질화막 패턴(5)이 형성된 결과물의 전면에 화학기상증착법에 의해 절연막(7), 예컨데 폴리실리콘을 1000Å이하의 두께로 침적한다.
이때 상기 절연막(7)으로 폴리실리콘, 고온산화막(HTO), 실리콘질화막(SiN)들의 독립층 또는 조합층을 사용할 수 있다.
제3도 및 제8도는 필드산화를 진행하는 공정으로서, 상기 결과물을 열산화법에 의해 필드산화하여 필드산화막(9)을 형성한다.
이때 상기 절연막(7)의 두께 1000Å이하는 전부 산화가 이루어지고, 필드산화막이 얇아지는 효과(Field Oxide Thinning Effect, 소자분리 패턴의 간격이 좁으면 좁을수록 필드산화막 두께가 적게 자라는 특성)에 의하여, BC와 BC사이 영역의 필드산화막 두께와 DC와 DC사이 영역의 필드산화막 두께가 차이가 나게 된다.
예컨데 BC와 BC사이의 거리가 0.15㎛일때, 필드산화막을 2000Å 성장시키면, BC와 BC사이 영역은 800Å정도의 필드화막이 성장하고 DC(Direct Contact)와 DC사이 영역은 2300Å정도 성장하게 된다.
제4도 및 제9도는 트랜치 형성공정으로서, 건식산화막식각 방식에 의해, 상기의 결과물을 일정두께 에치백(Etchback)하여, 소자분리의 가장 작은 영역, 즉 BC와 BC사이 영역에서 상기 실리콘기판(1)이 노출되도록 식각한다.
예컨데 800Å을 에치백하면, BC와 BC사이의 영역에서는 상기 실리콘기판이 노출되고, DC와 DC사이의 영역에서는 800Å의 산화막만이 식각된다.
이때 상기 질화막 패턴(5)위에 형성된 필드산화막 부분은 식각이 되고, 상기 질화막 패턴(5) 측면에 형성된 필드산화막 부분은, 상기 질화막 패턴(5)의 단차에 의해 두께가 두꺼우므로, 식각시 잔류 필드산화막(9a)이 남게 된다. 또한 DC와 DC사이의 영역은 로커스 구조의 필드산화막(9b)이 남는다.
이후 트랜치(11)를 형성하면, BC와 BC사이의 영역에만 트랜치가 형성된다.
제5도 및 제10도는 트랜치(11)를 필링(Filling)시키는 공정으로서, 상기 결과물의 전면에 산화막 계열이나 질화막 계열을 침적시킨 후, 건식식각에 의해 에치백 하는 방법(Layer Deposition Etch Back), 또는 산화막 계열이나 질화막 계열을 채운 후(Filling), 화학적기계적 폴리싱 하는 방법(Layer Filling Chemical Mechanical Polishing), 또는 열산화방법(Thermal Oxidatin)을 사용하여 상기 트랜치(11)를 필링시킨다.
제6도 및 제11도는 완성된 소자분리 모습이다.
상기 결과물에서 질화막 패턴(5)과 패드산화막(3)을 습식식각방식으로 제거하여 BC와 BC사이 영역의 최종트랜치(11a)를 완성하고, DC와 DC사이 영역의 최종로커스(9c)를 완성한다.
제12도는 본 발명의 제2실시예에 의한 반도체장치의 로커스 및 트랜치 조합형 소자분리 방법중에서 트랜치형성을 나타내는 도면이다.
제2도 및 제7도에서와 동일한 방법으로, 실리콘기판(11)의 전면에 로커스 또는 세폭스등의 통상적인 소자분리 방법에 의해 버퍼막, 예컨데 피드산화막(13), 질화막을 순차적으로 형성한다.
이후 상기 질화막을 사진 및 건식식각공정에 의해 식각하여, 비활성영역을 오픈시키고, 질화막 패턴(15)을 형성한다.
다음에 상기 질화막 패턴(15)이 형성된 결과물의 전면에, 화학기상증착법에 의해 절연막, 예컨데 폴리실리콘을 1000Å이하의 두께로 침적한다.
이때 상기 질연막으로 폴리실리콘, 고온산화막(HTO), 실리콘질화막(SiN)들의 독립층 또는 조합층을 사용할 수 있다.
이후에는 제2도 및 제7도에서와는 달리, 필드산화를 하지 않고 먼저 상기 절연막을 식각하여 상기 질화막 패턴(15) 측면에 스페이서(17)를 형성한다.
이때 상기 절연막을 식각하여 상기 스페이서(17) 형성시, 상기 절연막을 식각하거나, 또는 상기 절연막마을 식각하거나, 또는 상기 절연막과 하부의 패드산화막(13)까지 식각하여 상기 실리콘기판을 노출시키거나, 또는 상기 절연막, 패드산화막(13), 및 실리콘기판(11)까지 식각되도록 리세스(Recess)식각하여 상기 실리콘기판(11)을 노출시킨다.
이후 필드산화 공정부터는 제3도 및 제8도 이후의 공정순서를 따른다.
이때 BC와 BC사이간격이 너무 좁아, 상기 양쪽 스페이서(17)가 만나서 실리콘기판이 노출되지 않는 경우에는, 필드산화막 형성공정이후에 상기 스페이서(17)를 제거하여 상기 실리콘기판(11)을 노출시킨다.
또한, 상기 절연막을 식각하여 상기 스페이서(17) 형성시, 상기 절연막이 2가지의 조합층으로 형성된 경우에는, 상부의 층을 식각하여 스페이서를 형성하고, 이때 BC와 BC사이 간격이 너무 좁아서, 상기 양쪽 스페이서(17)가 만나서 상기 실리콘기판(11)이 노출되지 않는 경우에는, 상기 스페이서(17)의 두께를 조절하여 BC와 BC사이의 실리콘기판을 노출시키거나, 필드산화막 공정 이후에 상기 스페이서(17)를 제거하여 상기 실리콘기판(11)을 노출시킨다.
제13도는 본 발명의 제3실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법중에서 트랜치형성을 나타내는 도면이다.
제2도 및 제7도에서와 동일한 방법으로, 실리콘기판(31)의 전면에 로커스 또는 세폭스등의 통상적인 소자분리 방법에 의해 버퍼막, 예컨데 패드산화막(33), 질화막을 순차적으로 형성한다.
이후 상기 질화막을 사진 및 건식식각공정에 의해 식각하여, 비활성영역을 오픈시키고, 질화막 패턴(35)을 형성한다.
다음에 제2도 및 제7도에서와는 달리, 필드산화를 먼저 진행하여 필드산화막(39)을 형성한 다음, 이 결과물의 전면에 화학기상증착법에 의해 절연막, 예컨데 폴리실리콘을 1000Å이하의 두께로 침적한다.
다음에 절연막을 건식식각하여 상기 질화막 패턴(35) 측면에 스페이서(37)를 형성한 후 BC와 BC사이 영역의 필드산화막(39)을 건식식각에 의해 오픈시킨 다.
이후 BC와 BC사이 영역에 트랜치를 형성한 다음 상기 제5도 및 제10도 이후의 공정순서를 따른다.
이때 상기 절연막으로 폴리실리콘, 고온산화막(HTO), 실리콘질화막(SiN)들의 독립층 또는 조합층을 사용할 수 있다.
제14도는 본 발명의 제4실시예에 의한 반도체장치의 로커스와 트랜치 조합형 소자분리 방법중에서 트랜치형성을 나타내는 도면이다.
이는 제2도 및 제7도에서 언급한 PBL(Poly Buffered LOCOS) 방법을 수정한 방법이다.
제2도 및 제7도에서와 같이, 실리콘기판(51)의 전면에 PBL소자분리 방법에 의해 버퍼막, 예컨데 패드산화막(53), 폴리실리콘(513), 질화막을 순차적으로 형성한다.
이후 상기 질화막을 사진 및 건식식각공정에 의해 식각하여, 비활성영역을 오픈시키고 버퍼막 패턴, 즉 질화막 패턴(55)을 형성한다.
이때 질화막 및 폴리실리콘까지 식각하여 비활성영역을 오픈시킬 수 있고, 또한 질화막, 폴리실리콘, 패드산화막 및 실리콘기판까지 Recess 식각하여 오픈시킬 수 있다.
다음에 스페이서 형성전에 L자 형의 막(515)을 사진 및 식각공정에 의해 상기 버퍼막 패턴(55)측면에 형성한 이후, 이 결과물의 전면에 절연막을 침적하고 식각하여 상기 스페이서(57)을 형성한다.
이후 필드산화 공정부터는 제3도 및 제8도 이후의 공정순서를 따른다.
따라서 상술한 본 발명의 로커스와 트랜치 조합형 소자분리 방법에 의하면, 필드산화막이 얇아지는 효과(Field Thinning Effect)를 이용하여 1회의 사진공정만을 사용하고, 또한 화학적기계적 폴리싱(CMP) 및 전면 에치백을 실시하므로, 공정이 단순화된 소자분리를 형성할 수있고 제조원가 감소의 잇점이 있다.
더하여 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (14)

  1. 반도체장치의 소자분리방법에 있어서, 실리콘기판의 전면에 통상의 소자분리방법으로 버퍼막을 형성하는 공정; 상기 버퍼막을 사진 및 식각공정에 의해 식각하여, 비활성영역을 오픈시키고 버퍼막 패턴을 형성하는 공정; 상기 결과물의 전면에 절연막을 침적하는 공정; 상기 결과물을 산화하여 필드산화막을 형성하거나, 또는 필드산화막 형성전에 상기 절연막을 식각하여 버퍼막측면에 스페이서를 형성한 후,필드산화막을 형성하는 공정; 상기 필드산화막을 일정두께 에치백하여 소자분리의 가장 미세한 부분인 BC(Buried Contact)와 BC사이 영역을 오픈시키는 공정; 상기 결과물의 오픈된 BC와 BC사이 영역에만 트랜치를 형성하는 공정; 상기 트랜치를 필링시키는 공정; 상기 버퍼막 패턴을 식각공정에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  2. 제1항에 있어서, 상기 소자분리방법이 로커스(Local Oxidation of Silicon, LOCOS) 및 세폭스(Selective Poly Oxidation, SEPOX) 중에서 한가지 방법인 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  3. 제1항에 있어서, 상기 버퍼막이 패드산화막, 질화막에 의해 순차적으로 형성되거나, 또는 패드산화막, 폴리실리콘 및 질화막에 의해 순차적으로 형성되는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  4. 제3항에 있어서, 상기 패드산화막을 열산화방법으로 성장시키고, 상기 질화막을 저압화학기상증착법으로 적층시키는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  5. 제1항에 있어서, 상기 절연막이 폴리실리콘, 고온산화막(HTO), 실리콘질화막(SiN) 들의 독립층 또는 조합층으로 형성되는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  6. 제1항 또는 제3항에 있어서, 상기 버퍼막을 식각하여 소자분리영역을 오픈시킬때, 상기 버퍼막이 패드산화막, 질화막에 의해 순차적으로 형성되는 경우에는, 상기 질화막만 식각하여 오픈시키거나 또는 상기 질화막과 패드산화막까지 식각하여 오픈시키고, 상기 버퍼막이 패드산화막, 폴리실리콘 및 질화막에 의하여 순차적으로 형성되는 경우에는, 상기 질화막만 식각하여 오픈시키거나 또는 상기 질화막과 폴리실리콘까지 식각하여 오픈시키는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  7. 제1항 또는 제3항에 있어서, 상기 절연막을 식각하여 상기 스페이서 형성시, 상기 버퍼막이 패드산화막, 질화막에 의해 순차적으로 형성된 경우에는, 상기 절연막을 식각하거나, 또는 상기 절연막과 패드산화막까지 식각하여 상기 실리콘기판을 노출시키거나, 또는 상기 절연막과 패드산화막, 실리콘기판까지 식각되도록 리세스(Recess)식각하여 상기 실리콘기판을 노출시키는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  8. 제1항에 있어서, 상기 절연막을 식각하여 상기 스페이서 형성시, 상기 BC와 BC사이 간격이 너무 좁아 양쪽 스페이서가 만나서 상기 실리콘기판이 노출되지 않는 경우에는, 필드산화막 형성공정이후에 스페이서를 제거하여 상기 실리콘기판을 노출시키는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  9. 제1항 또는 제6항에 있어서, 상기 절연막을 식각하여 상기 스페이서 형성시, 상기 절연막이 2가지의 조합층으로 형성된 경우에는, 상부의 절연막을 식각하여 스페이서를 형성하고, 이때 상기 BC와 BC사이 간격이 너무 좁아 양쪽 스페이서가 만나서 상기 실리콘기판이 노출되지 않는 경우에는, 상기 스페이서의 두께를 조절하여 상기 BC와 BC사이의 상기 실리콘기판을 노출시키는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  10. 제1항에 있어서, 상기 필드산화막을 에치백하는 두께가, 필드산화막 형성시 상기 BC와 BC사이에 형성된 필드산화막 두께이고, 이 두께가 필드산화막이 얇아지는 효과(Field Oxide Thinning Effect)를 고려한 두께보다 두꺼운 두께인 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  11. 제1항에 있어서, 상기 트랜치의 필링을 열산화 방법(Thermal Oxidation), 산화막 계열이나 질화막 계열을 침적시킨 후 건식식각으로 에치백 하는 방법(Layer Deposition Etch Back), 산화막 계열이나 질화막 계열을 채운 후 화학적기계적 폴리싱을 하는 방법(Layer Filling Chemical Mechanical Polishing) 중의 한 방법을 사용하는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  12. 제1항에 있어서, 상기 버퍼막 패턴을 습식 또는 건식식각으로 제거하는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  13. 반도체장치의 소자분리 방법에 있어서, 실리콘기판의 전면에 통상의 소자분리방법으로 버퍼막을 형성하는 공정; 상기 버퍼막을 사진 및 식각공정에 의해 식각하여, 비활성영역을 오픈시키고 버퍼막 패턴을 형성하는 공정; 상기 오픈된 지역에 필드산화막 형성하는 공정; 상기 결과물의 전면에 절연막을 침적하는 공정; 상기 절연막을 식각하여 버퍼막측면에 스페이서를 형성하는 공정; 상기 필드산화막을 건식식각하여 소자분리의 가장 미세한 부분인 BC와 BC사이 영역을 오픈시키는 공정; 상기 결과물의 오픈된 BC와 BC사이 영역에만 트랜치를 형성하는 공정; 상기 트랜치를 필링시키는 공정; 상기 버퍼막 패턴을 식각공정에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
  14. 반도체장치의 소자분리 방법에 있어서, 실리콘기판의 전면에 통상의 소자분리방법으로 버퍼막을 형성하는 공정; 상기 버퍼막을 사진 및 식각공정에 의해 식각하여, 비활성영역을 오픈시키고 버퍼막 패턴을 형성하는 공정; 상기 버퍼막 패턴 측면에 L자 형의 막을 사진 및 식각공정에 의해 형성하는 공정; 상기 결과물의 전면에 절연막을 침적하는 공정; 상기 절연막을 식각하여 버퍼막측면에 스페이서를 형성한 후 필드산화막을 형성하는 공정; 상기 필드산화막을 일정두께 에치백하여 소자분리의 가장 미세한 부분, 인 BC와 BC사이 영역을 오픈시키는 공정; 상기 결과물의 오픈된 BC와 BC사이 영역에만 트랜치를 형성하는 공정; 상기 트랜치를 필링시키는 공정; 상기 버퍼막 패턴을 식각공정에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 로커스와 트랜치 조합형 소자분리 방법.
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* Cited by examiner, † Cited by third party
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KR100710198B1 (ko) * 2005-12-28 2007-04-20 동부일렉트로닉스 주식회사 반도체소자의 격리막 형성방법

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