JPH0496347A - 完全誘電体分離基板の製造方法 - Google Patents
完全誘電体分離基板の製造方法Info
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- JPH0496347A JPH0496347A JP21461890A JP21461890A JPH0496347A JP H0496347 A JPH0496347 A JP H0496347A JP 21461890 A JP21461890 A JP 21461890A JP 21461890 A JP21461890 A JP 21461890A JP H0496347 A JPH0496347 A JP H0496347A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体素子を形成すべき各活性領域間を絶縁
体を介在させて完全に分離した完全誘電体分離基板の製
造方法に関するものである。
体を介在させて完全に分離した完全誘電体分離基板の製
造方法に関するものである。
〈従来の技術〉
従来、斯かる完全誘電体分離基板は一般に一第４図に示
すような工程を経て製造される。即ち、先ず、活性領域
を形成するための第１の半導体基板１０の一面に不純物
を拡散して埋め込み拡散層となる不純物層３０を形成（
同図（ａ）） ｔ、た後、′熱酸化して両面に熱酸化膜
２０．２１を形成し、続いて、張り合わせ技術により片
面に支持基板となる第２の半導体基板１１を張り合わせ
る−（同図（ｂ））。
すような工程を経て製造される。即ち、先ず、活性領域
を形成するための第１の半導体基板１０の一面に不純物
を拡散して埋め込み拡散層となる不純物層３０を形成（
同図（ａ）） ｔ、た後、′熱酸化して両面に熱酸化膜
２０．２１を形成し、続いて、張り合わせ技術により片
面に支持基板となる第２の半導体基板１１を張り合わせ
る−（同図（ｂ））。
次に、誘電体分離すべき領域の熱酸化膜２０をフォトエ
ツチング等により除去し、残存する熱酸化膜２０をマス
クとして第１の半導体基板１０および不純物層３０をエ
ツチングして素子間分離用溝１２を形成しく同図（Ｃ）
）、この素子間分離用溝１２内において露出した第１の
半導体基板１０の側面に不純物を拡散してコレクタコン
タクト層３５を形成（同図（ｄ）ｉ した後に、表面に
再び熱酸化膜２２を形成する（同図（ｅ）） と、この
熱酸化膜２２が熱酸化膜２１とつながって素子分離がな
される。
ツチング等により除去し、残存する熱酸化膜２０をマス
クとして第１の半導体基板１０および不純物層３０をエ
ツチングして素子間分離用溝１２を形成しく同図（Ｃ）
）、この素子間分離用溝１２内において露出した第１の
半導体基板１０の側面に不純物を拡散してコレクタコン
タクト層３５を形成（同図（ｄ）ｉ した後に、表面に
再び熱酸化膜２２を形成する（同図（ｅ）） と、この
熱酸化膜２２が熱酸化膜２１とつながって素子分離がな
される。
更に、素子間分離用溝１２をポリシリコン膜４０で埋め
込み（同図げ））、その後に第１の半導体基板１０の表
面をエッチバック技術またはメカノケミカル研磨により
所望の深さまで削り（同図（ｇ））、最後に、図示して
いないか第１の半導体基板１０の表面を酸化すると、第
１の半導体基板１０が島状に完全に分離された完全誘電
体分離基板が出来上がる。
込み（同図げ））、その後に第１の半導体基板１０の表
面をエッチバック技術またはメカノケミカル研磨により
所望の深さまで削り（同図（ｇ））、最後に、図示して
いないか第１の半導体基板１０の表面を酸化すると、第
１の半導体基板１０が島状に完全に分離された完全誘電
体分離基板が出来上がる。
〈発明が解決しようとする課題〉
然し乍ら、上述の製造方法には種々の問題がある。即ち
、素子間分離用溝１２を埋め込むためのポリシリコン等
の素材自体が各々有する埋め込み特性に応じて素子間分
離用溝１２のアスペクト比（開口幅と深さ）が最適にな
るよう設定しなければならず、更に、素子間分離用溝１
２の底部におけるボイドの問題もあり、埋め込みに関連
する工程が非常に複雑になる欠点かある。
、素子間分離用溝１２を埋め込むためのポリシリコン等
の素材自体が各々有する埋め込み特性に応じて素子間分
離用溝１２のアスペクト比（開口幅と深さ）が最適にな
るよう設定しなければならず、更に、素子間分離用溝１
２の底部におけるボイドの問題もあり、埋め込みに関連
する工程が非常に複雑になる欠点かある。
また、特にバイポーラＩＣで必要となるコレクタコンタ
クト層３５を形成するに際して、同図（Ｃ）の第１の半
導体基板１０のエツチング時に不純物層３０の濃度が高
いことと、この不純物層３０かエツチングの終点である
ために横方向のエツチングか進行し易いこととに起因し
て、ボイド形成が増長され、その結果、不純物層３０と
コレクタコンタクト層３５とのコンタクト不良を生じる
という問題がある。
クト層３５を形成するに際して、同図（Ｃ）の第１の半
導体基板１０のエツチング時に不純物層３０の濃度が高
いことと、この不純物層３０かエツチングの終点である
ために横方向のエツチングか進行し易いこととに起因し
て、ボイド形成が増長され、その結果、不純物層３０と
コレクタコンタクト層３５とのコンタクト不良を生じる
という問題がある。
更に、上述の製造方法では、同図（ｂ）において支持基
板となる第２の半導体基板１１を張り合わせた後に、同
図（ｇ）において活性領域となる第１の半導体基板１０
を研磨して削るために、特に薄膜活性領域を作る場合に
残し膜厚の制御か困難であるという問題もある。
板となる第２の半導体基板１１を張り合わせた後に、同
図（ｇ）において活性領域となる第１の半導体基板１０
を研磨して削るために、特に薄膜活性領域を作る場合に
残し膜厚の制御か困難であるという問題もある。
本発明は、このような従来の問題点に鑑みてなされたも
のであり、アスベスト比やボイドの問題を考慮−する必
要がなく、また、コレクタコンタクト層と埋め込み拡散
層とのコンタクト不良を極力抑制でき、更に、活性領域
深さを正確に且つ容易に制御できるような完全半導体分
離基板の製造方法を提供することを技術的課題とするも
のである。
のであり、アスベスト比やボイドの問題を考慮−する必
要がなく、また、コレクタコンタクト層と埋め込み拡散
層とのコンタクト不良を極力抑制でき、更に、活性領域
深さを正確に且つ容易に制御できるような完全半導体分
離基板の製造方法を提供することを技術的課題とするも
のである。
く課題を解決、するための手段〉
本発明は、上記した課題を達成するための技術的手段と
して、完全誘電体分離基板の製造を次のような方法で行
うようにした。即ち、素子を形成するための活性領域と
なる第１の半導体基板と支持基板となる第２の半導体基
板とを絶縁膜を介して張り合わせる張り合わせ工程と、
前記第１の半導体基板の分離領域となる部分にパターン
により素子間分離用溝を形成するエツチング工程と、前
記パターンをマスクとしたＬＯＣＯＳ法により前記素子
間分離用溝内に選択酸化膜を成長させる埋め込み工程と
を有することを特徴としている。
して、完全誘電体分離基板の製造を次のような方法で行
うようにした。即ち、素子を形成するための活性領域と
なる第１の半導体基板と支持基板となる第２の半導体基
板とを絶縁膜を介して張り合わせる張り合わせ工程と、
前記第１の半導体基板の分離領域となる部分にパターン
により素子間分離用溝を形成するエツチング工程と、前
記パターンをマスクとしたＬＯＣＯＳ法により前記素子
間分離用溝内に選択酸化膜を成長させる埋め込み工程と
を有することを特徴としている。
また、前記エツチング工程の前後に、前記第１の半導体
基板の一面側に埋め込み拡散層およびコレクタコンタク
ト層としての不純物拡散層を形成し、その後に前記埋め
込み工程を行ない、続いて、ポリシリコン膜を堆積させ
てこれを研磨した後に熱酸化するか、またはＢＰＳＧ膜
を堆積させてこれをリフローするかの何れかの平坦化工
程により前記選択酸化膜上に前記第２の半導体基板の張
り合わせ面を形成し、その後に前記張り合わせ工程を行
ない、前記張り合わせ面とは反対側から前記選択酸化膜
を研磨停止材として前記第１の半導体基板の研磨を行う
工程順で製造するのが好ましい。
基板の一面側に埋め込み拡散層およびコレクタコンタク
ト層としての不純物拡散層を形成し、その後に前記埋め
込み工程を行ない、続いて、ポリシリコン膜を堆積させ
てこれを研磨した後に熱酸化するか、またはＢＰＳＧ膜
を堆積させてこれをリフローするかの何れかの平坦化工
程により前記選択酸化膜上に前記第２の半導体基板の張
り合わせ面を形成し、その後に前記張り合わせ工程を行
ない、前記張り合わせ面とは反対側から前記選択酸化膜
を研磨停止材として前記第１の半導体基板の研磨を行う
工程順で製造するのが好ましい。
〈作用〉
埋め込み工程において素子間分離用溝内に成長させる選
択酸化膜により分離領域部が形成されるので、後工程で
埋め込む必要かなくなり、分離領域のアスペクト比やボ
イドの問題を回避することができるとともに、工程数も
大幅に削減できる。
択酸化膜により分離領域部が形成されるので、後工程で
埋め込む必要かなくなり、分離領域のアスペクト比やボ
イドの問題を回避することができるとともに、工程数も
大幅に削減できる。
また、エツチング工程の前後に、第１の半導体基板の一
面側に埋め込み拡散層およびコレクタコンタクト層とし
ての不純物拡散層を形成し、その後に埋め込み工程を行
なうので、第１の半導体基板の表面近傍で拡散層制御を
行うことができ、コレクタコンタクト層と埋め込み拡散
層とのコンタクト不良の発生を抑制できる。
面側に埋め込み拡散層およびコレクタコンタクト層とし
ての不純物拡散層を形成し、その後に埋め込み工程を行
なうので、第１の半導体基板の表面近傍で拡散層制御を
行うことができ、コレクタコンタクト層と埋め込み拡散
層とのコンタクト不良の発生を抑制できる。
更に、支持基板となる第２の半導体基板の張り合わせ面
とは反対側から比較的硬い選択酸化膜を研磨停止材とし
て第１の半導体基板の研磨を行うので、活性領域深さが
選択酸化膜の膜厚で決定でき、残し膜厚の制御が格段に
容易となる。
とは反対側から比較的硬い選択酸化膜を研磨停止材とし
て第１の半導体基板の研磨を行うので、活性領域深さが
選択酸化膜の膜厚で決定でき、残し膜厚の制御が格段に
容易となる。
〈実施例〉
以下、本発明の好ましい実施例について図面を参照しな
がら詳細に説明する。
がら詳細に説明する。
第１図は本発明の一実施例を製造工程順に示した断面図
である。先ず、同図（ａ）に示すように、活性領域を形
成するための第１のＮ型半導体基板１００の裏面に、埋
め込み拡散層となるアンチモンの不純物層３００を、イ
オン注入または拡散技術により形成する。
である。先ず、同図（ａ）に示すように、活性領域を形
成するための第１のＮ型半導体基板１００の裏面に、埋
め込み拡散層となるアンチモンの不純物層３００を、イ
オン注入または拡散技術により形成する。
次に、同図（ｂ）に示すように、熱酸化して両面に１μ
ｍのシリコン熱酸化膜２００．２１０を形成する。この
熱酸化膜２００．２１０の形成は、ＣＶＤ法で行っても
良い。この場合には、次の同図（Ｃ）の工程における熱
酸化膜２００の除去工程を省略できる。更に、支持基板
となる第２の半導体基板１５０を熱酸化膜２１０面に張
り合わせ技術により張り合わせる。
ｍのシリコン熱酸化膜２００．２１０を形成する。この
熱酸化膜２００．２１０の形成は、ＣＶＤ法で行っても
良い。この場合には、次の同図（Ｃ）の工程における熱
酸化膜２００の除去工程を省略できる。更に、支持基板
となる第２の半導体基板１５０を熱酸化膜２１０面に張
り合わせ技術により張り合わせる。
続いて、同図（Ｃ）に示すように、熱酸化膜２００を除
去し、第１の半導体基板１００面をメカノケミカル研磨
して活性領域深さを１μｍとした後に、熱酸化膜２２０
およびシリコン窒化膜５００を順次形成する。
去し、第１の半導体基板１００面をメカノケミカル研磨
して活性領域深さを１μｍとした後に、熱酸化膜２２０
およびシリコン窒化膜５００を順次形成する。
更に、同図（ｄｌに示すように、通常のフォトリソグラ
フィ技術により分離領域となる部分に１ｔｔｍ幅のフォ
トレジストパターン（図示せず）を形成し、このフォト
レジストパターンをマスクとしてドライエツチング技術
によりシリコン窒化膜５００および熱酸化膜２２０を順
次エツチングしてシリコン窒化膜パターン５０１および
熱酸化膜パターン２２１を形成した後に、第１の半導体
基板１００を０．５μｍの深さだけエツチングして素子
間分離用溝１２０を形成し、それにより露出した第１の
半導体基板１００の面にイオン注入または拡散技術によ
りアンチモンの不純物拡散層３１０を形成する。
フィ技術により分離領域となる部分に１ｔｔｍ幅のフォ
トレジストパターン（図示せず）を形成し、このフォト
レジストパターンをマスクとしてドライエツチング技術
によりシリコン窒化膜５００および熱酸化膜２２０を順
次エツチングしてシリコン窒化膜パターン５０１および
熱酸化膜パターン２２１を形成した後に、第１の半導体
基板１００を０．５μｍの深さだけエツチングして素子
間分離用溝１２０を形成し、それにより露出した第１の
半導体基板１００の面にイオン注入または拡散技術によ
りアンチモンの不純物拡散層３１０を形成する。
最後に同図（ｅ）に示すように、シリコン窒化膜パター
ン５０１をマスクとしたＬ ＯＧ ＯＳ （Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法により
素子間分離用の選択酸化膜（ＬＯＧＯ３膜）２５０を成
長させ、この選択酸化膜２５０により素子間分離用溝１
２０を埋め込みと、この選択酸化膜２５０が熱酸化膜２
２１とつながって素子分離がなされ、第２の半導体基板
１５０面に熱酸化膜２３０を形成し、シリコン窒化膜パ
ターン５０１を除去すれば、完全誘電体分離基板が出来
上がる。
ン５０１をマスクとしたＬ ＯＧ ＯＳ （Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法により
素子間分離用の選択酸化膜（ＬＯＧＯ３膜）２５０を成
長させ、この選択酸化膜２５０により素子間分離用溝１
２０を埋め込みと、この選択酸化膜２５０が熱酸化膜２
２１とつながって素子分離がなされ、第２の半導体基板
１５０面に熱酸化膜２３０を形成し、シリコン窒化膜パ
ターン５０１を除去すれば、完全誘電体分離基板が出来
上がる。
この製造方法によれば、素子間分離用溝１２０内に成長
させる選択酸化膜２５０により分離領域部が形成される
ので、後工程で埋め込む必要がなくなり、分離領域のア
スペクト比やボイドの問題を回避することができるとと
もに、工程数も大幅に削減できる。特に本発明は薄膜Ｓ
ＯＩ （ＳｉｌｉｃｏｎＯｎ Ｉｎ５ｕｌａｔｏｒ）
として有効である。尚、ＬＯＣＯＳ法として、改良型Ｌ
ＯＣＯＳ法と称せられるもの、例えば溝堀ＬＯＣＯＳ法
、ＯＳ Ｅ Ｌ Ｏ（Ｏｆｆｓｅｔ Ｌｏｃｏｓ）法、
溝堀０３ＥＬＯ法等をも用いることができる。
させる選択酸化膜２５０により分離領域部が形成される
ので、後工程で埋め込む必要がなくなり、分離領域のア
スペクト比やボイドの問題を回避することができるとと
もに、工程数も大幅に削減できる。特に本発明は薄膜Ｓ
ＯＩ （ＳｉｌｉｃｏｎＯｎ Ｉｎ５ｕｌａｔｏｒ）
として有効である。尚、ＬＯＣＯＳ法として、改良型Ｌ
ＯＣＯＳ法と称せられるもの、例えば溝堀ＬＯＣＯＳ法
、ＯＳ Ｅ Ｌ Ｏ（Ｏｆｆｓｅｔ Ｌｏｃｏｓ）法、
溝堀０３ＥＬＯ法等をも用いることができる。
次に、本発明の他の実施例を第２図により説明する。同
図において第１図と同−若しくは同等のものには同一の
符号を付しである。先ず、同図（ａ）に示すように、活
性領域を形成するための第１のＮ型半導体基板１００の
表面に、アンチモンの拡散層３００を、イオン注入また
は拡散技術により゛形成する。
図において第１図と同−若しくは同等のものには同一の
符号を付しである。先ず、同図（ａ）に示すように、活
性領域を形成するための第１のＮ型半導体基板１００の
表面に、アンチモンの拡散層３００を、イオン注入また
は拡散技術により゛形成する。
続いて、同図（ｂ）に示すように、熱酸化して両面に５
００人のシリコン熱酸化膜２００，２１０を形成し、熱
酸化膜２００面上に５００人のシリコン窒化膜５００を
形成し、通常のフォトリソグラフィ技術により分離領域
となる部分を開口した後に、ドライエツチング技術によ
りシリコン窒化膜５００、熱酸化膜２００および第１の
半導体装置１００を順次エツチングして素子間分離用溝
１２０を形成する。この時、第１の半導体基板１００の
エツチング深さは０．６μｍであって表面近傍である。
００人のシリコン熱酸化膜２００，２１０を形成し、熱
酸化膜２００面上に５００人のシリコン窒化膜５００を
形成し、通常のフォトリソグラフィ技術により分離領域
となる部分を開口した後に、ドライエツチング技術によ
りシリコン窒化膜５００、熱酸化膜２００および第１の
半導体装置１００を順次エツチングして素子間分離用溝
１２０を形成する。この時、第１の半導体基板１００の
エツチング深さは０．６μｍであって表面近傍である。
次に、同図（Ｃ）に示すように、エツチングにより露出
した第１の半導体基板１００面にイオン注入または拡散
技術によりアンチモンの不純物拡散層３１０を形成する
。この形成箇所は前述のように半導体基板１００の表面
近傍であるから、拡散制御を容易に行える。
した第１の半導体基板１００面にイオン注入または拡散
技術によりアンチモンの不純物拡散層３１０を形成する
。この形成箇所は前述のように半導体基板１００の表面
近傍であるから、拡散制御を容易に行える。
その後に、同図（ｄ）に示すように、シリコン窒化膜パ
ターン５００をマスクとしてＬＯＣＯＳ法により素子間
分離用の選択酸化膜２５０を１μｍ成長させ、この選択
酸化膜２５０により素子分離用溝１２０を埋め込み、シ
リコン窒化膜５００を除去した後に、１μｍの酸化膜２
２０を形成する。
ターン５００をマスクとしてＬＯＣＯＳ法により素子間
分離用の選択酸化膜２５０を１μｍ成長させ、この選択
酸化膜２５０により素子分離用溝１２０を埋め込み、シ
リコン窒化膜５００を除去した後に、１μｍの酸化膜２
２０を形成する。
更に、同図（ｅ）に示すように、ＣＶＤ技術によりＢ
Ｐ Ｓ Ｇ （Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ ５
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜６００を６０００人堆
積させ、これを９５０°Ｃでリフローして平坦化した後
に、支持基板となる第２の半導体基板１５０を張り合わ
せ技術により張り合わせる。
Ｐ Ｓ Ｇ （Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ ５
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜６００を６０００人堆
積させ、これを９５０°Ｃでリフローして平坦化した後
に、支持基板となる第２の半導体基板１５０を張り合わ
せ技術により張り合わせる。
最後に、同図げ）に示すように、熱酸化膜２１０を除去
した後に、選択酸化膜２５０を研磨停止材として、即ち
、選択酸化膜２５０の底部が露出するまで第１の半導体
基板１００の裏面を研磨する。
した後に、選択酸化膜２５０を研磨停止材として、即ち
、選択酸化膜２５０の底部が露出するまで第１の半導体
基板１００の裏面を研磨する。
ここで、選択酸化膜２５０は比較的硬いので、活性領域
深さは選択酸化膜２５０の膜厚で決定される。これによ
り、この研磨面を主面とし且つ不純物拡散層からなるコ
レクタコンタクト層３１０および埋め込み拡散層３００
を有する約１μｍの深さの完全誘電体分離基板が出来上
がる。
深さは選択酸化膜２５０の膜厚で決定される。これによ
り、この研磨面を主面とし且つ不純物拡散層からなるコ
レクタコンタクト層３１０および埋め込み拡散層３００
を有する約１μｍの深さの完全誘電体分離基板が出来上
がる。
次に、本発明の更に他の実施例を第３図により説明する
。同図において第１図および第２図と同−若しくは同等
のものには同一の符号を付しである。同図（ａ）乃至同
図（ｄ）の工程は第２図（ａ）〜（ｄ）の場合と全く同
様である。即ち、第１のＮ型半導体基板１００の表面に
拡散層３００を形成しく同図（ａ））、両面にシリコン
熱酸化膜２００，２１０を形成し、熱酸化膜２００面上
にシリコン窒化膜５００を形成し、分離領域となる部分
を開口した後に、シリコン窒化膜５００、熱酸化膜２０
０および第１の半導体基板１００を順次エツチングして
素子間分離用溝１２０を形成する（同図（ｂ））。次に
、エツチングにより露出した第１の半導体基板１００面
に一不純物拡散層３１０を形成しく同図（Ｃ））、シリ
コン窒化膜−５００をマスクと゛してＬＯＣＯＳ法によ
り素子間分離用の選択酸化膜２５０を成長させ、この選
択酸化膜２５０により素子間分離用溝１２０を埋め込み
、シリ、コン窒化膜５００を除去した後に、１μｍの酸
化膜２，２０を形成する。
。同図において第１図および第２図と同−若しくは同等
のものには同一の符号を付しである。同図（ａ）乃至同
図（ｄ）の工程は第２図（ａ）〜（ｄ）の場合と全く同
様である。即ち、第１のＮ型半導体基板１００の表面に
拡散層３００を形成しく同図（ａ））、両面にシリコン
熱酸化膜２００，２１０を形成し、熱酸化膜２００面上
にシリコン窒化膜５００を形成し、分離領域となる部分
を開口した後に、シリコン窒化膜５００、熱酸化膜２０
０および第１の半導体基板１００を順次エツチングして
素子間分離用溝１２０を形成する（同図（ｂ））。次に
、エツチングにより露出した第１の半導体基板１００面
に一不純物拡散層３１０を形成しく同図（Ｃ））、シリ
コン窒化膜−５００をマスクと゛してＬＯＣＯＳ法によ
り素子間分離用の選択酸化膜２５０を成長させ、この選
択酸化膜２５０により素子間分離用溝１２０を埋め込み
、シリ、コン窒化膜５００を除去した後に、１μｍの酸
化膜２，２０を形成する。
そして、同図（ｅ）に示すように、ＣＶ’Ｄ技術により
ポリシリコン膜７００を１μｍ堆積させ、これを、約５
０゛０・′０人だけメカノケミカル研磨して平坦化した
後に、この研磨面に、例えばＣＶＤ法により１μ゛ｍの
熱酸化膜２３０を堆積形成し、これに支持基板となる第
２の半導体基板１５０を張り合わせ技術により張、り合
わせる。
ポリシリコン膜７００を１μｍ堆積させ、これを、約５
０゛０・′０人だけメカノケミカル研磨して平坦化した
後に、この研磨面に、例えばＣＶＤ法により１μ゛ｍの
熱酸化膜２３０を堆積形成し、これに支持基板となる第
２の半導体基板１５０を張り合わせ技術により張、り合
わせる。
最後に、同図げ）に示すように、熱酸化膜２１０を除去
゛した後に、選択酸化膜２５０の底部が露出するまで第
１の半導体基板１００の裏面を研磨することにより、こ
の研磨面を主面とし且つ不純物拡散層３１０からなるコ
レクタコンタクト層３１０および埋め込み拡散層３００
を有する約１μｍの深さの完全誘電体分離基板か出来上
がる。
゛した後に、選択酸化膜２５０の底部が露出するまで第
１の半導体基板１００の裏面を研磨することにより、こ
の研磨面を主面とし且つ不純物拡散層３１０からなるコ
レクタコンタクト層３１０および埋め込み拡散層３００
を有する約１μｍの深さの完全誘電体分離基板か出来上
がる。
即ち、この実施例は、凹凸を有する選択酸化膜２５０の
表面に第２の半導体基板１５０を張り合わせるに際し、
第２図の実施例ではＢ Ｐ ’Ｓ Ｇ膜を堆積してこれ
をリフローすることにより平坦な張り合わせ面を形成し
た手段に代えて、ポリシリコン膜７００を研磨して平坦
化した後に熱酸化膜２３０を設けて張り合わせ面を形成
する手段を用いることのみであり、第２図の実施例と同
様の効果を得られるのは勿論である。
表面に第２の半導体基板１５０を張り合わせるに際し、
第２図の実施例ではＢ Ｐ ’Ｓ Ｇ膜を堆積してこれ
をリフローすることにより平坦な張り合わせ面を形成し
た手段に代えて、ポリシリコン膜７００を研磨して平坦
化した後に熱酸化膜２３０を設けて張り合わせ面を形成
する手段を用いることのみであり、第２図の実施例と同
様の効果を得られるのは勿論である。
〈発明の効果〉
以上のように本発明の完全誘電体分離基板の製造方法に
よると、素子間分離用溝をＬＯＣＯＳ法により選択酸化
膜を成長させて埋め込むようにしたので、従来のように
後工程で埋め込む必要がなくなる、ので、工程数が大幅
に削減することから製造コストを低減できるだけでなく
、分離領域のアスペクト比やボイドの問題を解消するこ
とができる。
よると、素子間分離用溝をＬＯＣＯＳ法により選択酸化
膜を成長させて埋め込むようにしたので、従来のように
後工程で埋め込む必要がなくなる、ので、工程数が大幅
に削減することから製造コストを低減できるだけでなく
、分離領域のアスペクト比やボイドの問題を解消するこ
とができる。
また、活性領域となる半導体基板の表面近傍で拡散層の
制御を行えるので、コレクタコンタクト層と埋め込み拡
散層のコンタクト不良を極力防止できる。
制御を行えるので、コレクタコンタクト層と埋め込み拡
散層のコンタクト不良を極力防止できる。
更に、活性領域となる半導体基板を研磨して削る際に、
比較的硬い選択酸化膜を研磨停止材として用いるので、
活性領域深さは選択酸化膜の膜厚で決定することができ
、特に薄膜活性領域を作る場合の残し膜厚の制御を容易
に行える利点がある。
比較的硬い選択酸化膜を研磨停止材として用いるので、
活性領域深さは選択酸化膜の膜厚で決定することができ
、特に薄膜活性領域を作る場合の残し膜厚の制御を容易
に行える利点がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を製造工程順
に示した断面図、 第２図（ａ）〜げ）は本発明の他の実施例を製造工程順
に示した断面図、 第３図（ａ）〜げ）は本発明の更に他の実施例を製造工
程順に示した断面図、 第４図（ａ）〜（ｇ）は従来の製造方法を製造工程順に
示した断面図である。 ２１０゜ ２２０、 ２３ ５００、 ５０ ０・・・第１の半導体基板 ０・・・素子間分離用溝 ０・・・第２の半導体基板 ０・・・選択酸化膜 ０・・・熱酸化膜（絶縁膜） ０・・・埋め込み拡散層 ０・・・コレクタコンタクト層 １・・・シリコン窒化膜（パターン） ０・・・ＢＰＳＧ膜 ０・・・ポリシリコン膜
に示した断面図、 第２図（ａ）〜げ）は本発明の他の実施例を製造工程順
に示した断面図、 第３図（ａ）〜げ）は本発明の更に他の実施例を製造工
程順に示した断面図、 第４図（ａ）〜（ｇ）は従来の製造方法を製造工程順に
示した断面図である。 ２１０゜ ２２０、 ２３ ５００、 ５０ ０・・・第１の半導体基板 ０・・・素子間分離用溝 ０・・・第２の半導体基板 ０・・・選択酸化膜 ０・・・熱酸化膜（絶縁膜） ０・・・埋め込み拡散層 ０・・・コレクタコンタクト層 １・・・シリコン窒化膜（パターン） ０・・・ＢＰＳＧ膜 ０・・・ポリシリコン膜
Claims (2)
- （１）素子を形成するための活性領域となる第１の半導
体基板と支持基板となる第２の半導体基板とを絶縁膜を
介して張り合わせる張り合わせ工程と、前記第１の半導
体基板の分離領域となる部分にパターンにより素子間分
離用溝を形成するエッチング工程と、前記パターンをマ
スクとしたＬＯＣＯＳ法により前記素子間分離用溝内に
選択酸化膜を成長させる埋め込み工程とを有することを
特徴とする完全誘電体分離基板の製造方法。 - （２）前記エッチング工程の前後に、前記第１の半導体
基板の一面側に埋め込み拡散層およびコレクタコンタク
ト層としての不純物拡散層を形成し、その後に前記埋め
込み工程を行ない、続いて、ポリシリコン膜を堆積させ
てこれを研磨した後に熱酸化するか、またはＢＰＳＧ膜
を堆積させてこれをリフローするかの何れかの平坦化工
程により前記選択酸化膜上に前記第２の半導体基板の張
り合わせ面を形成し、その後に前記張り合わせ工程を行
ない、前記張り合わせ面とは反対側から前記選択酸化膜
を研磨停止材として前記第１の半導体基板の研磨を行う
ことを特徴とする完全誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21461890A JPH0496347A (ja) | 1990-08-13 | 1990-08-13 | 完全誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21461890A JPH0496347A (ja) | 1990-08-13 | 1990-08-13 | 完全誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496347A true JPH0496347A (ja) | 1992-03-27 |
Family
ID=16658710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21461890A Pending JPH0496347A (ja) | 1990-08-13 | 1990-08-13 | 完全誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496347A (ja) |
-
1990
- 1990-08-13 JP JP21461890A patent/JPH0496347A/ja active Pending
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