KR100362311B1 - 반도체물품의에칭방법과장치및이것을사용한반도체물품의제조방법 - Google Patents

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Abstract

본 발명에 따른 방법에 의하면, 절연체위에 형성된 단결정실리콘막을 표면위에 가지는 SOI기판 등의 반도체물품은, 소망의 높이로 표면을 제거하고 표면을 평탄화하기 위해, 수소함유환원성분위기에서 열처리에 의해 에칭된다. 이 방법은, 에칭처리를 하는 동안 단결정실리콘막이 노(furnace)내에서 산화실리콘에 대향하여 배치되는 것을 특징으로 한다.

Description

반도체물품의 에칭방법과 장치 및 이것을 사용한 반도체물품의 제조방법 {METHOD AND APPARATUS FOR ETCHING A SEMICONDUCTOR ARTICLE AND METHOD OF PREPARING A SEMICONDUCTOR ARTICLE BY USING THE SAME}
본 발명은 반도체물품을 에칭하는 방법과 장치 및 이것을 사용하여 반도체물품을 제조하는 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 실리콘막을 가지는 반도체물품을 에칭하는 방법과 장치 및 이것을 사용하여 반도체물품을 제조하는 방법에 관한 것이다.
실리콘형 반도체디바이스와 집적회로의 기술분야에서, 감소된 기생커패시턴스, 방사에 대해 향상된 내성 및 용이한 디바이스 절연을 제공하기 때문에, 막절연체 위에 형성된 단결정 반도체막을 이용하여 제작된 절연체 위의 반도체(SOI)구조를 가지는 디바이스에 관한 연구가 지금까지 많이 행해졌고, 이는 트랜지스터의 고속/저전압동작과 저전력 소비와, 집적에 대해 개선된 적응성과, 웰(well)제작단계의 제거를 포함하는 제조단계의 공정수에서 상당한 감소로 이끌 수 있다.
SO구조(SOI기판)를 가지는 공지된 기판은, Si단결정기판의 표면을 산화하고, Si기판의 노출부분으로 창을 형성하고 또한 이 영역을 SiO2표면 위에 Si단결정막(층)을 형성하는 시드(seed)로서 사용하여 이종에픽셜성장을 실현함으로써 제조되고, Si단결정기판 자체를 활성층으로 사용하여 활성층의 아래에 산화실리콘막을 형성함으로써 제조되고, 두꺼운 다결정 Si층위에 유전체로 절연된 Si단결정영역을 가지고, 다공질Si의 산화를 포함하는 유전체절연에 의해 제조된 SOI기판과 V형홈으로 둘러싸인 기판을 사용하여 제조된 SOS(Silicon On Sapphire)기판을 포함하고, 이것은 FIPOS(full isolation by porous silicon)로서 칭한다.
최근, SIMOX(separation by implanted oxygen)기술과 웨이퍼본딩기술은 SOI구조를 제작하는 기술분야의 주된 흐름인 것으로 보인다. SIMOX기술은 1978년에 최초로 보고되었다(K. Izumi, M. Doken 및 H. Ariyoshi, Electron.Lett. 14(1978) p.593). 이것은 실리콘기판 내에 산소이온을 주입함으로써 매입형 산화실리콘막을 형성하고 순차로 이것을 고온에서 열처리하는 방법을 제공한다.
한편, 웨이퍼본딩기술은 SOI구조를 제조하는 공정에서 접착된 웨이퍼 중의 하나를 얇게 하는 다양한 기술을 제공한다.
(BPSOI)
이것은 연마를 이용하는 가장 기본적인 공정 중의 하나이다. 산화실리콘막은 한 쌍의 웨이퍼중의 어느 한쪽 또는 양쪽의 표면위에 형성되고 함께 접착된다. 순차로, 웨이퍼중의 어느 한쪽은 그라인딩하고 연마함으로써 얇아진다.
(PACE)
플라즈마의 조력에 의한 화학에칭(PACE)(plasma assisted chemical etching)공정은 연마에 의해 얻은 SOI구조(SOI층이라 칭함)의 단결정층의 막두께의 균일성을 향상시키도록 발전해왔다. 이 기술에 의해, 막두께는 웨이퍼위에 수천개의 고밀도로 분포된 측정점에서 측정된다. 다음에, 수 mm의 직경을 가지는 플라즈마소스는 막두께분포의 함수로서 에칭속도를 변화시키는 막두께에 대응하는 주사속도로 막을 주사하도록 구동되고, 이에 의해 막두께의 변동이 감소한다.
(수소이온주입을 이용한 분리공정)
접착SOI기판을 제작하는 새로운 기술은, 문헌「M. Breue in Electronics Letters, 31 (1995) p.1201」에 최근에 보고되었고, 또한 일본국 특개평 5-211128호 공보와 미국특허 제 5374564호 공보에 개시되어 있다. 이 공정에 의해, 웨이퍼의 표면전체에 수소 등의 가벼운 원소 또는 불활성가스원소의 이온으로 주입된 산화웨이퍼는 다른 웨이퍼와 접착되고 순차로 열처리된다. 다음에, 웨이퍼는 이온이 주입된 깊이에서 열처리시에 분리된다. 그 결과, 주입된 이온의 상기 침투영역에 위치하는 층은 SOI구조를 제작하도록 다른 웨이퍼로 전사된다.
(에픽택셜층 전사)
일본국특허 제 2,608,351호 공보와 미국특허 제 5,371,037호는 다공질층위의 단결정층을 다른 기판위로 전사함으로써 SOI기판을 제조하는 우수한 기술을 기재하고 있다. 이 기술은 또한 "ELTRAN(상품명으로 등록)"으로서 칭한다(문헌「T. Yonehara, K. Sakakguchi, N. Sato, Appl. Phys. Lett. 64 (1994), p.2108」을 참조).
상기 설명한 바와 같이, SOI기판의 분야에서, 에칭, 이온주입 및 다음의 열처리의 결과로서 얻어진 거친 표면을 평탄하게 하는 경우와, 이것과는 별도로, SOI층 내에 확산된 붕소를 제거함으로써 낮은 붕소농도를 가지는 단결정실리콘의 SOI층을 형성하는 경우에는, 다음과 같은 문제를 해결해야할 주된 문제가 있다. 즉, 실리콘형 반도체디바이스의 성능을 향상시키기 위해, 게이트산화막의 붕괴전압, MOSFET에서의 한계전압의 제어 및 MOSFET의 캐리어이동도를 어떻게 해서든지 향상시키고자 하는 주된 문제가 있다. 따라서, SOI기판을 제조하는 상기 열거된 방법의 각각에 대해 이들 문제를 해결하도록 다양한 기술이 제안되어 왔다.
수소이온주입을 이용한 분리공정에 의해, 침투영역을 따라 분리된 웨이퍼의 표면은 10nm의 표면거칠기의 평균제곱근을 나타내고, 표면층은 이온주입에 의해 초래되는 손상을 입는다. 이러한 웨이퍼는, 접촉연마로 칭하는 기술(문헌「M. Bruel, et al., Proc. 1995 IEEE Int. SOI Conf. (1995) p.178」에 기재되어 있음)을 사용하여, 적은 정도로 표면층을 연마하여 제거함으로써 평탄화되고 이온주입에 의해 손상된 층을 제거한다.
PACE기술인 경우에, 피크투밸리(peak to valley)의 값으로서 10.66nm까지의 표면거칠기는 플라즈마에칭공정 직후에 원자력현미경에 의해 검출된다. 다음에, 이와 같이 거친 표면은, 작은 정도로만 표면을 접촉연마함으로써, 0.62nm로 평탄화될 수 있고, 즉 초기의 표면거칠기와 등가의 레벨로 평탄화될 수 있다(문헌「T. Feng, M. Matloubian, G. J. Gardopee, and D. P. Mathur, Proc. 1994 IEEE Int. SOI Conf. (1994) p.77」을 참조).
BESOI기술이 사용되는 경우, 에칭처리의 종료시에 생성된 피크투밸리의 값으로서 약 5 내지 7nm의 거칠기는, 표면거칠기의 3배 내지 5배 즉 20 내지 30nm만큼만 표면층을 제거하는 것에 의해서만, 제거될 수 있다. 이 연마공정의 결과로서, 막두께의 균일성은 평균적으로 0.005㎛(5nm)까지 저하된다.
따라서, 작은 정도로만 표면을 연마하기 위해 접촉연마 또는 종종 키스연마라고 칭하는 연마가 사용되는 경우, 표면거칠기는 제거될 수 있지만 동시에 막두께는 감소되므로, 막두께의 균일성이 저하한다. 일반적으로 작업기간을 제어함으로써 연마작업이 종료되지만, 연마시간이 일정하여도, 웨이퍼의 동일한 표면내에서 연마의 정도가 다르고, 또한 상이한 웨이퍼의 표면간에 연마의 정도가 다르고, 또한 연마용액과 연마작업시에 표면테이블의 온도 및 사포(emery cloth)의 마모정도에 의존하는 배치마다의 표면간에 연마의 정도가 다르므로, 연마의 정도를 일정한 레벨로 유지하기는 매우 어렵다는 것은 공지된 사실이다.
또한, 붕소가 고농도레벨을 나타내도록 SOI층의 전체 깊이를 가로질러 확산되면, 붕소농도를 감소시키는 것은 불가능하다.
산소이온주입을 사용한 SIMOX기술에 의해 제조된 웨이퍼의 SOI층의 표면거칠기는 일반적으로 벌크의 표면거칠기보다 1디지트만큼 크다. S. Nakashima씨와 K. Izumi씨는, 문헌「J. Mater. Res.(1990) Vol.5, No.9, p.1918」에서, "수십nm의 직경의 무수한 홈을 가지는 표면거칠기가 1,260℃에서(질소분위기에서) 2시간동안 또는 1300℃에서(산소를 0.5% 함유하는 아르곤분위기에서) 4시간동안 표면을 열처리함으로써 제거될 수 있다"라고 발표하였다. 그러나, 열저항의 관점에서 볼 때 1200℃보다 높은 온도에서 행하는 열처리에 대해서 수정관을 사용하는 것은 실용상 불가능하다. 또한, 이러한 높은 온도를 사용한 공정은 웨이퍼 크기가 증가함에 따라 심각한 슬립라인(slip line)을 불가피하게 도입된다.
산소주입의 기술에 있어서, 청정실내에 함유되고 기판의 표면에 점착하여, "산소이온을 주입하는 작업에서 웨이퍼 내에 주입(상호주입)되는 붕소와, 이온주입에 의해 웨이퍼 내에 함유된 산소를 산화실리콘층으로 변화시키는 고온열처리전에 웨이퍼에 점착된 붕소원자와는, 열처리에 의해 전체 실리콘층 내에 확산될 수 있다"는 문제가 발생할 수도 있다. 마찬가지의 문제가 청청실내에 함유된 붕소원자에 의해 접착 SOI기판에 의해서도 발생할 수 있다.
본 발명의 발명자는, 수소함유분위기에서 기판을 열처리함으로써 SOI기판의 표면을 평탄화하는 기술을 일본국 특개평 5-218053호 공보 및 동 5-217821호 공보에 제안하였다.
에칭공정 후에 표면이 기복을 가질 수 있어 시판의 실리콘웨이퍼의 연마된 표면보다 거친 SOI기판의 표면으로 될 수 있지만, 이 표면은 수소어닐링에 의해 상기 시판의 실리콘웨이퍼의 연마된 표면에 필적하는 평탄성의 레벨로 평탄화될 수 있다. 동시에, 수소분위기에서 절연체위에 단결정실리콘막을 가지는 기판을 어닐링하고, 가스상으로 붕소를 외부로 확산함으로써, 단결정실콘막의 붕소농도는 감소될 수 있다. 붕소의 확산속도는 실리콘에서 비교적 높지만, 붕소가 실리콘층내에 남아서 가둬지도록, 산소 또는 불활성가스분위기에서 행해지는 열처리공정시에 기판의 표면위에 전형적으로 형성되는, 자연적으로 산화되는, 산화실리콘층에서는 확산속도가 낮다. 그러나, SOI층의 표면위에 형성되고 확산장벽으로서 기능하는 산화실리콘막은 제거될 수 있고, 처리하는 동안 임의의 가능한 산화막의 잇따른 형성은, 결과적으로 붕소의 외부확산이 증가될 수 있도록, 또한 붕소가 전체 SOI층 내에 고농도레벨로 함유되면, 전체의 SOI층의 불순물농도가 붕소의 외부확산에 의한 디바이스의 제작을 위해 적절한 레벨로 감소될 수 있도록, 전형적으로 수소를 함유하는 환원성분위기에서 기판을 어닐링함으로써 효과적으로 억제될 수 있다(문헌「N. Sato and T Yonehara, Appl. Phys. Lett. 65 (1994) p.1924」을 참조).
따라서, 수소함유분위기에서의 열처리는, 실리콘층내에 함유된 붕소가 외부로 확산하는 데에 매우 효과적이고, 또한 현저한 거칠기의 정도를 나타내는 실리콘층의 표면을 평탄화하는 데에도 매우 효과적이다.
수소함유분위에서의 열처리는 또한 SIMOOX기술에 의해 SOI기판을 제조하는 데에도 매우 효과적이다. 상기 문헌은 수소함유분위기에서 1,200℃ 또는 그 이하의 온도에서 행해지는 열처리에 의해 표면거칠기가 만족할 정도로 평탄화될 수 있음을 또한 보고하였다.
수소에 의해 SOI기판을 어닐링할 때, 막두께의 감소속도는 1,150℃에서 약 0.08nm/min이고, 이것은 연마의 경우의 감소속도보다 훨씬 낮다. 그러나, 수소에 의해 SOI기판 대신에 벌크의 웨이퍼를 어닐링할 때, 막두께의 감소속도가 상대적으로 높은 10nm/min 내지 100nm/min으로 되는 것이 문헌「B. M. Gallois et al., J. Am. Ceram. Soc., 77 (1994) p.2949」에 보고되어 있다. 막두께의 감소속도와 에칭속도가 적절하게 제어되지 않는 경우, 막두께의 균일성은 동일한 웨이퍼표면내에서 상이한 웨이퍼의 표면사이에서 또한 저하되기 쉽다.
따라서, SOI층의 막두께가 현저하게 변동함으로써, 특히 완전히 공핍된 타입의 SOI-MOS트랜지스터의 한계전압을 포함하는 특성에 대해서, 최종적인 제작품으로서 제작된 디바이스의 성능에 상당히 영향을 줄 수 있으므로, 각 웨이퍼마다 막두께를 정밀하게 제어하고 또한 상이한 웨이퍼간에도 막두께를 정밀하게 제어하는 것이 극히 중요하다.
또한, 막두께의 균일성 외에 SOI기판에 의해 직면하는 필요요건이 있다.
SOI층의 막두께는 SOI기판을 사용하여 제작되는 반도체디바이스의 특성에 따라 변화한다. 생성된 SOI층의 표면을 열적으로 산화하고, 다음에 불화수소산(희생산화)을 사용한 습식에칭에 의한 열적인 산화의 결과로서 생성된 산화막을 제거함으로써 상기 문제를 해결할 수 있는 것으로 고려되고 있지만, 이러한 기술은 복잡한 제조단계를 포함해야 하므로, 실용상 적절하지 않다.
또한, 생성된 SOI층의 상부층은, 수소이온주입에 의한 분리공정에 관련하여 상기 지적한 바와 같이 비교적 많은 수의 결함을 보이기 쉽고, 따라서 이러한 결함의 수를 감소시키는 것이 중요하다.
따라서, 본 발명의 목적은, 에칭속도를 용이하게 제어하고 또한 상이한 기판사이의 막두께의 균일성을 용이하게 제어할 수 있는 반도체물품의 에칭방법과 장치, 및 상기 방법과 상기 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은, 막두께의 균일성을 유지하면서 막내에 함유된 붕소등의 불순물을 효율적으로 감소시킬 수 있는 반도체물품의 에칭방법과 장치, 및 상기 방법과 상기 장치를 사용하여 반도체 물품을 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 반도체물품을 사용하여 생성된 디바이스 중에서 성능의 변동을 감소시킬 수 있는 반도체물품의 에칭방법과 장치, 및 상기 방법과상기 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 소망하는 막두께와 표면의 결함이 실질적으로 없는 표면을 저렴한 가격으로 얻을 수 있는 반도체물품의 에칭방법과 장치, 및 상기 방법과 상기 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 데 있다.
도 1은 본 발명에 의한 에칭장치의 일 실시예의 개략적인 단면도.
도 2는 대향면의 재료에 대한 에칭속도의 의존성을 도시하는 그래프.
도 3은 대향하여 배치된 표면의 재료가 Si와 SiO2일 때 에칭속도를 도시하는 그래프.
도 4는 대향하여 배치된 표면의 재료가 Si와 SiO2일 때 Si원자를 제거하는 속도를 도시하는 그래프.
도 5는 본 발명에 의한 에칭장치의 다른 실시예의 개략적인 단면도.
도 6은 본 발명에 의한 에칭장치의 또 다른 실시예의 주요영역을 개략적으로 도시하는 단면도.
도 7은 본 발명의 목적을 위해 사용될 수 있는 배치의 모드를 도시하는 한 쌍의 대향면구성부재의 개략적인 단면도.
도 8은 본 발명의 목적을 위해 사용될 수 있는 배치의 다른 모드를 도시하는 반도체물품과 대향면구성부재의 개략적인 단면도.
도 9는 본 발명에 의한 에칭장치의 또 다른 실시예의 주요영역을 도시하는 개략적인 단면도.
도 10은 본 발명에 의한 에칭방법을 사용하여 반도체물품을 제조하는 방법을 실행하는 모드에 대한 흐름도.
도 11은 본 발명에 의한 에칭방법을 사용하여 반도체물품을 제조하는 방법을 실행하는 다른 모드에 대한 흐름도.
도 12A, 도 12B, 도 12C 및 도 12D는 본 발명에 의한 에칭방법과 수소이온주입에 의한 클리브공정(cleave process)을 사용하여 반도체물품을 제조하는 방법의 개략도.
도 13A, 도 13B, 도 13C, 도 13D, 도 13E 및 도 13F는 본 발명에 의한 에칭방법과 에피택셜층 전사공정을 이용하여 반도체물품을 제조하는 방법의 개략도.
도 14는 본 발명에 의한 에칭방법의 개략도.
도 15A, 도 15B, 도 15C 및 도 15D는 본 발명의 목적을 위한 에칭작업시에 물품이 배치되는 방식을 도시하는 개략도.
<도면의 주요부분에 대한 설명>
1: 반응로 2: 히터
3: 대향면 구성부재 4: 산화실리콘
5: 가스원 6, 7: 밸브
8: 배출펌프 9: 지지부재
본 발명에 의하면, 본 발명의 상기 목적과 기타 목적은, 실리콘으로 이루어진 표면을 가지는 반도체물품을 에칭하는 방법으로서, 실리콘의 표면을 산화실리콘으로 이루어진 표면에 대향하여 이들을 소정의 거리로 분리시켜 배치된 상태로 유지하면서, 수소함유환원성분위기에서 실리콘의 표면을 열처리하는 단계로 이루어진 반도체물품의 에칭방법을 제공함으로써, 달성된다.
본 발명에 의하면, 반도체물품을 제조하는 방법으로서, 실리콘으로 이루어지고 또한 한 쌍의 물품을 접착하여 얻어지는 표면을 에칭하는 단계와, 상기 정의된 에칭방법에 의해 물품중의 한 쪽의 불필요한 부분을 제거하는 단계로 이루어진 반도체물품의 제조방법이 제공된다.
도 1은 본 발명에 의한 에칭장치의 일시예의 개략적인 단면도이다.
이 에칭장치는, 배기가능한 에칭챔버로서 동작하고 반도체물품(W)을 수용하는 반응로(1)와, 이 반응로(1)내에 포함된 가스와 물품(W)을 가열하는 히터(2)로 이루어진다. 이것은 적어도 밸브(6)를 통하여 수소가스원(5)에 연결되고 또한 적어도 밸브(7)를 통하여 배출펌프(8)에 연결된다.
표면위에 산화실리콘(4)을 수용하는 대향구성부재(3)는, 소정의 갭(AS)이 그 사이에 개재된 상태에서, 처리될 물품(W)의 표면의 측면에 배치된다. 도 1에서, (9)는 물품(W)과 대향면구성부재(3)를 모두 지지하는 지지부재를 나타낸다.
본 실시예를 사용한 에칭동작은 이하 설명하는 방식으로 진행한다.
먼저, 물품(W)과 대향면구성부재(3)는, 소정의 갭(AS)을 가진 상태에서, 반응로(1)내에 위치해 있다. 다음에, 이들은 히터(2)에 의해 가열된다. 선택적으로, 노의 내부는 내부압력을 감소시키기 위해 배출펌프(8)에 의해 배기된다.
다음에, 수소가스는 가스원(5)으로부터 노내에 도입된다. 노의 내부와 물품(W)은 히터(2)의 열발생을 제어함으로써 소정의 온도레벨로 유지된다.
다음에, 그 결과, 실리콘은 물품(W)의 처리될 표면이 에칭된다.
본 발명에 의한 방법으로 에칭되는 물품(W)은, CZ공정에 의해 제조된 벌크의 Si웨이퍼와, 에피택셜성장층을 가지는 에피택셜Si웨이퍼와, 수소어닐링공정에 의해 벌크Si웨이퍼를 처리하여 얻은 Si웨이퍼와, 실리콘막을 가지는 기판이나 상기 설명한 타입중에서 어느 SOI웨이퍼이어도 된다. 특히, 연마후 표면처리공정을 행하고 또한 표면위에 기복을 가지는 웨이퍼, 연마되지 않은 표면을 가지는 웨이퍼, 또는 본딩공정이나 SIMOX공정을 사용한 제조중의 SOI웨이퍼가 바람직하다.
물품(W)은 본 발명에 의한 수소함유분위기에서 열처리되므로, 노내에 공급되는 원료가스는 100%수소가스, 1 내지 99%의 수소를 함유하는 희가스 등의 불활성가스를 말한다. 바람직하게는, 습기가 충분히 없는 비교적 고순도의 수소가스는, 환원성분위기가 -92℃이하의 이슬점을 나타내도록, 수소정제시스템(수소정화장치)에 의해 노내에 공급된다.
분위기내에 잔류하는 임의의 산소 및 습기는, 온도가 증가함에 따라 막피복을 생성하는 물품(W)의 표면위의 실리콘을 산화시킬 수 있고, 차례로 생성된 막피복이 표면을 평탄화하는 공정을 방해하기 때문에, 또한 잔류하는 산소 및 습기는 산화 및 에칭의 부작용으로서 실리콘막의 두께에서 예기치 않은 감소를 일으킬 수 있기 때문에, 분위기의 산소 및 습기의 함유량은 최소의 레벨로 유지되어야 한다. 이 이유는 분위기가 -92℃이하의 이슬점이 나타나도록 제어되는 것이 바람직하기 때문이다.
수소함유분위기가 대기압보다 높거나 또는 낮은 모든 압력레벨을 나타내지만, 낮은 압력레벨은 표면의 평탄효과와 불순물을 외부로 확산하는 효과를 개선하는 이점이 있으므로, 분위기의 압력은 대기압보다 낮은 것이 바람직하다. 에칭로가 융착된 석영과 합성융합된 실리카 등의 유리로 된 실리카로 이루어지는 경우, 노내의 분위기의 압력의 하한은 3.9×104Pa로 설정되는 것이 바람직하고, 반응노가 파괴되는 것을 방지하기 위해 6.6×104Pa로 설정되는 것은 더욱 바람직하다.
상기와 같이 고려한 관점에서 볼 때, 작업환경을 고려하여, 노내의 분위기의 압력에 대해 대기압과 1.3Pa사이의 압력레벨을 선택하는 것이 합리적이다.
본 발명의 목적을 위해 사용되는 수소함유가스의 흐름속도에 대해서는 제한이 없으나, 이하 설명되는 흐름속도가 사용되는 것이 바람직하다.
여기서 사용되는 흐름속도는 노관의 단면영역으로부터 반도체물품의 단면영역을 감산으로써 얻은 영역을 통과하는 가스의 흐름속도를 칭한다.
가스의 흐름속도가 너무 높으면, 물품의 표면으로부터 반응물을 제거하는 속도가 증가되어 에칭의 억압효과가 감소된다.
한편, 가스흐름속도가 너무 낮으면, 물품의 표면으로부터 반응물을 제거하는 속도가 현저하게 감소되어 반도체 단결정층으로부터 불순물을 외부로 확산함으로써 붕소 등의 불순물을 제거하는 효과가 감소된다.
본 발명의 목적을 위해, 가스의 흐름속도는 10 내지 300cc/min·㎠가 바람직하고, 30 내지 150cc/min·㎠가 더욱 바람직하다. 가스의 흐름속도는 확산하는 속도를 제어하고 물품의 표면으로부터 측면으로 반응물을 제거하는 파라미터이다.
물품의 표면은 수소함유분위기에서 표면이 질소분위기 또는 희가스분위기에서는 평탄화되지 않는 1,200℃이하의 온도에서 만족스럽게 에칭되고 평탄화된다. 본 발명의 목적을 위해, 평탄효과를 가지는 에칭처리에 대해 사용되는 온도는 가스의 조성과 압력에 좌우된다. 더욱 상세하게는, 온도는 하한이 300℃이상인 것이 바람직하고, 500℃이상인 것이 더욱 바람직하며, 800℃이상인 것이 더욱더 바람직한 범위내에서 얻어진다. 한편, 온도범위의 상한은 실리콘의 융점이하인 것이 바람직하고, 1,200℃이하인 것이 더욱 바람직하다. 평탄화공정이 너무 느리게 진행하면, 평탄화된 표면은 열처리에 대해 더욱 긴 시간의 기간을 사용함으로써 얻어질 수 있다. 대향면을 구성하는 재료에 관계없이, 대향배치된 표면을 분리하는 거리가 대향하여 배치된 표면의 격렬한 상호작용 때문에 일정하면, 에칭효율은 분위기의 압력을 감소시킴으로써 향상될 수 있다. 이것은 압력이 감소되는 경우 나타나는 가스분자의 증가된 확산길이에 기여할 수 있다.
본 발명의 목적을 위해, 대향면구성부재(3)는 대향면이 이 위에 산화실리콘을 가지는 한 임의의 재료로 이루어져도 되지만, 표면위에 산화실리콘막이 형성된 표면을 가지는 Si웨이퍼 또는 석영웨이퍼가 바람직하다. 에칭되는 물품과 동일한 구조를 가지는 웨이퍼는, 대향면이 이 위에 산화실리콘막을 가지면, 대향면구성부재(3)로 바람직하게 사용될 수 있다.
대향면은 평면이어야 하고, 처리되는 표면과 평행하게 유지되어야 한다. 크기와 형상에 대해서, 대향면을 물품(W)의 처리되는 표면의 크기이상의 크기를 가지고 물품(W)의 프로파일과 유사한 프로파일을 가지는 것이 바람직하다.
대향면구성부재(3)는 전형적으로 트레이인 지지부재(9)의 일부분인 것이 바람직하다.
대향면과 물품을 분리하는 거리, 즉 갭(AS)은 반도체물품의 에칭되는 실리콘의 표면영역의 함수로서 변화하지만, 반도체물품이 100mm보다 큰 직경을 가지는 경우, 대향하여 배치된 표면의 상호작용에 기인하여 에칭을 증대시키는 효과를 달성하기 위해, 20mm이하인 것이 바람직하고, 10mm이하인 것이 더욱 바람직하다. 대향하여 배치된 표면사이의 거리는 특정한 하한을 가지지 않지만, 1mm이상인 것이 실용적이고, 3mm이상인 것은 바람직하다.
표면의 평탄공정은 반도체물품(W)의 세정된 표면이 열처리될 때 개시된다. 따라서, 물품의 표면이 두꺼운 자연산화막으로 피복되면, 표면의 평탄공정이 용이하게 개시되도록 희석된 불화수소산을 사용한 에칭에 의해 제거되는 것이 바람직하다.
이 방법으로 평탄화되는 실리콘의 표면은 반도체디바이스를 제조하는데 매우 적합하다. 실리콘 또는 SiC의 대향면구성부재가 물품에 대향하여 배치된 대향면위에 산화실리콘막을 가지면, 산화실리콘막은 에칭공정에서 이 막두께를 점차 얇게 하고, 산화실리콘막을 완전히 잃었을 때, 물품의 에칭속도를 초기의 속도의 약 1/10로 상당히 저하시킨다. 따라서, 이 현상에 의거하여, 막을 에칭에 의해 제거하여야 하는 실리콘층내에 함유된 Si원자의 수와 동일한 수의 Si원자를 함유하는 막두께를 산화실리콘막이 가지도록 함으로써, 재현성이 향상된 레벨로 양호하게 제어하는 방법으로, 물품의 표면위의 실리콘층을 에칭할 수 있다. 대향면의 산화실리콘막은 화학량론적 조성으로 되고 열산화공정에 의해 제조되면, 대향면구성부재의 산화실리콘막은, 제거된 실리콘층의 두께보다 약 2.22배 큰 막두께(tox)를, 가지는 것이 바람직하다. 따라서, 열처리의 기간동안 마진을 허용하기 위해, 막두께(tox)는, 제거된 실리콘층의 두께보다, 적어도 2.22배 커야 한다.
본 발명에 의하면, 실리콘막을 에칭하는 속도는 1.0×10-3nm/min.와 1.0nm/min.사이의 범위내에서 어렴움 없이 제어될 수 있다. 열처리의 효율을 고려하여, 에칭처리를 0.046nm/min.이상의 에칭속도와 1,080℃보다 높은 온도에서 행하거나 또는 0.11nm/min.이상의 에칭속도와 1,100℃보다 높은 온도에서 행하는 것이 바람직하다.
상기 에칭처리에 의해, 막의 표면으로부터 10nm 내지 200nm만큼 에칭될 때,실리콘막의 표면결함은 충분히 제거될 수 있다. 특히, SOI기판인 경우, 20nm와 250nm사이의 두께를 가지는 SOI층은, 본 발명에 의한 에칭방법과 에칭장치를 사용하여 전형적으로 50nm와 500nm사이의 막두께를 가지는 실리콘막을 에칭함으로써, 어려움 없이 제조될 수 있다.
다음에, 예를 들면, 얻은 표면은 1㎛2의 영역에서 적어도 0.4nm이하이고, 바람직하게는 0.2nm이하이고, 더욱 바람직하게는 0.15nm이하인 Rrms값을 나타낸다.
수소함유가스는 이후 설명되는 바와 같이 임의의 적절한 방법으로 노내에 도입될 수 있고, 본 발명은 노내에 가스를 도입하는 방법의 관점에서 볼 때 도 1의 구성에 제한되는 것은 아니다.
반응로(1)는 SiC로 만들 수 있지만, 본 발명의 목적을 위해 유리로 된 실리카로 만드는 것이 바람직하다.
본 발명의 목적을 위해, 히터(2)는 저항히터, 고주파히터 또는 적외선램프이어도 된다.
이제, 본 발명으로 이끌었던 몇몇 발견에 대하여 이하 설명한다.
(대향면의 재료에 대한 에칭속도의 의존성에 관한 발견)
본 발명의 발명자는, 실리콘단결정표면위의 미세한 기복을 제거하기 위해 수소함유분위기에서 행해지는 열처리에 대한 조건을 조사하였고, 단결정실리콘을 에칭하는 속도가 단결정실리콘의 표면에 대향하는 표면(대향면)의 재료에 따라 현저하게 변화하는 것을 발견하였다.
도 2는 대향면의 재료에 대한 에칭속도와 열처리온도의 의존성을 표시하는 그래프이다. 도 2의 그래프에서, 하부의 수평축은 온도(T)의 역수를 나타내고, 상부의 수평축은 1/T에 대응하는 온도를 나타내고, 수직축은 대수적으로 표현된 에칭속도(m/min)를 나타낸다. SOI층 또는 매입된 절연층위의 단결정실리콘층의 막두께는 시판의 광반사형 막두께의 게이지에 의해 어려움 없이 관찰될 수 있다. 다음에, 다양한 기간으로 열처리를 행하기 전과 후에 막두께를 관찰하고 막두께의 시간에 대한 변화를 계산함으로써 에칭속도를 측정할 수 있다.
도 2에서, 데이터의 세트(A)는, 에칭되는 SiO2의 물품에 대향하여 Si의 대향면을 배치하는 경우, 온도의 함수로서 변화하는 에칭속도를 나타낸다. 도면에서 관찰된 값의 최소의 사각형의 방법을 사용하여 얻어진 근사선의 기울기로부터 얻어진 활성화에너지(Ea)는 약 4.3eV이었다.
도 2에서 데이터의 세트(B)는, 에칭되는 Si의 물품에 대향하여 SiO2의 대향면을 배치하는 경우, 열처리공정에서의 에칭속도를 나타낸다.
도 2에서 데이터의 세트(C)는, 에칭되는 Si의 물품에 대향하여 Si의 대향면을 배치하는 경우, 다른 열처리공정에서의 에칭속도를 나타낸다. 이 열처리의 활성화에너지(Ea)는 약 4.1eV이었다.
마지막으로, 도 2에서 데이터의 세트(D)는, 에칭되는 SiO2의 물품에 대향하여 SiO2의 대향면을 배치하는 경우, 다른 열처리공정에서의 에칭속도를 나타낸다. 이 열처리의 활성화에너지(Ea)는 약 5.9eV이었다.
도 2의 데이터의 세트(B),(C)로부터 알 수 있는 바와 같이, 수소함유분위기에서 열처리를 행할 때에, 실리콘의 대향면이 산화실리콘의 대향면으로 대치되는 경우, 실리콘의 에칭속도를, 온도를 변화시키지 않아도, 9배까지 증가시킬 수 있다.
보다 상세하게는, 두 개의 단결정실리콘의 표면이 대향하여 배치되거나 또는 실리콘의 대향면이 에칭되는 실리콘의 표면에 대향하여 배치된 경우(도 2의 "C"), 에칭속도는 1,200℃에서 약 0.045nm/min.만큼 낮다. 열처리시에 3nm이하의 막만을 60분후에 에칭한다. 이에 반하여, 에칭될 실리콘의 표면에 대향하여 산화실리콘의 대향면을 배치하는 경우(도 2의 "D"), 에칭속도를 1,200℃에서 약 0.36nm/min.로 증가시키므로, 21.6nm의 막을 1시간 후 에칭할 수 있다. 이 에칭의 두께는 접촉연마공정의 두께와 비교될 수 있다.
도 3은 대향하여 배치된 표면의 재료가 Si와 SiO2인 경우 에칭속도를 도시한 그래프이다. 도 3에서, 수평축은 에칭시간(분)을 나타내고, 수직축은 에칭두께(nm)를 나타내고, 열처리를 1,200℃의 온도(T)에서 행한다. 도 3에서, 백색원은, 물품이 SiO2의 표면을 가지고 또한 대향면이 Si로 이루어진 경우, 얻은 값을 나타내고, 흑색원은, 물품이 Si표면을 가지고 또한 대향면이 SiO2로 이루어진 경우, 얻은 값을 나타낸다.
도 3으로부터 알 수 있는 바와 같이, 동일한 열처리기간에 대해서, 흑색원으로 나타낸 바와 같이, 물품이 Si의 표면을 가지고 대향면이 SiO2로 이루어진 경우보다, 백색원으로 나타낸 바와 같이, 물품이 SiO2의 표면을 가지고 대향면이 Si로 이루어진 경우, 막을 보다 큰 정도로 에칭한다. 간단히 말하면, SiO2의 표면과 Si의 표면을 열처리시에 대향하여 배치한 경우, SiO2의 표면을 Si의 표면보다 큰 정도로 에칭한다.
도 4는 도 3에 의거한 계산에 의해 얻은 속도로서, SiO2의 표면을 에칭하고 Si의 대향면을 사용하는 경우 Si원자를 제거하는 속도와, Si의 표면을 에칭하고 SiO2의 대향면을 사용하는 경우 Si원자를 제거하는 속도를 나타내는 그래프이다. 도 4에서, 수평축은 에칭시간을 나타내고, 수직축은 제거되는 Si원자의 수(atom/㎠)를 나타내며, 관찰된 SiO2의 표면은 백색의 원, 삼각형, 사각형으로 표시되고, 관찰된 Si의 표면은 흑색의 원, 삼각형, 사각형으로 표시된다.
도 3에 도시된 바와 같이, 산화실리콘의 표면의 에칭된 부피로부터 계산하여 제거된 실리콘의 원자수를 나타내고 또한 단결정실리콘의 표면의 에칭된 부피로부터 계산하여 실리콘의 원자수를 나타내는 도 4로부터, 제거된 실리콘의 원자수는 두 표면에 대해서 대략 동일함을 알 수 있고, 이것은 Si의 표면과 SiO2의 표면을 열처리시에 서로 대향하여 배치한 경우, Si원자를 두 표면으로부터 대략 같은 속도로 잃는다는 것을 의미함을 알 수 있다.
따라서, 실리콘의 표면을 에칭하는 속도는 이 실리콘의 표면에 대향하여 배치된 산화실리콘의 표면과의 상호작용에 의해 가속된다. 이 상호작용은 이하 도시된 반응식에 의해 완전히 표현되고, 여기서 산화실리콘은 1:1의 비율로 반응한다.
Si + SiO2→ 2SiO
Si의 에칭속도는 Si의 표면과 대향면사이의 거리에 의해 영향을 받는다. 실리콘의 대향면이 사용되는 경우, 두 표면을 분리하는 거리가 감소함에 따라 에칭속도가 감소되는 것을 발견하였다. 한편, 산화실리콘의 대향면을 사용하는 경우, 두 표면사이의 거리가 감소됨에 따라 에칭속도가 증가된다.
또한, 에칭공정이 전형적으로 수소가스인 환원성가스를 함유하지 않은 분위기에서 행해지는 경우, 분위기가 수소를 함유하는 경우, 관찰되는 에칭속도와 비교하면, 에칭속도는 현저하게 느리다. 간단히 말하면, 전형적으로 수소가스인 환원성가스의 존재에 의해 에칭속도를 상당히 가속시킬 수 있다. 실리콘의 표면과 산화실리콘의 표면이 에칭시스템에서 서로 대향하여 배치된 경우, 이들의 표면 중에서 어느 하나의 재료가 전형적으로 수소가스인 환원성가스와의 반응에 의해 다른 하나에 도달함에 따라 두 표면은 에칭된다. 예를 들면, Si + H2→ SiH2와 SiH2+ SiO2→ 2SiO + H2로 나타낸 반응이다. Si표면에 남아있던 Si원자는 적어도 부분적으로 산화실리콘의 표면에 가스상으로 수송되고, 여기서 이들은 SiO2와 반응하여 SiO를 생성하고, 이는 높게 포화된 증기압을 나타낸다. SiH2는 연속적으로 소모되므로, Si기판위의 에칭처리를 촉진시킨다. 한편, 두 개의 Si표면이 서로 대향하여 배치된 경우, 화학반응속도는 일단 이들이 포화농도의 레벨을 나타내게 되면 증기상으로 Si원자가 확산하는 함수로서 측정되고, 포화농도의 레벨이 매우 높지 않아, 에칭속도가 매우 높게는 되지 않는다.
이에 대해서, Si의 표면과 SiO2의 표면을 대향하는 경우, Si표면에 잔류하는 Si원자는 적어도 부분적으로 산화막의 표면에서 소모되어, 화학반응이 어떠한 제한없이 더욱 진행한다. SiO2의 표면 위에서 생성될 수 있는 SiO는 높은 증기압을 나타내므로, 반응은 제한없이 진행할 수 있다. SiC의 표면이 단결정실리콘막에 대향하여 배치된 경우, 단결정실리콘막을 에칭하는 속도는, 실리콘이 대향면으로 사용되는 경우 관찰되는 제한된 에칭속도는 대략 같다. 마찬가지로, 질화실리콘의 표면이 단결정실리콘막에 대향하여 배치된 경우 단결정실리콘막의 에칭속도는 또한 낮고 실리콘이 대향면으로 사용되는 경우 관찰되는 제한된 에칭속도와 대략 같다.
간단히 말하면, 수소함유분위기에서 실리콘을 열처리하는 공정에서, 대향면이 실리콘으로 이루어진 경우보다 대향면이 산화실리콘으로 이루어진 경우에, 에칭속도가 약 10배 더 빠르다.
(에칭장치)
도 1은 본 발명에 의한 전형적인 에칭장치를 도시하지만, 이것은 나중에 설명하는 바와 같이 다양한 다른 방법으로 변형될 수 있다.
도 5는 본 발명에 의한 에칭장치의 다른 실시예의 개략적인 단면도이다.
도 5의 실시예는 가스원(5)으로부터의 수소함유가스의 일부가 배출펌프(8)내로 흐르기 전에 물품(W)과 대향면구성부재(3)사이의 갭 또는 활성화공간(AS)을 통과하도록 구성된다. 물품(W)과 대향면구성부재(3)의 구성모드는 도 1에 도시된 바와 같은 구성에 제한되지 않고, 이들을 노(1)의 노관에 평행하게 세로로(도면에서 횡방향으로) 배치하여도 된다. 이들을 도 5에 도시된 바와 같이 다르게 배치되거나 또는 수평노내에서 기울어진 형태로 또는 수직으로 배치되어도 된다.
또는, 복수의 물품(W)을, 단일의 노내에 서로 평행하게 간격을 가지고, 배치하여도 된다.
도 6은 복수의 물품을 집합적으로 에칭하기에 적합한 본 발명에 의한 에칭장치의 일실예의 개략적인 단면도이다.
도 6의 에칭장치의 실시예에 의하면, 이면위에 산화실리콘막을 가지는 복수의 물품(W1),(W)이 모든 물품의 전면이 위쪽으로 향하도록 노내에 배치된다. 다음에, 상부물품(W1)에 대해 대향면이 발견되지 않으므로, 물품(W1)의 실리콘의 표면은 의도되는 방법으로 에칭되지 않는다. 다르게 말하면, 상부물품(W1)은 더미물품으로서 기능한다. 상부물품(W1)을 제외한 모든 물품(W)은 바로 위의 물품(W)의 산화실리콘의 이면이고 또한 대향하여 위치한 대향면을 가지고, 따라서 물품(W)의 실리콘의 표면전체가 적절하게 에칭된다.
모든 물품(W1),(W)을 아래쪽으로 향하는 실리콘의 전면에 배치하는 경우, 하부의 물품은 더미물품으로서 기능한다.
도 6은 수직노의 주요영역만을 도시한다. 도 6의 노를 대략 측면으로 회전시킴으로써 실현될 수 있는 구성을 가지는 수평노를 사용하는 경우, 복수의 물품은 나란히 배치되고 마찬가지 방식으로 집합적으로 에칭된다.
그러나, 도 6의 노는 산화실리콘의 이면을 가지는 물품을 일괄적으로 열처리하고 에칭하는 데에만 적합한 것에 유의하여야 한다.
도 7은 Si, SiC 또는 SiN으로 이루어지고 산화되지 않은 실리콘의 이면을 가지는 물품을 열처리하기에 적합한 구성을 도시한다.
이 구성에 의해, 적어도 산화실리콘의 이면을 가지는 대향면구성부재(31)는 두 개의 인접한 물품사이에 삽입되어, 하부물품(W2)의 Si의 표면은 대향면구성부재(31)의 산화실리콘의 이면(대향면(4))과 마주보고 위치한다. 따라서, 물품(W2)의 Si표면은 적절하게 에칭된다. 도 7의 대향면구성부재(31)는 트레이의 측면을 가지지만, 이들은 이러한 형태에 제한되지 않고 판형상 부재로 대치되어도 된다.
어느 경우에도, 반도체물품이 100mm보다 큰 직경을 가지는 경우, 대향하여 배치된 표면의 상호작용에 기인하여 에칭을 증대시키는 효과를 달성하기 위하여, Si표면과 대향면사이의 거리는 20mm이하인 것이 바람직하고, 10mm이하인 것은 더욱 바람직하다.
열처리공정시에 산소함유분위기에서 행해지는 물품의 주표면(전면)위의 실리콘을 에칭하는 속도는, 습기 및/또는 산소 등의 산화불순물이 하나 또는 그 이상인 분위기가스에 함유하는 경우, 가속된다. 습기 및/또는 산소 등의 불순물의 공급율을 감소시키기 위해, 주표면 위에서 또는 이 근처에서 분위기가스의 흐름속도를감소시킴으로써, 이들 가스의 불순물에 기인하는 에칭효과를 감소시킬 수 있다. 이러한 방식으로, 실리콘의 표면과 산화실리콘의 대향면의 상호작용을 포함하는 에칭처리는 정밀하게 제어될 수 있다. 특히, 도 8에 도시된 바와 같이, 가스흐름(11),(14)이 물품의 실리콘표면의 방향과 교차하고, 대향면구성부재(3)의 산화실리콘의 대향면(4)이 실리콘의 표면과 마주보며 도 8에 도시된 바와 같이 실리콘의 표면으로부터 20mm이하로 분리되어 위치하도록 물품(W)을 노관(1)내에 배치하는 경우, 물품(W)의 전면위의 분위기가스의 흐름속도(12)는 실용적으로 0으로 감소될 수 있고, 대향면의 산화실리콘의 에칭전위는 최대로 이용될 수 있다.
도 8에서, 실리콘기판(21)위에 형성된 매입절연막(22)과 SOI층(23)으로 이루어진 SOI기판 및 실리콘기판과 이것을 표면위에 형성된 산화실리콘막으로 이루어진 대향면구성부재(3)가 도시되어 있음에 유의하여야 한다.
도 9는 도 5에 도시된 수직노를 변형함으로써 제조된 에칭장치의 개략적이 단면도이다.
도 9에서, 4개의 물품(W)전체와 더미물품(W1)을 동축으로 배치하여 에칭장치의 지지부재인 보트(13)의 각각의 돌출부에 의해 지지한다.
더미물품(W1)은 전면과 이면위에 모두 산화실리콘막을 가지는 Si기판인 반면에, 물품(W)은 이면위에만 산화실리콘막을 가지는 Si기판이다
이 경우에 다시 노관의 단면영역으로부터 반도체물품의 단면영역을 감산함으로써 얻은 영역(노관의 바깥쪽의 주변영역)을 통과하는 가스의 흐름속도(11)를 10cc/min.㎠ 내지 300cc/min.㎠로 제어하고, 각 물품(W)의 전면위와 이 근처에서전면에 평형하게 흐르는 가스의 흐름속도(12)는, 물품(W)의 바깥쪽의 주변영역에서 전면에 수직으로 흐르는 가스의 흐름속도(11)보다, 낮게 된다.
바람직하게는, 노관의 단면영역으로부터 반도체물품의 단면영역을 감산함으로써 얻은 영역(노관의 바깥쪽의 주변영역)을 통과하는 가스의 흐름속도(11)를 30cc/min.㎠ 내지 150cc/min.㎠로 제어하고, 각 물품(W)의 전면위와 그 근처에서 전면에 평행하게 흐르는 가스의 흐름속도(12)는 실질적으로 0과 동일하게 된다.
에칭장치의 상기 설명한 실시예중에서 어느 하나에서, 노(1), 트레이(31), 지지부재(9),(13)는 유리로 된 실리카로 이루어지는 것이 바람직하다.
히터(2)는 저항히터, 고주파히터 또는 램프히터이어도 된다.
(반도체물품의 제조방법)
이제, 본 발명에 의한 에칭방법을 사용하여 반도체물품을 제조하는 방법에 대해 설명한다.
도 10은 전형적으로 PACE공정일 수 있고 또한 수소이온주입이나 에피택셜층의 전사공정을 이용하여 클리브공정(cleave process)에 의해 접착SOI기판을 제조하는 흐름도이다.
먼저, 제 1물품은 단계(S1)에서 제조된다. 더욱 상세하게는, 적어도 하나의 표면위에 형성된 산화절연막을 가지는 Si웨이퍼내에 수소이온이나 희가스이온이 주입되어, 소정의 깊이로 잠정적이 분리층을 생성한다. 또는, Si웨이퍼의 표면은 에피택셜성장을 행하는 다공질 및 비다공질 Si층으로 이루어진다. PACE공정이 사용되는 경우, 산화막을 가지지 않는 Si웨이퍼 또는 산화된 표면을 가지는 Si웨이퍼를 제조한다.
한편, 제 2물품을 단계(S2)에서 제조한다. 제 2물품은, 일반적인 Si웨이퍼의 표면을 산화함으로써 얻은 Si 웨이퍼, 이 자연산화막이 제거된 Si웨이퍼, 석영웨이퍼 또는 금속기판이어도 된다.
다음 단계(S3)에서는, 단계(S1),(S2)에서 각각 제조된 제 1물품 및 제 2물품은 직접적으로 또는 이들 사이에 삽입된 점착층에 의해 간접적으로 접착된다. SOI구조 이외의 구조를 가지는 물품을 제조하지 않으면, 함께 접착되는 제 1물품 및 제 2물품의 표면중 어느 하나가 절연층을 가지는 경우 상기 접착은 충분하다.
접착하기 전에, 접착되는 표면은 이들을 수소, 산소, 질소 또는 희가스의 이온으로 조사함으로써 활성화될 수 있다.
다음에, 단계(S4)에서, 조립품을 제작하기 위해 제 2물품에 접착된 제 1물품의 불필요한 부분을 제거한다. 대략적으로 말하면, 두 개의 상이한 기술이 제 1물품의 일부분을 제거하는 데 이용가능하다. 하나는 그라인딩하거나 에칭에 의해 제 1물품의 일부분을 제거하는 기술이고, 나머지의 하나는 제 1물품내에 형성된 분리층을 따라 제 1물품의 전면부분과 이면부분을 분리하는 기술이다. 후자의 기술이 사용되는 경우, 제거 후에 웨이퍼의 프로파일을 유지하기 때문에 불필요한 부분은 제 1물품 또는 제 2물품으로서 다시 한번 사용될 수 있다. 제 1물품은 조립품을 열처리하거나, 또는 조립물의 측면에 액체나 기체인 유체를 불어넣거나, 또는 나머지로부터 제 1물품을 기계적으로 떼어냄으로써 분리될 수 있다.
이제 불필요한 부분이 없는 조립품(SOI기판)의 실리콘층(SOI층)의 표면은 오히려 거칠어서, 틈새, 다공질층의 기공 및/또는 그라인딩작업이나 에칭작업에 의해 야기된 기복을 나타낸다. 따라서, 단계(S5)에서, 거친 표면을 나타내는 실리콘층의 상부는 에칭된다. 다음에, 에칭된 실리콘층의 표면거칠기는 에칭동작의 평탄효과에 기인하여 1㎛2의 영역에서 0.2nm보다 작은 표면거칠기의 레벨로 평탄화된다. 에칭이 최적화된 상태하에서 행해지면, 표면의 거칠기는 0.15nm보다 작게 감소되고, 몇몇의 경우에는 0.1nm보다 작게 감소될 수 있다.
도 11은 SIMOX공정에 의해 전형적으로 SOI기판을 제조하는 흐름도이다.
먼저, 단계(S11)에서, Si웨이퍼는 원료로서 제조된다.
다음에, 단계(S12)에서 산소이온은 100KeV와 300KeV사이의 가속전압을 사용하여, 약 2×1017cm-2내지 4×1018cm-2의 주입율로서 제조된다.
다음에, 단계(S13)에서, 산소이온이 주입된웨이퍼는 매입된 산화막을 생성하기 위해 1,000℃ 내지 1,400℃사이의 온도에서 열처리된다.
다음에, 단계(S14)에서, 표면산화막은, 이러한 산화막이 형성된 경우, SOI층의 표면으로부터 제거된다.
얻은 SOI기판의 SOI층의 표면은, 연마된 웨이퍼가 원료로서 사용되면, 산소이온주입(단계(S12))과 매입된 산화막의 형성(단계(S13))에 의해 야기된 기복을 나타낸다. 따라서, 단계(S15)에서 기복을 가지는 SOI층의 상부를 제거하기 위해, 웨이퍼는 상기 설명한 방법으로 에칭작업을 행한다. 에칭 후에, SOI층의 표면은 1㎛2영역에서 0.4nm(Rrms)보다 작고 50㎛2영역에서 1.5nm(Rrms)보다 작은 표면거칠기를 보인다.
본 발명에 의한 반도체물품을 제조하는 상기 설명한 방법중에서, 수소이온주입을 사용한 클리브공정에 의해 SOI기판을 제조하는 방법에 대해 도 12A 내지 도 12D를 참조하면서 상당히 상세하게 설명한다.
단계(S21)에서, 적어도 제 1물품인 Si웨이퍼의 표면은 매입된 절연막(22)으로 되는 산화실리콘층을 생성하기 위해 열적으로 산화되고, 다음에 수소 또는 희가스이온을, 10keV와 500keV사이의 가속전압을 사용하여, 약 1×1016cm-2내지 1×1019cm-2의 주입율로 전형적으로 주입된다. 이온을 이온주입기에 의해 주입하여도 되고 또는 대안으로 플라즈마와 웨이퍼사이의 전위차를 이용함으로써 수소나 희가스의 플라즈마로부터 주입하여도 된다. 그 결과, 분리층(32)을 생성한다(도 12A).
다음에, 단계(S22)에서, 제 2물품인 다른 Si웨이퍼(21)의 표면을 산화하고, 필요에 따라 접착되는 표면을 덮는 산화막은, 두 개의 Si웨이퍼가 조립품을 생성하기 위해 절연막(22)의 표면과 접촉하여 유지되는 노출된 Si표면과 함께 접착되기 전에, Si이 노출되도록 제거된다(도 12B).
다음에, 단계(S23)에서, 조립품은 분리층(32)을 따라 두 부분으로 분리한다. 조립품을 두 부분으로 분리하기 위해, 기계적으로 약하고 무른 층인 분리층을 파괴하고 웨이퍼(31)가 조립품으로부터 분리할 때까지, 유체(액체나 기체)는 고압하에서 조립품의 측면에 인가되어, 웨이퍼(21)위에 실리콘막(23)이 남는다. 또는, 두개의 웨이퍼는 접착단계에서 또는 그 후에 500℃이상의 온도로 동시에 열처리되어, 그 결과로서 웨이퍼(31)가 조립품으로부터 분리될 수 있도록, 수소 또는 희가스이온에 의해 발생한 미세한 기포를 분리층내에서 크게 하여, 웨이퍼(21)위에 실리콘막을 남도록 한다.
조립품으로부터 분리된 웨이퍼(31)는, 그 높이가 실리콘막(23)의 두께에 의해 감소되지만, 제거 후에 웨이퍼의 프로파일이 유지되므로 다시 한번 제 1물품이나 제 2물품으로서 사용될 수 있다.
분리된 웨이퍼(31)를 재사용하기 위해, 분리의 결과로서 노출된 표면(25)은 연마되고, 단결정실리콘막을 에피택셜성장에 의해 웨이퍼위에 성장시킨다(도 12C).
분리한 후에, 실리콘막(23)은 미세한 기포(미세한 틈새)에 의해 야기된 기복을 가지는 거친 표면을 나타낸다. 따라서, 단계(S24)에서, 이것을 산화실리콘의 표면과 대향하여 배치하고, 거친 표면을 포함하는 실리콘막(23)의 상부를 에칭하기 위해, 상기 설명한 바와 같은 방식으로 본 발명에 의한 수소함유환원성분위기에서 열처리한다. 에칭처리의 결과로서, 실리콘막(23)은 평탄한 표면을 나타낸다(도 12D).
웨이퍼(21)가 도 12A 내지 도 12D의 예에서 웨이퍼의 이면위에 산화실리콘막(24)을 지니므로, 산화실리콘막은 단계(S23)가 종료된 후 SOI기판의 이면위에 잔류할 수 있다. 따라서, 다수의 이러한 SOI기판은, 상기한 바와 같이 설명되고, 도6 또는 도 9에 도시된 바와 같은 본 발명에 의한 장치에서 동시에 에칭처리를 행할 수 있다.
웨이퍼의 이면위의 산화실리콘막(24)은, 도 12A 내지 도 12D를 참조하면서 상기 설명한 바와 같이, 접착단계 전에 형성될 수 있다. 또한, 이것은 분리단계 후에 또는 산화분위기에서 행해지는 열처리/접착단계에서 형성될 수도 있다.
이하, 에피택셜층의 전사공정에 의해 반도체물품을 제조하는 방법에 대해 도 13A 내지 도 13F를 참조하면서 상세하게 설명한다.
먼저, 단계(S31)에서, Si단결정기판(31)을 제 1물품으로서 제조하고, 다공질 구조(33)를 가지는 층을 기판의 주면인 전면위에 적어도 형성한다. 다공질Si은 HF용액에서 Si기판을 양극산화함으로써 생성될 수 있다. 이러한 다공질층은 스폰지형의 구조를 보이고, 여기서 약 10-1nm 내지 10nm의 직경을 가지는 기공을 약 10-1nm내지 10nm의 간격으로 배치된다. 단결정Si의 밀도는 2.33g/㎤이나, 다공질Si의 밀도는 일정하지 않고, HF용액의 농도를 50% 내지 20%사이의 범위내로 제한하고 또한 전류밀도와 알콜이 반응계에 첨가되는 비율을 제한함으로써, 2.1g/㎤ 내지 0.6g/㎤사이의 범위내에 들어갈 수 있다. 다공질층의 다공성은 특정한 저항과 다공질로 되는 기판의 부분의 도전성타입을 변조함으로써 제어될 수 있다. P형 도전성을 가지는 Si기판은, 동일한 양극산화의 상태하에서 퇴화하는 기판(P+)인 경우보다 퇴화하지 않는 기판(P_)인 경우, 후자가 전자보다 1디지트만큼 높은 기공밀도를 보이므로, 기공의 직경은 작을 수도 있지만, 보다 높은 다공성을 보인다. 간단히 말하면, Si기판의 다공성은 이들 상태를 제한하고 다수의 가능한 방법으로부터 선택된 적절한 방법을 사용함으로써 제어될 수 있다. 다공질층(33)은 단일층이어도 되고 또는 상이한 다공성을 가지는 다수의 층으로 이루어진 다층의 구조이어도 된다. 이온의 주입범위를 양극산화에 의해 생성되는 다공질층내로 제한하도록 이온을 주입하는 경우, 기공은 주입범위 근처에 위치한 기공벽내에 형성되고, 이에 의해 층의 다공성을 증대시킬 수 있다. 이온주입공정은, 양극산화에 의해 다공질층을 형성하는 단계전이나 단계후 또는 다공질층(33)위에 단결정반도체층을 형성하는 단계 후에도, 행해질 수 있다(도 13A).
다음에, 단계(S32)에서, 비다공질 단결정반도체층(23)을 적어도 다공칠층위에 형성한다. 이러한 비다공질 단결정반도체층(23)은, 에피택셜성장에 의해 형성된 단결정Si층, 다공질층(33)의 표면층을 비다공질층으로 변환함으로써 형성된 층, 또는 몇몇 다른 적절한 층이어도 된다. 산화실리콘층(22)이 열적인 산화에 의해 단결정Si층(23)위에 형성되면, 단결정실리콘층과 매입된 산화막의 계면은 열적인 산화에 의해 형성되고 또한 표면상태를 함유하는 적절한 계면이다(도 13B).
단계(S33)에서, 상기 비다공질 단결정Si층(23)을 형성한 반도체기판의 제 1표면(접착표면)은, 제 2기판(21)의 전면(접착표면)과 밀착하여 유지된다. 이들이 서로 밀착하기 전에 이들로부터 임의의 부착하는 다른 재료를 제거하기 위해 표면을 세정하는 것이 바람직하다(도 13C). 제 2기판은 접착되는 표면이 충분히 편평하고 평탄한 한 이에 제한되는 것은 아니지만, Si기판, 또는 Si기판위에 산화실리콘막을 형성함으로써 얻은 기판, 전형적으로 석영으로 이루어진 광전송기판이나 사파이어 기판이어도 된다. 제 2기판은 도시한 바에 따라 그 사이에 삽입된절연층(22)으로 제 1기판에 접착되지만, 절연층(22)은 필수적으로 사용되지 않아도 된다. 두 기판을 접착하기 위해, 절연체박판이 제 1기판 및 제 2기판사이에 샌드위치되어 3층구조를 형성하여도 된다.
다음에, 제 1기판(31)의 이면위의 불필요한 부분과 다공질층(33)은 비다공질단결정Si층(23)을 노출하도록 제거된다. 상기 설명한 두가지 기술중 어는 하나는, 몇몇 다른 기술을 대신 사용하여도 되지만, 비다공질 단결정Si층(23)을 노출시키는 단계를 위해 사용되어도 된다.
제 1기술에 의해, 제 1기판(31)을 제거하여 이면으로부터 다공질층(33)을 노출시킨다(단계(S34)).
다음에, 다공질층(33)을 제거하여 비다공질 단결정실리콘층(23)을 노출시킨다(단계(S35)).
선택적인 에칭에 의해 다공질층을 제거하는 것이 바람직하다. 다공질실리콘은, 적어도 불화수소산과 과산화수소를 함유하는 혼합용액을 사용하는 경우, 비다공질실리콘을 에칭하는 속도보다 큰 105배의 속도로 선택적으로 에칭될 수 있다. 기공을 표면에 점착하는 것을 방지하기 위해 표면활성제가 에칭용액에 첨가되어도 된다. 에틸알콜 등의 알콜이 계면활성제로서 사용되는 것이 바람직하다. 선택적인 에칭공정은 다공질층이 매우 얇은 경우 생략할 수 있다.
제 2기술에 의해, 단계(S34)를 위한 도 13D에 도시된 바와 같은 프로파일을 생성하기 위해 분리층으로서 기능하는 다공질층(33)을 따라서 분리된다. 분리는외력을 사용하여 실현될 수 있다. 분리를 위해 사용될 수 있는 방법은, 압력, 장력 또는 전단력 등의 외력 또는 쐐기의 사용의 다른 적용, 초음파의 적용, 열의 사용, 산화에 의해 다공질Si내의 내부압력을 생성하여 주변으로부터 이것을 팽창시키는 기술의 사용, 열적인 응력을 생성시키거나 다공질Si을 약화시키는 진동열의 사용 및 물분사 또는 가스분사 등의 유체 분사스트림의 분출 등을 들 수 있다.
다음에, 단계(S35)를 위한 도 13E에 도시된 바와 같이, 제 2기판(21)의 전면위에 남아있는 잔여 다공질층(32)을 에칭에 의해 제거한다. 에칭에 의해 다공질층(33)을 제거하는 상기 사용된 기술은 또한 잔여 다공질층(33)을 에칭하는 데 또한 사용될 수 있다. 제 2기판(21)위에 남아있는 잔여 다공질실리콘층(33)이 매우 얇고 균일하면, 불화수소산 및 과산화수소를 사용한 습식에칭공정을 생략할 수 있다.
다음에, 단계(S36)에서, 단결정Si층(23)의 기복이 있는 상부를 에칭하기 위해, 조립품은 수소함유환원분위기에서 열처리가 행해진다. 동시에, 이 단계에 의해 단결정실리콘층에서 붕소의 농도를 감소시키고 조립품의 표면을 평탄화하는 효과를 초래한다(도 13F).
본 발명의 상기 설명한 방법에 의해 얻은 반도체기판에서, 평탄하고 균일하고 얇은 단결정Si막(23)은 넓은 영역에 걸쳐서, 그 사이에 삽입된 절연층(22)을 가지는 제 2기판(21)의 표면전체에 형성된다. 이러한 반도체기판은 서로 절연되고 분리되는 전자디바이스를 제조하는데 유리하게 사용될 수 있다.
분리된 제 1의 Si단결정기판(31)의 분리면위에 남아있는 잔여다공질층은 제거되고, 노출된 표면은 허용불가능하게 거칠면평탄화된다. 다음에, 이것은 다른 시간동안 제 1Si단결정기판(31)으로서 또는 계속해서 사용되는 제 2기판(21)으로서 사용된다.
도 13A 내지 도 13F의 예에서 기판(21)의 이면에 산화실리콘은 형성되지 않는다. 그러나, 다수의 기판이 각 SOI기판의 이면을 산화실리콘의 대향면으로서 사용하여, 본 발명에 의한 에칭처리를 동시에 행하는 경우, 산화실리콘막은 각 기판(21)의 이면에 형성되어야 한다.
이 요구사항은, 마스크로서 실리콘막(23)을 사용한 단계(S35)후 또는 단계(S33)에서 접착작업전이나 접착작업후에 기판(21)의 이면에 산화실리콘막을 형성함으로써, 용이하게 충족될 수 있다.
도 14는 본 발명에 의한 에칭처리 전후의 물품의 실리콘표면을 개략적으로 도시한다.
도 14에서, (W3)은 에칭처리 전 물품의 단면을 나타내는 반면에, (W4)는 에칭처리 후 물품의 단면을 나타낸다.
에칭처리를 행하기 전에 1㎛2영역을 원자력현미경으로 관찰한 경우, 표면거칠기의 평균제곱근(Rrms)은 약 0.2nm 내지 20nm이었다.
본 발명에 의한 에칭처리의 결과로서, 거친 표면을 평탄화하여, 이 보다 평탄한 표면이나 연마된 Si웨이퍼의 표면거칠기에 대응하는 약 0.07nm 내지 0.15nm만큼 낮은 Rrms를 보였다.
도 14에서, (h)는 첨두에서 골까지의 거리를 나타내고, (p)는 두 개의 인접한 첨두사이의 갭(즉, 기복의 주기)을 나타내며, (t)는 에칭깊이를 나타낸다.
본 발명에 의하면, 에칭처리 후에, 표면거칠기는 에칭되지 않은 표면의 표면거칠기의 약 1/3로 감소된다. 따라서, 수 nm 내지 수십 nm 크기의 첨두에서 골까지의 거리(h)와 수 nm 내지 수백 nm 크기의 두 개의 인접한 첨두사이의 갭(p)을 가지는 기복이 많은 실리콘의 표면은 에칭에 의해 2nm이하이고, 바람직하게는 0.4nm이하인 거리(h)의 값을 나타나도록 평탄화될 수 있다.
이 평탄화 현상은 에칭처리와 동시에 일어나는 표면의 재배치로서 설명될 수 있다. 거친 표면에는, 높은 표면에너지의 상태를 나타내는 무수한 융기가 존재하고, 고차수의 평면방향을 가진 평면이 결정층의 평면베어링에 관한 표면으로 노출될 수 있다. 이러한 영역의 표면에너지는 단결정표면의 평면방향에 의존하는 표면에너지보다 높다. 수소함유환원성분위기에서 행해지는 열처리공정에서, 열에너지에 의해 여기되는 Si원자가 표면을, 낮은 표면에너지를 가지는 편평하고 평탄한 표면으로, 이동하여 재배치되도록, 표면Si원자의 이동성에 대한 에너지 배리어는 수소의 감쇄효과에 의해 전형적으로 낮아지는 것을 확실하게 가정할 수 있다. 단결정표면의 평면의 방향지수가 낮으면 낮을수록, 본 발명의 평탄화 및 평탄화의 효과는 더욱 향상된다.
실시예 1(에피택셜층의 전사/수평노/SiO2의 대향면):
각각의 견본에 대해서, 0.015Ω㎝의 비저항과 (100)방위를 가지는 붕소로 도핑된 6인치 Si웨이퍼의 표면을, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액에서, 양극산화하여, 웨이퍼표면에 10㎛두께의 다공질실리콘층을 생성하였다. 다음에, 실리콘웨이퍼를 1시간 동안 산소분위기에서 400℃로 열처리하고, 이어서 30초동안 1.25% HF수용액에 침지하여 다공질 실리콘층의 표면위와 그 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼를 물로 양호하게 세정하고 건조하였다. 이후에, 실리콘웨이퍼를 에픽택셜성장시스템내에 놓고 수소분위기에서 1,100℃로 열처리하여, 다공질실리콘의 표면에 있는 거의 모든 기공을 폐쇄하였다. 다음에, 단결정 실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 300nm±5nm의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼를 에피택셜성장시스템으로부터 인출하여 산화노에 놓았다. 따라서, 단결정실리콘막의 표면을 산소와 수소의 산화가스에 의해 산화하여 200nm두께의 산화실리콘막을 생성하였다. 산화의 결과로서, 단결정실리콘막은 210nm두께를 나타내었다. 한편, 제 2실리콘웨이퍼가 제조되었고, 각각의 웨이퍼는 청정한 표면을 얻기 위해 실리콘디바이스의 공정에서 널리 사용되는 습식세정작업을 행하였다. 다음에, 두 개의 실리콘웨이퍼를 함께 접착하였다. 두 웨이퍼의 접착에 의해 얻은 실리콘웨이퍼의 조립품을 열처리노에 놓고, 1시간동안 1,100℃에서 열처리하여, 경계면의 접착강도를 증대시켰다. 질소분위기를 열처리에 사용하였다. 다음에, 실리콘웨이퍼의 조립품인 제 1실리콘웨이퍼는 다공질실리콘을 노출할 때까지 이면을 그라인딩하였다. 다음에, 실리콘웨이퍼의 조립품을 HF와 과산화수소의 혼합용액에 침지하여, 다공질실리콘을 에칭하였다. 다음에, 조립품은,습식세정작업을 행하여, 양호하게 세정되었다. 에피택셜성장에 의해 생성된 단결정실리콘막은 SOI웨이퍼를 생성하기 위해 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되었다.
전사된 단결정실리콘막의 막두께를 평면내부의 10nm격자점에서 측정하여 평균 막두께가 ±5nm의 편차를 가지는 210nm인 것을 알았다. 따라서, 단결정실리콘막은 200nm두께의 SOI층을 얻기위해 10nm까지 스크레이핑하였다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근은 1㎛2의 표면영역에 대해서는 10.1nm이었고 50㎛2의 표면영역에 대해서는 9.8nm이었다. 붕소농도를 2차이온질량분석(SIMS)에 의해 측정한 바, 단결정실리콘막에서 붕소의 농도가 1.2×1018/㎠인 것을 알았다.
SOI웨이퍼의 이면을 불화수소산에 의해 임시로 세정하여, 자연산화막과 표면위에 존재할 수 있는 다른 물질을 제거한 다음에, 석영으로 만든 실린더형 노관으로 이루어진 수평열처리관에 SOI웨이퍼를 놓았다. 가스를 노관의 한 쪽부터 다른 쪽의 단부로 흐르게 하였다. 4개의 견본전체를 사용하여 이하 설명하는 바와 같이 4개의 상이한 구성모드의 각각의 노내에 놓았다.
견본 A(도 15A): SOI웨이퍼(W)를 노내에 수평으로 놓고, 200nm 산화실리콘막(4)을 상부에 지니는 실리콘웨이퍼(3)를 웨이퍼(W)와 평행하게 상기 노내에 놓았다. 두 웨이퍼를 분리하는 거리는 약 10mm이었다.
견본 B(도 15B): SOI웨이퍼(W)를 노내에 수평으로 놓고, 드러낸 실리콘웨이퍼(84)를 웨이퍼(W)와 평행하게 상기 노내에 놓았다. 두 웨이퍼를 분리하는 거리는 10mm이었다.
견본 C(도 15C): SOI웨이퍼(W)를 노내에 경사지게 놓고, 200nm 산화실리콘막(4)을 상부에 지니는 실리콘웨이퍼(3)를 웨이퍼(W)와 대향하여 평행하게 놓았다.
견본 D(도 15D): 각각의 웨이퍼의 중심을 노의 중심선상에 위치시키고 또한 웨이퍼를 중심선에 대해 수직으로 배치하도록, SOI표면을 상류부분과 대향하는 상태에서 SOI웨이퍼(W)를 노내에 수직으로 놓고, 200nm의 산화실리콘막(4)을 위에 지닌 실리콘웨이퍼(3)를 웨이퍼(W)의 SOI표면에 대향하여 놓았다.
모든 웨이퍼를 각각의 석영지그(도시되지 않음)로 유지하여 지지하였다.
각각의 견본에 대해서, 노내의 분위기를 수소로 대치한 후에 온도를 1,100℃까지 상승하여 4시간동안 이 레벨로 유지한 다음에 온도를 하강하였다. 다음에, 노내의 분위기를 질소로 대치하였고, 웨이퍼의 견본을 다시 인출하여 단결정실리콘막의 막두께를 관찰하였다. 각각의 견본의 막두께의 감소를 이하 나타내었다. 수소가스의 흐름속도는 5slm이었다. 막두께를 평면내의 10mm 격자점에서 측정하고, 얻은 값을 평균화하였다.
에칭된 높이 막두께
견본 A: 10.3nm 199.8nm
견본 B: 1.0nm 208.5nm
견본 C: 10.0nm 200.1nm
견본 D: 10.4nm 199.1nm
SOI웨이퍼의 막두께는, 특정한 막두께를 얻기 위해 산화실리콘을 대향면으로 사용한 경우, 약 10nm 감소되었다. 한편, 드러낸 실리콘을, 비교를 위해 견본 B를 대향하는 대향면으로, 사용한 경우, 막두께의 감소는 1nm만큼 작았고, 의도하는 에칭효과와는 달랐다.
상기 열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 표면거칠기의 평균제곱근(Rrms)은 이하 나타낸다.
1㎛2의 영역 50㎛2의 영역
견본 A: 0.11nm 0.35nm
견본 B: 0.13nm 0.36nm
견본 C: 0.11nm 0.33nm
견본 D: 0.13nm 0.35nm
상기 데이터는, 견본이 시판의 실리콘웨이퍼의 레벨(0.13nm, 0.31nm)로, 평탄화된 것을 나타낸다.
상기 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분석계(SIMS)로 측청한 바, 붕소농도가 5×1015/cm3보다 적게 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
실시예 2(에픽택셜층 전사/수직노/다양한 보트/산화막의 이면):
각각의 견본에 대해서, 0.017Ωcm의 비저항과 (100)방위를 가지고 또한 붕소로 도핑된 6인치 Si웨이퍼의 표면을, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액에서, 양극산화하여, 웨이퍼의 표면위에 10㎛두께의 다공질실리콘층을 생성한다. 다음에, 이 실리콘웨이퍼를 산소분위기에서 1시간동안 400℃로 열처리하고, 이어서 30초동안 1.25% HF용액에 침지하여, 다공질실리콘층의 표면과 그 근처에 매우 얇게 형성된 산화막을 제거하였다. 다음에, 실리콘웨이퍼를 물로 양호하게 세정하고 건조하였다. 이후에, 실리콘웨이퍼를 에피택셜성장시스템내에 놓고, 상당히 적은 비율의 실란가스를 첨가하여 수소분위기에서 1,100℃로 열처리하여, 다공질실리콘의 표면에 있는 거의 모든 기공을 폐쇄하였다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 실란을 수소가스에 첨가함으로써, 310nm±5nm의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼를 에피택셜성장시스템으로부터 인출하여 산화노내에 놓았다. 따라서, 단결정실리콘막의표면을 산소와 수소의 산화가스로 산화하여 200nm 두께의 산화실리콘막을 생성하였다. 산화의 결과로서, 단결정실리콘막은 210nm의 두께를 나타내었다. 한편, 제 2실리콘웨이퍼는 열산화공정에 의해 웨이퍼의 표면전체에 200nm의 두께를 가지는 산화실리콘막을 형성하였고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정작업을 행하여 청정한 표면을 얻었다. 다음에, 두 실리콘웨이퍼를 접착하였다. 두 웨이퍼의 접착에 의해 얻은 실리콘웨이퍼의 조립품을 열처리내에 놓고, 1시간동안 1,000℃에서 열처리하여, 경계면의 접착강도를 증대시켰다. 열처리의 분위기의 온도를 질소와 산소의 혼합가스에서 상승시킨 다음에, 산소와 질소의 산화가스로 대치하였다. 온도를 1시간동안 1,100℃로 유지한 다음, 질소분위기에 온도를 하강하였다. 다음에, 실리콘웨이퍼의 조립품의 제 1실리콘웨이퍼는 다공질실리콘을 노출할 때까지 이면을 그라인딩하였다. 다음에, 실리콘웨이퍼의 조립품을 HF와 과산화수소의 혼합용액에 침지하여 다공질실리콘을 에칭하였다. 다음에, 조립품은 습식세정작업을 행하여 양호하게 세정되었다. 에피택셜성장에 의해 생성된 단결정실리콘막을 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사하여, SOI웨이퍼를 생성하였다.
견본중에서 어느 한 견본에 대해서, 전사된 단결정실리콘막의 두께를 평면내부의 10mm 격자점에서 측정한 바, 평균 막두께가 210nm±4.3nm인 것은 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자현미경으로 256×256㎛2측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 10.1nm이었고, 50㎛2의 표면영역에 대해서는 9.8nm이었다. 붕소농도를 2차원질량분광계(SIMS)로 측정한 바, 단결정실리콘막의 붕소농도는 1.2×1018/cm3인 것을 알았다.
얻은 SOI웨이퍼는 그 이면의 산화실리콘막을 제거하지 않고, 석영으로 만든 노관으로 이루어지고 또한 도 9에 도시된 바와 같은 구성을 가지는 열처리노에, 상기 웨이퍼를 놓았다. 가스를 노내에서 위로부터 아래로 흐르게 하였다.
각각의 웨이퍼의 중심을 노관의 중심선과 일치시키고 또한 각각의 SOI웨이퍼의 산화실리콘의 이면을 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면과 대면하고또한 대향하여 배치된 표면을 6mm의 갭으로 분리하도록, 웨이퍼(1)를 도 9에 도시된 바와 같이 석영보트(13)위에 수평으로 배치하였다. 산화실리콘막(4)을 위에 지니는 실리콘웨이퍼(3)를, 상부의 SOI웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부에 배치하였다. 노내의 분위기를 수소로 대치한 후에, 노내의 온도를 1,100℃로 상승하여, 6시간동안 이 레벨로 유지하고 온도를 하강하여 웨이퍼를 인출한 다음에, 각각의 견본의 SOI의 막두께를 관찰하였다. 각각의 SOI웨이퍼의 막두께의 감소는 평균적으로 10nm±1nm이하이므로, 200nm의 특정한 막두께를 실현할 수 있었다.
다음에, 웨이퍼를 지지하는 보트(13)를 SiC로 이루어진 보트로 대치하여 마찬가지의 실험을 행하고, 석영보트를 사용하는 경우와 같이, 몇몇 웨이퍼는 중앙영역에서 10nm까지 에칭되었지만, 보트에 의해 지지되는 주변영역에서는 약 1nm까지만 에칭되었고, 그 결과로서 표면의 에칭효과의 변동이 발생한 것을 알았다.
각각의 웨이퍼의 이면에 형성된 산화실리콘막은, SOI층이 실리콘의 이면과 대면하고 상기 실험과 마찬가지로 수소분위기에서 열처리되도록, 열처리전에 제거된 경우, 다른 SOI웨이퍼와 대면하는 SOI층의 막두께의 감소는 기껏해야 1nm이었다. 간단히 말하면, 실리콘의 대향면이 사용된 경우, 에칭의 효과를 얻을 수 없었다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11nm이었고, 50㎛2영역에 대해 0.35nm이었으므로, 견본이 시판의 실리콘웨이퍼의 레벨로 평탄화된 것을 알았다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 붕소의 농도가 5×1015/cm3보다 적게 감소되었으므로, 이 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
실시예 3(에픽택셜층 전사/수직노/석영트레이):
각각의 견본에 대해서, 0.017Ωcm의 비저항과 (100)방위를 가진 붕소로 도핑된 8인치 Si웨이퍼의 표면을, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액에서, 양극산화하여, 그 위에 10㎛두께의 다공질실리콘층을 생성하였다. 다음에, 실리콘웨이퍼를 1시간동안 산소분위기에서 400℃로 열처리하고, 이어서 30초동안 1.25% HF수용액에 침치시켜서, 다공질실리콘층의 표면과 그 근처에 상당히 얇게 형성된 산화막을 제거하였다. 다음에, 실리콘웨이퍼를 물로 양호하게 세정하고 건조하였다. 이후, 실리콘웨이퍼를 에피택셜성장시스템에 놓고 수소분위기에서 1,100℃로 열처리한 바, 다공질실리콘의 표면에 있는 기공을 거의 모두 폐쇄하였다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 340nm±5nm의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼를 에픽택셜성장시스템으로부터 인출하여 산화노에 놓았다. 따라서, 단결정실리콘막의 표면을 산소와 수소의 산화가스로 산화하여 200nm두께의 산화실리콘막을 생성하였다. 산화의 결과로서, 단결정실리콘막은 250nm두께를 나타내었다. 이 웨이퍼와 제 2웨이퍼는, 실리콘디바이스의 공정에서 널리 사용되는습식세정작업을, 각각 행하여 청정한 표면을 얻었다. 다음에, 두 실리콘웨이퍼를 서로 접착하였다. 두 웨이퍼의 접착에 의해 얻은 실리콘웨이퍼의 조립품을 열처리노에 놓고, 경계면의 접착강도를 증대시키기 위해 1시간동안 1,100℃에서 열처리하였다. 질소분위기를 열처리에 사용하였다. 다음에, 실리콘웨이퍼의 조립품의 제 1실리콘웨이퍼는 다공질실리콘을 노출할 때까지 그 이면을 그라인딩하였다. 다음에, 실리콘웨이퍼의 조립품을 HF와 과산화수소의 혼합용액에 침지하여, 다공질실리콘을 에칭하였다. 다음에, 조립품은 습식세정작업을 행하여 양호하게 세정되었다. 에피택셜성장에 의해 생성된 단결정실리콘막을 산화실리콘막과 함께 제 2실리콘웨이퍼 위에 전사하여, SOI웨이퍼를 생성하였다.
각각의 견본에 대해서, 전사된 단결정 실리콘막의 막두께를 평면내의 10mm격자점에서 측정한 바, 평균 막두께는 ±4nm의 편차를 가지는 242nm인 것을 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 10.1nm이었고 50㎛2의 표면영역에 대해서는 9.8nm이었다. 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 단결정실리콘막의 붕소농도가 1.2×1018인 것을 알았다.
불화수소산에 의해 제거된 이면의 자연산화막을 가진 모든 SOI웨이퍼를, 각각의 석영트레이위에 놓고, 석영으로 만든 노관으로 이루어진 수직의 열처리노에넣었다. 가스를 노내에서 위로부터 아래로 흐르게 하였다. SOI웨이퍼를 지지하는 각각의 트레이의 이면을 바로 아래에 배치된 SOI웨이퍼의 SOI층의 표면을 대면하고 또한 대향 배치된 표면을 6mm의 갭에 의해 분리하고 또한 웨이퍼의 각각의 중심이 노관의 중심과 일치하도록, 웨이퍼를 도 7에 도시된 바와 같이 석영보트위에 수평방향으로 배치하였다. 시판의 실리콘웨이퍼(3)를 트레이위에 배치하였다. 다음에, 이것을, 상부의 SOI웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부에 놓았다. 노내의 분위기를 대치한 후, 노내의 온도를 1,180℃로 상승시키고, 1시간동안 이 레벨을 유지하고 온도를 낮추고 웨이퍼를 인출한 다음에, 각각의 견본의 SOI의 막두께를 다시 관찰하였다. 각각의 SOI웨이퍼의 막두께는 모든 SOI웨이퍼에 대해 41.5nm로 감소되었으므로, SOI층을 위한 200.5nm의 두께를 실현하였다.
따라서, 웨이퍼가 이면위에 산화실리콘막을 지니지 않았지만, 각각의 견본에 대해 석영트레이를 사용한 결과로서 실리콘층을 에칭하여 바로 아래에 위치한 웨이퍼에 대해 대향면을 제공한다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 영역에 대해서는 0.11nm이었고, 50㎛2의 영역에 대해서는 0.35nm이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화된 것을 나타내었다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 붕소농도가 1×1015이하로 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
실시예 4(WJ에 의한 분리)
각각의 견본에 대해서 0.017Ωcm의 비저항과 (100)방위를 가진 붕소로 도핑된 8인치 Si웨이퍼의 표면을, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액에서, 양극산화하여, 상기 표면에 10㎛두께의 다공질실리콘층을 생성하였다. 보다 상세하게는, 다공질실리콘층은 약 60%의 다공성을 가지는 1㎛두께의 고다공질층과 이 고다공질층 위에 위치한 20%의 다공성을 가지는 5㎛두께의 저다공질층을 포함하였고, 전류를 가변시킴으로써 층을 생성하였다. 다음에, 실리콘웨이퍼를 1시간동안 산소분위기에서 400℃로 열처리하고, 이어서 30초동안 1.25% HF수용액에 침지시켜서, 다공질실리콘층의 표면과 이 근처에 상당히 얇게 형성된 산화막을 제거하였다. 다음에, 실리콘웨이퍼를 물로 양호하게 세정하고 건조하였다. 이후, 에픽택셜시스템내에 실리콘웨이퍼를 놓고, 수소분위기에서 1,100℃로 열처리하고, 다공질실리콘의 표면의 기공을 거의 모두 폐쇄하였다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 340nm±5nm의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼를 에피택셜성장시스템으로부터 인출하여 산화노에 놓았다. 따라서, 단결정실리콘막의 표면을 산소와 수소의 산화가스에 의해 산화시켜서 200nm두께의 산화실리콘막을 생성하였다. 산화의 결과로서, 단결정실리콘막은 210nm의 두께를 나타내었다. 한편, 제 2실리콘웨이퍼는 열산화공정을 행하여 웨이퍼의 표면전체에 200nm두께의 산화실리콘막을형성하였고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정공정을 행하여 청정한 표면을 얻었다. 다음에, 두 실리콘웨이퍼를 서로 접착하였다. 두 웨이퍼를 접착함으로써, 얻은 실리콘웨이퍼의 조립품을 열처리노내에 놓고, 경계면의 접착강도를 증대시키기 위해 1시간동안 1,100℃에서 열처리하였다. 질소와 산소의 혼합분위기를 열처리에 사용하였다. 다음에, 실리콘웨이퍼의 조립품은, 조립품의 측면에 고압의 물분사스트림을 인가함으로써, 유체쐐기의 효과하에서 고다공질층을 따라 분리되어, 다공질층을 노출하였다. 다음에, 제 2실리콘웨이퍼를 HF와 과산화수소의 혼합용액에 침지하여 다공질실리콘을 에칭하였다. 다음에, 이것을 습식세정작업에 의해 양호하게 세정하였다. 단결정실리콘막을 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사하여 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사된 단결정실리콘막의 막두께를 평면내의 10mm의 격자점에서 측정한 바, 평균막두께는 242nm±6nm인 것을 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 10.1nm이었고 50㎛2의 표면영역에 대해서는 9.8nm이었다. 붕소농도를 2차이온질량분광계(SIMS)에 의해 측정한 바, 단결정실리콘막의 붕소농도는 1.2×1018/cm3인 것을 알았다.
얻은 모든 SOI웨이퍼의 이면에 실리콘산화막이 존재하는지의 여부를 확인한 다음에, 석영으로 만든 노관으로 이루어진 수직열처리노에 상기 SOI웨이퍼를 넣었다. 가스를 노내에서 위로부터 아래로 흐르게 하였다. 각각의 웨이퍼의 중심을 노관의 중심선과 일치시키고 또한 각각의 SOI웨이퍼의 이면을 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하게 하고 또한 대향하여 배치된 표면을 약 6mm의 갭만큼 분리하도록, 웨이퍼를 도 9에 도시한 바와 같이 석영보트위에 수평으로 배치하였다. 전면과 이면의 양쪽에 산화실리콘을 지니는 시판의 실리콘웨이퍼를, 상부의 SOI웨이퍼로부터 분리하는 상기 갭을 유지하면서, SOI웨이퍼의 상부에 배치하였다. 노내의 분위기를 수소로 대치한 후, 노내의 온도를 1,180℃로 상승시키고, 1시간동안 이 레벨로 유지하고, 온도를 하강하여 웨이퍼를 인출한 다음에, 각각의 견본의 SOI의 막두께를 관찰하였다. 각각의 SOI웨이퍼의 막두께는 43.2nm로 감소되었다.
따라서, 실리콘층을 에칭할 때에 산화실리콘의 대향면을 사용함으로써 소망의 막두께를 얻었다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 영역에 대해서는 0.11nm이었고, 50㎛2의 영역에 대해서는 0.35nm이었으므로, 견본을 시판의 실리콘웨이퍼의 레벨로 평탄화한 것을 나타내었다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)에 의해 측정한 바, 붕소농도가 1×1015이하로 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
실시예 5(BESOI/수직노/석영보트):
각 견본에 대해서 0.007Ωcm의 비저항과 (100)방위를 가진 붕소로 도핑된 8인치 Si웨이퍼를 에피택셜성장시스템내에 놓고, 수소분위기에서 1,100℃에서 열처리하였다. 온도를 900℃로 하강한 후에 단결정실리콘막은, 실리콘소스가스로서 디클로로실란이 첨가된 수소가스를 사용함으로써, 300nm±5nm의 평균두께의 막을 얻었다. 다음에, 실리콘웨이퍼를 에피택셜성장시스템으로부터 인출하고, 산화노에 놓았다. 따라서, 단결정실리콘막의 표면을 산소와 수소의 산화가스에 의해 산화하여 200nm 두께의 산화실리콘막을 얻었다. 산화의 결과로서, 단결정실리콘막은 200nm의 두께를 나타내었다. 한편, 제 2실리콘웨이퍼는 열산화공정을 행하여 웨이퍼의 표면전체위에 200nm두께의 산화실리콘막을 형성하였고, 각각의 웨이퍼는 실리콘디바이스의 공정에서 널리 사용되는 습식세정작업을 행하여 청정한 표면을 얻었다. 산소플라즈마의 공정에 의해 웨이퍼의 표면을 활성화한 후에, 두 실리콘웨이퍼를 물로 세정하고 함께 접착하였다. 두 웨이퍼를 접착함으로써 얻은 실리콘웨이퍼의 조립품을 열처리노에 놓고, 10시간동안 400℃에서 열처리하여, 경계면의 접착강도를 증대시켰다. 질소분위기를 열처리시에 사용하였다. 다음에, 실리콘웨이퍼의 조립품은, 제 1실리콘웨이퍼의두께가 약 5㎛로 감소될 때까지, 제 1실리콘웨이퍼의 이면을 스크레이핑하였다. 다음에, 불화수소산, 질소 및 아세트산을 1:3:8의 비율로 혼합한 혼합용액에 실리콘웨이퍼의 조립품을 침지시킴으로써, P+층을 선택적으로 에칭하였다. 단결정실리콘막을 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사하여 SOI웨이퍼를 생성하였다.
각각의 견본에 대해, 전사된 단결정실리콘막의 막두께를 평면내의 10mm 격자점에서 측정한 바, 평균막두께가 ±20nm의 편차를 가지는 190nm인 것을 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 2nm이었고 50㎛2의 표면영역에 대해서는 2.2nm이었다.
얻은 모든 SOI웨이퍼를, 이면에 실리콘산화막이 존재하는지의 여부를 확인한 다음에, 석영으로 만든 노관으로 이루어진 수직의 열처리노에 넣었다. 가스를 노내에서 위로부터 아래로 흐르게 하였다. 각각의 중심을 노관의 중심선과 일치시키고 또한 각각의 SOI웨이퍼의 이면을 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하고 또한 대향하여 배치된 표면을 약 6mm의 갭만큼 분리하도록, 웨이퍼를 도 9에 도시된 바와 같이 석영보트위에 수평으로 배치하였다. 전면과 이면의 양쪽에 산화실리콘을 지니는 시판의 실리콘웨이퍼를, 상부의 SOI웨이퍼로부터 분리하는 상기 갭을 유지하면서, SOI웨이퍼의 상부에 배치하였다. 노의 분위기를 수소로 대치한 후, 노내의 온도를 1,180℃로 상승시키고, 1시간동안 이 레벨로 유지하고, 온도를 하강하여 웨이퍼를 인출한 다음에, 각각의 견본의 SOI의 막두께를 관찰하였다. 각각의 SOI웨이퍼의 막두께는 평균적으로 40.8mm로 감소되어, SOI층의 두께는 149.2nm로 되었고, 이것은 150nm의 절대값에 상당히 근사하였다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다, 각각의견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 영역에 대해서는 0.11nm이었고, 50㎛2의 영역에 대해서는 0.35nm이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화된 것을 나타내었다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 붕소농도가 5×1015이하로 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
실시예 6(수소이온주입에 의한 클리브공정/수직노/석영보트):
각 견본에 대해서 10Ωcm의 비저항과 (100)방위를 가지는 붕소로 도핑된 8인치 Si웨이퍼의 표면을 300nm까지 산화하고, 수소이온을 50keV와 4×1016/cm2의 상태하에서 웨이퍼내에 주입하였다. 실리콘웨이퍼와 산화실리콘막을 형성한 제 2실리콘웨이퍼는, 실리콘디바이스의 공정에서 널리 사용되는 습식세정작업을 분리하여 행하고 청정한 표면을 얻었다. 다음에, 두 실리콘웨이퍼를 접착하였다. 두 웨이퍼를 접착시킴으로써 얻은 실리콘웨이퍼의 조립품을 열처리노에 놓고, 열처리노에서 10시간동안 40℃에서 열처리하여, 경계면의 접착강도를 증대시켰다. 질소분위기를 열처리하는 동안 사용하였다. 열처리시에, 실리콘웨이퍼의 조립품을, 주입되는 이온의 주입범위에 대응하는 깊이에 따라, 분리하였다. 단결정실리콘막은 산화실리콘막과 함께 제 2실리콘의 웨이퍼위에 전사되어 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사된 단결정실리콘막의 막두께를 평면내의 10nm 격자점에서 측정한 바, 평균막두께가 ±10nm의 편차를 가지는 280nm인 것을 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 9.4nm이었고 50㎛2의 표면영역에 대해서는 8.5nm이었다.
산화실리콘막을 각각의 견본의 이면에 지니는 상태에서 얻은 모든 SOI웨이퍼를, 석영으로 만든 노관으로 이루어진 수직의 열처리노에, 넣었다. 가스를, 도 9에 도시된 바와 같이, 노내에서 위로부터 아래로 흐르게 하였다. 웨이퍼의 중심을 노관의 중심선과 일치시키고 또한 각각의 SOI웨이퍼의 이면을 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하고 또한 대향하여 배치된 표면을 약 6mm의 갭으로 분리하도록, 웨이퍼를 도 9에 도시된 바와 같이 석영보트위에 수평으로 배치하였다. 표면위에 산화실리콘을 지닌 시판의 실리콘웨이퍼를, 상부의 실리콘웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부에 배치하였다. 노내의 분위기를 수소로 대치한 후, 노내의 온도를 1,180℃로 상승시키고, 2시간동안 이 레벨로 유지하고, 온도를 하강하여 웨이퍼를 인출한 다음에, 각각의 견본의 SOI의 막두께를 다시 관찰하였다. 각각의 SOI웨이퍼의 막두께는 평균적으로 80.3nm 감소되어, SOI층의 두께를 199.6nm로 되었다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 영역에 대해서는 0.11nm이었고, 50㎛2의 영역에 대해서는 0.35nm이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화된 것을 나타내었다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 붕소농도가 5×1015이하로 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
견본을, 수소분위기에서 열처리를 행하기 전후에, 방사형 TEM으로 관찰한 바, 열처리 전에 SOI층의 표면근처에서 관찰된 단층이 열처리 후에는 발견되지 않았다.
전위(dislocation)는, 에칭공정에 의해 제거된 SOI층의 부분과 함께 제거되었음을 확실하게 가정할 수 있다.
실시예 7(SIMOX/수직노/석영보트):
각각의 견본에 대해서, 550℃, 180keV 및 4×1017/㎠의 상태하에서 산소이온을, 10Ωcm의 비저항과 (100)방위를 가지고 또한 붕소로 도핑된 8인치 Si웨이퍼의 연마된 표면내에, 주입하였다. 실리콘웨이퍼를 열처리노에 놓고 20시간동안 1,350℃로 Ar+O2의 혼합가스에서 열처리하여 매입된 산화막을 생성하였다.
각각의 견본에 대해서, 매입된 산화막위에 형성된 단결정실리콘막의 막두께를 평면내의 10mm 격자점에서 측정한 바, 평균막의 두께는 ±10nm의 편차를 가지는 200nm인 것을 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 0.5nm이었고 50㎛2의 표면영역에 대해서는 2nm이었으므로, 표면거칠기가 산소이온주입에 의해 증가되었음이 판명되었다. 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 단결정실리콘막의 붕소농도는 모든 견본에 대해서 5×1017㎤이었다.
얻은 모든 SOI웨이퍼를, 각 견본의 이면에 지니는 산화실리콘막을 가진 상태에서, 석영으로 만든 노관으로 이루어진 열처리노에 넣었다. 가스를 노내에서 위에서 아래로 흐르게 하였다. 각각의 웨이퍼의 중심을 노관의 중심선과 일치시키고 또한 각각의 SOI웨이퍼의 이면을 바로 아래에 위치한 SOI층의 표면과 대면하고 또한 대향하여 배치된 표면을 약 6mm의 갭으로 분리하도록, 웨이퍼를 도 9에 도시한 바와 같이 석영보트위에 배치하였다. 전면과 이면의 양쪽에 산화실리콘을 지니는 실리콘웨이퍼를, 상부의 SOI웨이퍼로부터 분리하는 상기 지적된 갭을 유지하면서, SOI웨이퍼의 상부에 배치하였다. 노내의 분위기를 수소로 대치한 후, 노내의 온도를 1,180℃로 상승시키고, 1.2시간동안 이 레벨로 유지하고, 온도를 하강하여 웨이퍼를 인출한 다음, 각각의 견본의 SOI의 막두께를 다시 관찰하였다. 모든 SOI웨이퍼의 막두께는 50nm로 감소되어, SOI층의 두께가 150nm±10nm로 되었다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 영역에 대해서는 0.3nm이었고, 50㎛2의 영역에 대해서는 1.5nm이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화된 것을 나타내었다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 붕소농도가 5×1015/cm3이하로 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
실시예 8(에피택셜층 전사/수직노/석영트레이):
각 견본에 대해서, 0.017Ωcm의 비저항과 (100)방위를 가지고 또한 붕소로 도핑된 8인치 Si웨이퍼의 표면을, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액에서, 양극산화하여, 웨이퍼의 표면에 10㎛두께의 다공질실리콘층을 생성하였다. 다음에, 실리콘웨이퍼를 1시간동안 산소분위기에서 400℃로 열처리하고, 이어서 30초동안 1.25% HF수용액에 침지시켜서, 다공질실리콘층의 표면과 이 근처에 상당히 얇게 형성된 산화막을 제거하였다. 다음에, 실리콘웨이퍼를 물로 양호하게 세정하고 건조하였다. 이후, 에픽택셜시스템내에 실리콘웨이퍼를 놓고, 실란가스를 극히 작은 비율로 첨가한 수소분위기에서 1,100℃로 열처리하고, 다공질실리콘의 표면에 있는 거의 모든 기공을 폐쇄하였다. 다음에, 단결정실리콘막을, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 320nm±5nm의 평균두께로 다공질실리콘위에 형성하였다. 다음에, 실리콘웨이퍼를 에피택셜성장시스템으로부터 인출하여 산화노에 놓았다. 따라서, 단결정실리콘막의 표면을 산소와 수소의 산화가스에 의해 산화시켜서, 200nm두께의 산화실리콘막을 생성하였다.산화의 결과로서, 단결정실리콘막은 220nm의 두께를 나타내었다.
한편, 제 2실리콘웨이퍼는 열산화공정을 행하여, 웨이퍼의 표면전체에 200nm두께의 산화실리콘막을 형성하였고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정공정을 행하여 청정한 표면을 얻었다. 질소플라즈마에 의해 표면을 활성화한 후에, 두 실리콘웨이퍼를 물로 세정하고 건조하여 서로 접착하였다. 두 웨이퍼를 접착함으로써, 얻은 실리콘웨이퍼의 조립품을 열처리노에 놓고, 10시간동안 400℃에서 열처리하여, 경계면의 접착강도를 증대시켰다. 다음에, 실리콘웨이퍼의 조립품은 제 1실리콘웨이퍼의 이면을 스크레이핑하여 다공질실리콘을 노출시켰다.
다음에, 실리콘웨이퍼의 조립품을 HF와 과산화수소의 혼합용액에 침지하여 다공질실리콘을 에칭하였다. 다음에, 습식세정작업을 행하여 양호하게 세정하였다. 단결정실리콘막은 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되어 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사된 단결정실리콘막의 막두께를 평면내부의 10mm의 격자점에서 측정한바, 평균막두께는 ±7nm의 편차를 가지는 220nm인 것을 알았다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 바, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 10.1nm이었고 50㎛2의 표면영역에 대해서는 9.8nm이었다. 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 단결정실리콘막의 붕소농도는 1.2×1018/cm3인 것을 알았다.
이와 같이 얻은 모든 SOI웨이퍼를 각각의 석영트레이위에 놓고, 석영으로 만든 노관으로 이루어진 수직의 열처리노에 넣었다. 가스를 노내에서 위로부터 아래로 흐르게 하였다. 각각의 웨이퍼의 중심을 노관의 중심선과 일치시키고 또한 SOI웨이퍼를 지지하는 각각의 트레이의 이면을 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하고 또한 대향하여 배치된 표면을 약 6mm의 갭만큼 분리하도록, 웨이퍼를 도 9에 도시한 바와 같이 석영보트(93)위에 수평으로 배치하였다. 실리콘웨이퍼를, 트레이위에 배치한 다음에, 상부의 SOI웨이퍼로부터 분리하는 상기 갭을 유지하면서, SOI웨이퍼의 상부에 배치하였다. 노내의 분위기를 수소로 대치한 후, 노내의 온도를 1,000℃로 상승시키고, 15시간동안 이 레벨로 유지하고, 온도를 하강하여 웨이퍼를 인출한 다음에, 각각의 견본의 SOI의 막두께를 다시 관찰하였다. 각각의 SOI웨이퍼의 막두께는 10nm 감소하였다.
열처리 후에, 견본의 표면거칠기를 원자력현미경으로 관찰하였다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 영역에 대해서는 0.11nm이고, 50㎛2의 영역에 대해서는 0.50nm이었므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화된 것을 나타내었다. 열처리 후에, 각각의 견본의 단결정실리콘막의 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 붕소농도가 1×1015/cm3이하로 감소되었으므로, 이 견본은 전자디바이스를 제조하는 데 적합하게 사용될 수 있는 것이 판명되었다.
실시예 9(에픽택셜층 전사/수평노/SiO2의 대향면):
각 견본에 대해서, 0.015Ωcm의 비저항과 (100)방위를 가지고 붕소로 도핑된 6인치 Si웨이퍼의 표면을, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액에서, 양극산화하여, 웨이퍼의 표면에 10㎛두께의 다공질실리콘층을 생성하였다. 다음에, 실리콘웨이퍼를 1시간동안 산소분위기에서 400℃로 열처리하고, 이어서 30초동안 1.25% HF수용액에 침지시켜서, 다공질실리콘층의 표면과 이 근처에 상당히 얇게 형성된 산화막을 제거하였다. 다음에, 실리콘웨이퍼를 물로 양호하게 세정하고 건조하였다. 이후, 에픽택셜시스템내에 실리콘웨이퍼를 놓고, 수소분위기에서 1,100℃로 열처리하고, 다공질실리콘의 표면에 있는 거의 모든 기공을 폐쇄하였다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 300nm±5nm의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼를 에피택셜성장시스템으로부터 인출하여 산화노에 놓았다. 따라서, 단결정실리콘막의 표면을 산소와 수소의 산화가스에 의해 산화시켜서 200nm두께의 산화실리콘막을 생성하였다. 산화의 결과로서, 단결정실리콘막은 210nm의 두께를 나타내었다. 다음에, 이 실리콘웨이퍼와 제 2실리콘웨이퍼는 각각 실리콘디바이스공정에서 널리 사용되는 습식세정작업을 행하여 청정한 표면을 얻었다. 두 실리콘웨이퍼를 서로 접착하였다. 두 웨이퍼를 접착함으로써 얻은 실리콘웨이퍼의조립품을 열처리노에 놓고, 1시간동안 1,100℃에서 열처리하여, 경계면의 접착강도를 증대시켰다. 질소를 열처리분위기로 사용하였다. 다음에, 실리콘웨이퍼의 조립품은 제 1실리콘웨이퍼의 이면을 스크레이핑하여 다공질실리콘을 노출시켰다. 다음에, 실리콘웨이퍼의 조립품을 HF와 과산화수소의 혼합용액에 침지하여 다공질실리콘을 에칭하였다. 다음에, 이것은 습식세정작업을 행하여 양호하게 세정되었다. 단결정실리콘막은 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되어 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사된 단결정실리콘막의 막두께를 평면내의 10mm의 격자점에서 측정한 바, 평균막두께는 ±5nm의 편차를 가지는 210nm인 것을 알았다. 설계된 막두께가 150nm이었으므로, 단결정실리콘막을 60nm만큼 제거하였다. 1㎛2의 표면영역과 50㎛2의 표면영역을 원자력현미경으로 256×256의 측정점에서 관찰한 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2의 표면영역에 대해서는 10.1nm이었고 50㎛2의 표면영역에 대해서는 9.8nm이었다. 붕소농도를 2차이온질량분광계(SIMS)로 측정한 바, 단결정실리콘막의 붕소농도는 1.2×1018/cm3인 것을 알았다.
각각의 SOI웨이퍼를 석영으로 만든 실린더형 노관으로 이루어진 수평의 열처리노에 넣었다. 가스를 노관의 한쪽에서 다른 쪽으로 흐르게 하였다. SOI웨이퍼를 이하에 설명하는 바와 같이 두 개의 상이한 구성모드로 노내에 각각 놓았다.
견본 E: 각각의 웨이퍼의 중심을 노관의 중심선을 따라 정렬시키고 또한 웨이퍼를 중심선에 대해 수직으로 배치하도록, 단결정실리콘막이 노내의 가스흐름의 상류측과 대면하는 상태에서 SOI웨이퍼를 노내에 놓고 또한 산화실리콘막 133.3nm를 표면에 지닌 실리콘웨이퍼를 SOI웨이퍼와 대면하여 놓았다.
견본 F: 각각의 웨이퍼의 중심을 노관의 중심선을 따라 정렬시키고 또한 웨이퍼를 중심선에 대해 수직으로 배치하도록, 단결정실리콘막이 노내의 가스흐름의 상류측과 대면하는 상태에서 SOI웨이퍼를 노내에 놓고 또한 산화실리콘막 200nm를 표면에 지닌 실리콘웨이퍼를 SOI웨이퍼와 대면하여 놓았다.
모든 웨이퍼를 각각의 석영지그에 의해 유지하여 지지하였다.
각각의 견본에 대해서, 노내의 분위기를 수소로 대치한 후, 노내의 온도를 1,180℃로 상승하여, 2시간동안 이 레벨로 유지한 다음에 온도를 하강하였다. 다음에, 노내의 분위기를 질소로 대치하였고, 웨이퍼의 견본을 인출하여, 단결정실리콘막의 막두께를 다시 측정하였다. 각각의 견본의 막두께에 대한 감소는 이하와 같이 나타내었다. 막두께를 평면내의 10nm격자점에서 측정하고, 얻은 값을 평균화하였다.
에칭된 높이 막두께
견본 E: 60.1nm 150.3nm
견본 F: 80.1nm 130.1nm
상기 열처리 후에, SOI막과 대향하여 위치한 산화실리콘의 막두께를 측정한 바, 견본 E의 모든 산화실리콘을 제거한 것을 알았다. 한편, 견본 E의 산화실리콘은 23nm만큼만 잔류하는 것을 알았다. 간단히 말하면, 견본 E의 SOI층은 모든산화실리콘막이 없어질 때까지 에칭되고, 이후 SOI층을 에칭하는 작업을 진행하지 않았다. 따라서, 에칭된 실리콘의 부피는, 산화실리콘층의 두께를 제어함으로써, 제어될 수 있다.
Si이외의 반도체재료의 막은 본 발명에 의한 방법에 의해 얻은 물품의 표면에 이종에피택시에 의해 형성될 수 있다.
본 발명은, 실리콘기판의 표면에 산화실리콘으로 이루어진 평면을 대향시키고, 수소함유환원성분위기에서 열처리를 행함으로써, 실리콘기판의 표면을 에칭하고, 이에 의해 높은 에칭속도로 또한 실리콘기판의 표면내에서 균일한 에칭을 행할 수 있는 효과가 있다.

Claims (77)

  1. 평탄한 단결정의 실리콘표면을 가진 반도체물품을 에칭하는 방법으로서, 산화실리콘을 함유한 산화실리콘표면에 대향하여, 상기 평탄한 단결정의 실리콘표면과 상기 산화실리콘표면을 분리하는 소정의 간격을 두고, 상기 평탄한 단결정의 실리콘표면을 배치하여 유지한 상태에서, H2가스의 환원성분위기 또는 H2가스와 불활성가스와의 혼합가스의 환원성분위기에서 상기 평탄한 단결정의 실리콘표면을 열처리함으로써 상기 평탄한 단결정의 실리콘표면을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 에칭방법.
  2. 제 1항에 있어서, 상기 반도체물품은 단결정실리콘막을 가진 SOI기판인 것을 특징으로 하는 반도체물품의 에칭방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 1㎛2의 영역에서 0.2nm이상의 표면거칠기의 평균제곱근을 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 연마되지 않은 표면인 것을 특징으로 하는 반도체물품의 에칭방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 다공질실리콘층에 기인한 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  6. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 미세 공동에 기인한 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  7. 제 2항에 있어서, 분리위치를 미리 정하기 위한 분리층과 상기 단결정실리콘막을 포함하는 제 1실리콘물품을 제 2물품에 접착한 다음에, 상기 단결정실리콘막이 상기 제 2물품위에 전사되도록, 분리위치를 미리 정한 분리층에서 접착조립물품을 분리함으로써, 단결정실리콘막을 가진 상기 SOI기판을 얻는 것을 특징으로 하는 반도체물품의 에칭방법.
  8. 제 7항에 있어서, 상기 분리층은 불활성가스 또는 수소이온으로 주입된 층인 것을 특징으로 하는 반도체물품의 에칭방법.
  9. 제 7항에 있어서, 상기 분리층은 다공질층인 것을 특징으로 하는 반도체물품의 에칭방법.
  10. 제 2항에 있어서, 상기 SOI기판은, 실리콘웨이퍼에 산소이온을 주입하고 열처리함으로써 얻은 매입 산화층을 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  11. 제 1항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는, 상기 에칭단계에서 반도체물품의 주변영역의 표면에 대해 수직방향으로 또한 외측으로 흐르는 가스의 흐름속도보다 느린 것을 특징으로 하는 반도체물품의 에칭방법.
  12. 제 11항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는 대략 0으로 되는 것을 특징으로 하는 반도체물품의 에칭방법.
  13. 제 1항에 있어서, 표면 위에 산화실리콘막을 가진 실리콘웨이퍼는, 상기 반도체물품의 실리콘표면에 대향하여 배치되고, 상기 반도체물품은, 산화실리콘막을 에칭하여 하부의 실리콘을 노출할 때까지, 열처리되는 것을 특징으로 하는 반도체물품의 에칭방법.
  14. 제 1항에 있어서, 산화실리콘으로 제조된 트레이는 상기 반도체물품의 실리콘표면에 대향하여 배치되는 것을 특징으로 하는 반도체물품의 에칭방법.
  15. 제 1항에 있어서, 상기 수소함유환원성분위기는 -92℃이하의 이슬점을 나타내는 것을 특징으로 하는 반도체물품의 에칭방법.
  16. 제 1항에 있어서, 상기 반도체물품은, 적어도 그 표면 위에 산화실리콘을 주성분으로 함유하는 부재에 의해 지지되는 것을 특징으로 하는 반도체물품의 에칭방법.
  17. 제 1항에 있어서, 상기 실리콘표면이 용기 내에서 수소함유가스의 주된 흐름에 대해 수직방향으로 배치되도록, 상기 반도체물품을 배치하는 것을 특징으로 하는 반도체물품의 에칭방법.
  18. 제 1항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품을 소정의 등간격으로 서로 평행하게 동축방향으로 배치하고, 또한 상기 표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도가 대략 0이 되도록, 수소함유가스를 반도체물품주위에 흐르게 하면서 상기 복수의 반도체물품을 용기 내에서 열처리하는 것을 특징으로 하는 반도체물품의 에칭방법.
  19. 제 1항에 있어서, 상기 반도체물품을 열처리하기 위해, 석영판과 상기 실리콘표면사이에 수소함유가스를 개재한 상태에서, 상기 실리콘표면에 대향하여 상기 석영판을 배치한 것을 특징으로 하는 반도체물품의 에칭방법.
  20. 제 1항에 있어서, 상기 산화실리콘의 표면은 다른 반도체물품의 이면이고, 다른 반도체물품의 상기 이면은 상기 실리콘표면에 대향하여 배치되어 있는 것을 특징으로 하는 반도체물품의 에칭방법.
  21. 제 1항에 있어서, 상기 물품은, 산화실리콘을 함유한 내벽면을 가진 용기 내에 배치되어 있는 것을 특징으로 하는 반도체물품의 에칭방법.
  22. 제 1항에 있어서, 복수의 반도체물품은, 산화실리콘을 함유한 내벽면을 가진 용기내에 서로 평행하게 배치되도록, 산화실리콘을 함유한 표면을 가진 지지부재에 의해 지지되는 것을 특징으로 하는 반도체물품의 에칭방법.
  23. 제 1항에 있어서, 상기 실리콘표면은 에칭에 의해 약 10nm 내지 200nm만큼 제거되는 것을 특징으로 하는 반도체물품의 에칭방법.
  24. 제 1항에 있어서, 상기 실리콘표면의 에칭속도는 1.0×10-3nm/min 내지 1.0nm/min의 범위 내에 있는 것을 특징으로 하는 반도체물품의 에칭방법.
  25. 제 1항 및 제 22항 내지 제 24항 중 어느 한 항에 있어서, 상기 실리콘표면의 표면거칠기의 평균제곱근은 1㎛2의 영역에서 0.4nm이하로 되는 것을 특징으로 하는 반도체물품의 에칭방법.
  26. 제 1항 및 제 22항 내지 제 24항 중 어느 한 항에 있어서, 상기 산화실리콘은, 상기 실리콘표면이 에칭되는 높이의 2.2배 이상인 두께를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  27. 제 1항, 제 18항 및 제 22항 중 어느 한 항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품은, 동일한 방향으로 대면하도록, 소정의 등간격으로 서로 평행하게 동축방향으로 배치되고, 또한 표면 위에 산화실리콘막을 가진 석영웨이퍼기판이나 더미기판은, 첫 번째로 배치되어 주된 반도체물품의 실리콘표면에 대면하는 것을 특징으로 하는 반도체물품의 에칭방법.
  28. 제 2항 및 제 22항 내지 제 24항 중 어느 한 항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에피택셜성장에 의해 형성된 SOI층인 것을 특징으로 하는 반도체물품의 에칭방법.
  29. 제 2항 및 제 22항 내지 제 24항 중 어느 한 항에 있어서, 실리콘표면의 상기 단결정실리콘막은, 에칭처리전에 50nm와 500nm사이의 막두께를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  30. 제 1항에 있어서, 지지재료의 표면 위에 형성된 산화실리콘막을 함유하는 대향면의 구성부재는, 에칭되는 산화실리콘막이 지지재료의 표면을 노출하기에 충분한 시간의 기간동안 상기 열처리를 계속하도록, 상기 물품에 대향하여 배치된 것을 특징으로 하는 반도체물품의 에칭방법.
  31. 제 2항 및 제 22항 내지 제 24항 중 어느 한 항에 있어서, 상기 실리콘표면의 단결정실리콘막은 에칭처리 후에 20nm와 250nm사이의 막두께를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  32. 제 2항 및 제 22항 내지 제 24항 중 어느 한 항에 있어서, 상기 실리콘표면의 단결정실리콘막은 50nm와 500nm사이의 범위에서 선택된 막두께를 가지고, 또한 상기 실리콘표면의 단결정실리콘막을 에칭하여 20nm와 250nm사이의 범위의 막두께를 나타내는 것을 특징으로 하는 반도체물품의 에칭방법.
  33. 에칭장치는 제 1항에 기재된 에칭방법을 행하는 것을 특징으로 하는 에칭장치.
  34. 제 33항에 있어서, 유리질의 실리카로 이루어지고, 상기 반도체물품을 포함할 수 있고, 내부압력을 감소시킬 수 있는 반응로를 포함하는 것을 특징으로 하는 에칭장치.
  35. 실리콘막을 가진 반도체물품을 제조하는 방법으로서,
    분리위치를 형성한 분리층과 실리콘막을 내부에 포함한 제 1물품을 제 2물품에 접착하는 단계와;
    상기 분리위치를 형성한 분리층을 따라서 접착된 제 1물품 및 제 2물품을 분리하여 상기 실리콘막을 상기 제 2물품 위에 전사시키는 단계와;
    상기 실리콘막에 대향하여 산화실리콘의 평탄한 표면을 배치한 상태에서, 수소함유환원성분위기에서 상기 제 2물품을 열처리함으로써, 상기 제 2물품 위에 전사된 상기 실리콘막의 평탄한 표면을 에칭하는 단계
    를 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  36. 실리콘막을 가진 반도체물품을 제조하는 방법으로서,
    실리콘을 함유한 제 1물품과 제 2물품을 접착하는 단계와;
    상기 제 2물품 위에 실리콘막을 잔류하도록 상기 접착된 제 1물품 및 제 2물품으로부터 상기 제 1물품의 일부를 제거하는 단계와;
    상기 실리콘막에 대향하여 산화실리콘의 평탄한 표면을 배치한 상태에서, 수소함유환원성분위기에서 상기 제 2물품을 열처리함으로써, 상기 제 2물품 위에 잔류하는 상기 실리콘막의 표면을 에칭하는 단계
    를 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  37. 제 35항 또는 제 36항에 있어서, 상기 제 2물품의 이면 위에 산화실리콘막을 형성하여 상기 산화실리콘의 표면을 제공하는 단계를 부가하여 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  38. 제 35항 또는 제 36항에 있어서, 다공질의 실리콘층위에 비다공질의 단결정 실리콘막을 형성함으로써, 제 1물품을 제조하는 단계를 부가하여 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  39. 제 35항에 있어서, 상기 분리층은 다공질층이고, 상기 에칭단계는 분리 후에 상기 실리콘막 위에 잔류하는 잔여의 다공질층을 에칭하는 것을 특징으로 하는 반도체물품의 제조방법.
  40. 제 35항에 있어서, 상기 분리층은 다공질층이고, 상기 에칭단계는 분리 후에 실리콘막 위에 잔류하는 잔여의 다공질층을 에칭하는 것을 특징으로 하는 것을 특징으로 하는 반도체물품의 제조방법.
  41. 제 35항에 있어서, 상기 분리층은 불활성가스나 수소이온으로 주입된 층이고, 상기 에칭단계는 분리 후에 노출된 상기 실리콘막의 표면을 연마하지 않고 에칭하는 것을 특징으로 하는 반도체물품의 제조방법.
  42. 제 36항에 있어서, 상기 제 1물품은 다공질층을 포함하고, 상기 제거단계는 상기 실리콘막 위에 잔류하는 다공질층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  43. 제 36항에 있어서, 다공질층은, 제거단계 후에 상기 실리콘막 위에 잔류하는 것을 특징으로 하는 반도체물품의 제조방법.
  44. 제 36항에 있어서, 상기 실리콘막의 표면은, 상기 제거단계 후에 플라즈마에칭을 행한 표면인 것을 특징으로 하는 반도체물품의 제조방법.
  45. 제 35항 또는 제 36항에 있어서, 상기 실리콘막표면은 1㎛2의 영역에서 0.2nm이상의 표면거칠기의 평균제곱근을 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  46. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면은 다공질실리콘층에 기인한 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  47. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면은 미세공동에 기인한 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  48. 제 35항에 있어서, 상기 분리층은 불활성가스나 수소이온으로 주입되는 것을 특징으로 하는 반도체물품의 제조방법.
  49. 제 35항에 있어서, 상기 분리층은 다공질층인 것을 특징으로 하는 반도체물품의 제조방법.
  50. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는, 상기 에칭단계에서 반도체물품의 주변영역의 표면에 대해 수직으로 또한 외측으로 흐르는 가스의 흐름속도보다 느린 것을 특징으로 하는 반도체물품의 제조방법.
  51. 제 49항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는 대략 0이 되는 것을 특징으로 하는 반도체물품의 제조방법.
  52. 제 35항 또는 제 36항에 있어서, 표면 위에 산화실리콘막을 가진 실리콘웨이퍼는 상기 반도체물품의 실리콘막에 대향하여 배치되고, 상기 반도체물품은, 산화실리콘막을 에칭하여 하부의 실리콘을 노출할 때까지, 열처리되는 것을 특징으로 하는 반도체물품의 제조방법.
  53. 제 35항 또는 제 36항에 있어서, 산화실리콘으로 제조된 트레이는 상기 반도체물품의 실리콘막에 대향하여 배치되어 있는 것을 특징으로 하는 반도체물품의 제조방법.
  54. 제 35항 또는 제 36항에 있어서, 상기 수소함유환원성분위기는 수소 100%를 함유하거나 또는 수소와 불활성가스를 함유하는 것을 특징으로 하는 반도체물품의 제조방법.
  55. 제 35항 또는 제 36항에 있어서, 상기 수소함유환원성분위기는 -92℃이하의 이슬점을 나타내는 것을 특징으로 하는 반도체물품의 제조방법.
  56. 제 35항 또는 제 36항에 있어서, 상기 반도체물품은, 적어도 그 표면 위에 산화실리콘을 주성분으로서 함유하는 부재에 의해 지지되는 것을 특징으로 하는 반도체물품의 제조방법.
  57. 제 35항 또는 제 36항에 있어서, 용기 내에서 수소함유가스의 주류에 수직방향으로 상기 실리콘표면을 배치하도록, 상기 반도체물품을 배치하는 것을 특징으로 하는 반도체물품의 제조방법.
  58. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품을, 소정의 등간격으로 서로 평행하게 동축방향으로, 배치하고, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도가 대략 0으로 되도록 수소함유가스를 반도체물품의 주위에 흐르게 하면서, 상기 반도체물품을 용기 내에서 열처리하는 것을 특징으로 하는 반도체물품의 제조방법.
  59. 제 35항 또는 제 36항에 있어서, 상기 반도체물품을 열처리하기 위해, 수소함유가스를 석영판과 상기 반도체물품 사이에 개재한 상태에서 상기 석영판을 상기 실리콘의 표면에 대향하여 배치하는 것을 특징으로 하는 반도체물품의 제조방법.
  60. 제 35항 또는 제 36항에 있어서, 상기 산화실리콘의 표면은 다른 반도체물품의 이면이고, 다른 반도체물품의 상기 이면을 상기 실리콘의 표면에 대향하여 배치하는 것을 특징으로 하는 반도체물품의 제조방법.
  61. 제 35항 또는 제 36항에 있어서, 상기 산화실리콘을 함유하는 내벽면을 가진 용기 내에 상기 물품을 배치하는 것을 특징으로 하는 반도체물품의 제조방법.
  62. 제 35항 또는 제 36항에 있어서, 산화실리콘을 함유한 내벽면을 가진 용기 내에서 복수의 반도체물품을 서로 평행하게 배치하도록, 산화실리콘을 함유한 표면을 가진 지지부재에 의해, 복수의 반도체물품을 지지하는 것을 특징으로 하는 반도체물품의 제조방법.
  63. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면은 에칭에 의해 약 10nm 내지 200nm만큼 제거되는 것을 특징으로 하는 반도체물품의 제조방법.
  64. 제 35항 내지 제 36항에 있어서, 상기 실리콘표면의 에칭속도는 1.0×10-3nm/min 내지 1.0nm/min의 범위 내에 있는 것을 특징으로 하는 반도체물품의 제조방법.
  65. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면의 표면거칠기의 평균제곱근은 1㎛2의 영역에서 0.4nm이하로 되는 것을 특징으로 하는 반도체물품의 제조방법.
  66. 제 35항 또는 제 36항에 있어서, 상기 산화실리콘은 상기 실리콘표면이 에칭되는 높이의 2.2배 이상인 두께를 나타내는 것을 특징으로 하는 반도체물품의 제조방법.
  67. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품을 소정의 등간격으로 서로 평행하게 동축방향으로 배치하여 동일한 방향으로 대면하고, 또한 표면 위에 산화실리콘막을 가진 석영웨이퍼기판이나 더미기판은, 첫 번째로 배치되어 주된 반도체물품의 실리콘표면에 대면하는 것을 특징으로 하는 반도체물품의 제조방법.
  68. 제 35항 또는 제 36항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에피택셜성장에 의해 형성된 SOI층인 것을 특징으로 하는 반도체물품의 제조방법.
  69. 제 35항 또는 제 36항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에칭처리전에 50nm 내지 500nm의 범위의 막두께를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  70. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면의 단결정실리콘막은 에칭처리 후에 20nm 내지 250nm의 범위의 막두께를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  71. 제 35항 또는 제 36항에 있어서, 상기 실리콘표면의 단결정실리콘막은 50nm 내지 500nm의 범위 중에서 선택된 막두께를 가지고, 또한 상기 단결정실리콘막을 에칭하여 20nm 내지 250nm의 범위의 막두께를 나타내는 것을 특징으로 하는 반도체물품의 제조방법.
  72. 제 1항에 있어서, 상기 열처리의 온도는 300℃이상이고, 실리콘의 융점보다낮은 것을 특징으로 하는 반도체물품의 에칭방법.
  73. 제 1항에 있어서, 상기 열처리의 온도는 800℃이상이고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 에칭방법.
  74. 제 35항 또는 제 36항에 있어서, 상기 열처리온도는 300℃이상이고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 제조방법.
  75. 제 35항 또는 제 36항에 있어서, 상기 열처리의 온도는 800℃이상이고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 제조방법.
  76. 제 35항 또는 제 36항에 있어서, 노(furnace)내에서 상기 실리콘막물품의 외측 주변영역을 따라서 흐르는 가스의 흐름속도는 10cc/min·㎠이상이고 300cc/min·㎠이하인 것을 특징으로 하는 반도체물품의 제조방법.
  77. 제 1항에 있어서, 노 내에서 상기 실리콘막물품의 외측 주변영역을 따라서 흐르는 가스의 흐름속도는 10cc/min·㎠이상이고 300cc/min·㎠이하인 것을 특징으로 하는 반도체물품의 에칭방법.
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