JPH0298129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0298129A JPH0298129A JP25129488A JP25129488A JPH0298129A JP H0298129 A JPH0298129 A JP H0298129A JP 25129488 A JP25129488 A JP 25129488A JP 25129488 A JP25129488 A JP 25129488A JP H0298129 A JPH0298129 A JP H0298129A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にガリウムヒ素電界効果トラン
ジスタ（以下ＧａＡｓ ＦＥＴ）のイオン注入法による
チャネル層の製造方法に関する。
ジスタ（以下ＧａＡｓ ＦＥＴ）のイオン注入法による
チャネル層の製造方法に関する。
従来、ＧａＡｓ ＦＥＴのイオン注入によるチャネル形
成法としては、シリコン（Ｓｉ）を不純物としてイオン
注入を行い、アニール用保護膜を被着後又はアルシン雰
囲気中にて７二−ル用保護膜をつけずに熱処理（アニー
ル）を行って注入イオンの活性化することによりチャネ
ル層を形成するのが一般的である。第３図（ａ）と（ｂ
）に従来法でＧａＡｓ基板１にチャネル層４を形成した
縦断面図と不純物濃度プロファイルを示す。
成法としては、シリコン（Ｓｉ）を不純物としてイオン
注入を行い、アニール用保護膜を被着後又はアルシン雰
囲気中にて７二−ル用保護膜をつけずに熱処理（アニー
ル）を行って注入イオンの活性化することによりチャネ
ル層を形成するのが一般的である。第３図（ａ）と（ｂ
）に従来法でＧａＡｓ基板１にチャネル層４を形成した
縦断面図と不純物濃度プロファイルを示す。
上述した従来のイオン注入法によるチャネル層４の形成
では、通常イオン注入法により形成されたチャネル層の
不純物濃度プロファイルは基板１の表面側が低いガウス
分布に近いプロファイルをしているため、ソース抵抗の
増大、表面空乏層の影響によるチャネル狭化による高電
界の発生、またこのことによる発振現象の出現等種々の
欠点がある。このため、加速電圧を変えた異なるイオン
注入を連続して行い、表面側の不純物濃度を上げる工夫
もなされているが多少の改善は見られるものの不十分で
、かつ工数の増大は否定できない。
では、通常イオン注入法により形成されたチャネル層の
不純物濃度プロファイルは基板１の表面側が低いガウス
分布に近いプロファイルをしているため、ソース抵抗の
増大、表面空乏層の影響によるチャネル狭化による高電
界の発生、またこのことによる発振現象の出現等種々の
欠点がある。このため、加速電圧を変えた異なるイオン
注入を連続して行い、表面側の不純物濃度を上げる工夫
もなされているが多少の改善は見られるものの不十分で
、かつ工数の増大は否定できない。
本発明の半導体装置の製造方法は、低加速電圧にてシリ
コンのイオン注入を行った後、基板表面を一定量エッチ
ング除去する工程としかる後にチャネル層形成に必要な
所望のシリコンイオン注入を行う工程と絶縁膜のキャッ
プをした状態又はアルシン雰囲気中でのキャップレス状
態にて７ニールを行い注入イオンを活性化する工程とを
有している。
コンのイオン注入を行った後、基板表面を一定量エッチ
ング除去する工程としかる後にチャネル層形成に必要な
所望のシリコンイオン注入を行う工程と絶縁膜のキャッ
プをした状態又はアルシン雰囲気中でのキャップレス状
態にて７ニールを行い注入イオンを活性化する工程とを
有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明、の一実施例を工程順に
示した縦断面図で、第２図（ａ）〜（ｃ）は第１図（ａ
）〜（Ｃ）のそれぞれに対応する工程でのチャネル層の
不純物濃度プロファイルである。
示した縦断面図で、第２図（ａ）〜（ｃ）は第１図（ａ
）〜（Ｃ）のそれぞれに対応する工程でのチャネル層の
不純物濃度プロファイルである。
ＧａＡｓ基板１のクリーニングを行った後、Ｓｉイオン
を加速電圧８０ＫｅＶドーズ量２Ｘ１０”ａｍ”にてイ
オン注入をしてｎ′層２を形成する（第１図（ａ）と第
２図（ａ））。
を加速電圧８０ＫｅＶドーズ量２Ｘ１０”ａｍ”にてイ
オン注入をしてｎ′層２を形成する（第１図（ａ）と第
２図（ａ））。
次にリン酸：過酸化水素：純水＝４：１：９０のエツチ
ング液にてＧ ａ Ａ ｓ基板１の表面を５００人エツ
チング除去する（第１図（ｂ）と第２図（ｂ））。
ング液にてＧ ａ Ａ ｓ基板１の表面を５００人エツ
チング除去する（第１図（ｂ）と第２図（ｂ））。
さらに、Ｓｉイオン加速電圧２００ＫｓＶ。
ドース量３．５ＸＩＱ”釦−２にてイオン注入を行った
後、ＣＶＤ法によりシリコン酸化膜を２０００人被着し
８００℃で水素雰囲気中にて２０分間の活性化アニール
を行い、シリコン酸化膜を除去してチャネル層３の形成
が完了する（第１図（ｃ）と第２図（Ｃ））。
後、ＣＶＤ法によりシリコン酸化膜を２０００人被着し
８００℃で水素雰囲気中にて２０分間の活性化アニール
を行い、シリコン酸化膜を除去してチャネル層３の形成
が完了する（第１図（ｃ）と第２図（Ｃ））。
上記実施例においては第１のイオン注入工程後のＧａＡ
ｓ基板１の表面のエツチングをリン酸・過酸化水素系の
エツチング液により行ったが、この代りに第１のイオン
注入工程後、陽極酸化法によりＧａＡｓ基板１の表面を
酸化し、この陽極酸化膜除去することによって５００人
表面を除去し、しかる後に第２のイオン注入工程を行う
こともできる。
ｓ基板１の表面のエツチングをリン酸・過酸化水素系の
エツチング液により行ったが、この代りに第１のイオン
注入工程後、陽極酸化法によりＧａＡｓ基板１の表面を
酸化し、この陽極酸化膜除去することによって５００人
表面を除去し、しかる後に第２のイオン注入工程を行う
こともできる。
以上説明したように、本発明は、低加速電圧での第１の
イオン注入工程後にＧａＡｓ基板の表面を一定量除去し
、しかる後に第２のイオン注入工程を行うことにより、
表面側の濃度の低下を防止でき、また、連続した多段の
イオン注入後に表面の濃度低下層をエツチング除去した
場合に生じるエツチングバラツキによるチャネル層ピン
チオフ電圧のバラツキも発生することなく、均一で低ソ
ース抵抗を有するチャネル層を形成することができる。
イオン注入工程後にＧａＡｓ基板の表面を一定量除去し
、しかる後に第２のイオン注入工程を行うことにより、
表面側の濃度の低下を防止でき、また、連続した多段の
イオン注入後に表面の濃度低下層をエツチング除去した
場合に生じるエツチングバラツキによるチャネル層ピン
チオフ電圧のバラツキも発生することなく、均一で低ソ
ース抵抗を有するチャネル層を形成することができる。
２のイオン注入層）、４・・・・・・チャネル層。
Claims (1)
- 不純物イオンを低加速電圧にて半導体基板の表面にイオ
ン注入する第１のイオン注入工程と、その後前記半導体
基板の前記表面を一定量エッチング除去する工程と、し
かる後に不純物イオンを所望の加速電圧にて前記表面エ
ッチングされた半導体基板にイオン注入する第２のイオ
ン注入工程とを有する事を特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25129488A JPH0298129A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25129488A JPH0298129A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298129A true JPH0298129A (ja) | 1990-04-10 |
Family
ID=17220669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25129488A Pending JPH0298129A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298129A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436174A (en) * | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
| US6413874B1 (en) | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
-
1988
- 1988-10-04 JP JP25129488A patent/JPH0298129A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436174A (en) * | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
| US6413874B1 (en) | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
| KR100362311B1 (ko) * | 1997-12-26 | 2003-02-19 | 캐논 가부시끼가이샤 | 반도체물품의에칭방법과장치및이것을사용한반도체물품의제조방법 |
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