JPH11150119A - シリコン半導体基板の熱処理方法とその装置 - Google Patents

シリコン半導体基板の熱処理方法とその装置

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JPH11150119A
JPH11150119A JP33120397A JP33120397A JPH11150119A JP H11150119 A JPH11150119 A JP H11150119A JP 33120397 A JP33120397 A JP 33120397A JP 33120397 A JP33120397 A JP 33120397A JP H11150119 A JPH11150119 A JP H11150119A
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heat treatment
temperature
epitaxial layer
silicon
rate
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JP33120397A
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Nobuyuki Morimoto
信之 森本
Hisashi Adachi
尚志 足立
Masakazu Sano
正和 佐野
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Sumitomo Sitix Corp
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Abstract

(57)【要約】 【課題】 シリコン半導体基板上にシリコンエピタキシ
ャル層を形成した後、短時間で基板内部にＩＧ効果の期
待できる程度の微小欠陥を析出させることが可能なシリ
コン半導体基板の熱処理方法と、前記熱処理方法を実施
しながら生産性の向上を図ることが可能なシリコンエピ
タキシャル成長装置を用いた熱処理装置の提供。 【解決手段】 シリコンエピタキシャル層を形成した
後、非酸化性雰囲気で所要の昇温速度で１２００〜１３
００℃に急速加熱し、短時間保持後に、所要の降温速度
で急速冷却することにより、基板内部に所要密度のＢＭ
Ｄを得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シリコン半導体
基板上にシリコンエピタキシャル層を形成したシリコン
半導体基板の熱処理方法に係り、基板上にシリコンエピ
タキシャル層を形成したのち、非酸化性雰囲気内で急速
加熱および急速冷却の高温短時間熱処理を施すことによ
り、効率よく基板内部にＩＧ効果の期待できる程度の微
小欠陥を析出させるシリコン半導体基板の熱処理方法
と、マルチチャンバー構造のエピタキシャル成長装置に
急速加熱及び急速冷却が可能な熱処理装置を有するチャ
ンバーを設けた熱処理装置に関する。
【０００２】
【従来の技術】シリコン半導体基板の製造工程におい
て、金属不純物を半導体基板内部に取り込む方法とし
て、Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ（以後Ｉ
Ｇと記載）法が知られており、これは、シリコン半導体
基板内部の微小欠陥（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅ
ｃｔ、以後ＢＭＤと記載）を利用する方法である。
【０００３】その具体的例として、例えば、予め酸化性
雰囲気内で１１００℃以上の高温熱処理を施し、シリコ
ン半導体基板の表層格子間酸素を外方拡散させ無欠陥層
（Ｄｅｎｕｄｅｄ Ｚｏｎｅ、以後ＤＺ層と記載）を形
成させたのち、低温処理にてシリコン半導体基板内部に
ＢＭＤを形成させたウェーハ（ＤＺ−ＩＧウェーハ）
が、デバイス工程で適用されている。
【０００４】また、シリコン半導体基板上にシリコンエ
ピタキシャル層を成長させたエピタキシャルウェーハに
もＩＧの適用がなされている。しかし、エピタキシャル
ウェーハは、その成膜プロセスにおいて高温熱処理を施
すために、酸素析出核の縮小、消滅が起こる。従って、
デバイスプロセス中において、ゲッタリングに必要な酸
素析出物の密度およびサイズが確保できない。
【０００５】上記問題を解決するために、いくつかの提
案がなされている。例えば、特開平３‐５０１８６号で
は、エピタキシャル層形成前に７００〜９００℃で４時
間以上の低温熱処理を施し、予め酸素析出核を形成もし
くは、成長させ、その後エピタキシャル成長を行う方法
が提案されている。一方、特開昭６３‐１９８３３４号
では、エピタキシャル層形成後に、６５０〜９００℃で
４〜２０時間の熱処理を施し、酸素析出物を形成させる
方法が提案されている。
【０００６】
【発明が解決しようとする課題】シリコン半導体基板上
にシリコンエピタキシャル層を成長させる熱処理におい
て、シリコン半導体基板の格子間酸素濃度が１１〜１７
×１０17（ａｔｏｍｓ／ｃｍ3）、比抵抗が０．０１〜
１００（Ωｃｍ）のシリコンウェーハを、例えば図７に
従来のエピタキシャル成長プロセスを示すように、１１
５０℃程度で塩酸ガス導入によるウェーハ表面のクリー
ニングを行い、その後、１１００℃程度でエピタキシャ
ル膜の成長を行う。
【０００７】しかし、前記熱処理では、シリコン半導体
基板内部のＢＭＤ成長が抑制され、ゲッタリングに必要
なＢＭＤ密度およびサイズが確保できない。そのため、
前記のエピタキシャル層形成前後に酸素析出物を形成あ
るいは成長させる手法が適用されている。
【０００８】ところで、エピタキシャル層形成前の熱処
理に関しては、エピタキシャル層の表面品質劣化が懸念
される。また熱処理時間に関して、従来の方法では、い
ずれもエピタキシャル層形成前後に４時間以上の熱処理
が必要となるため、生産性が低下する問題がある。
【０００９】この発明は、シリコン半導体基板上にシリ
コンエピタキシャル層を形成した後、短時間で基板内部
にＩＧ効果の期待できる程度の微小欠陥を析出させるこ
とが可能なシリコン半導体基板の熱処理方法の提供を目
的とし、且つ前記熱処理方法を実施しながら生産性の向
上を図ることが可能なシリコンエピタキシャル成長装置
を用いた熱処理装置の提供を目的としている。
【００１０】
【課題を解決するための手段】発明者は、シリコンエピ
タキシャル層を形成した後、短時間で基板内部にＩＧ効
果の期待できる程度の微小欠陥を析出させることが可能
なシリコン半導体基板の熱処理方法を目的に種々検討し
た結果、シリコンエピタキシャル層を形成した後、非酸
化性雰囲気で１２００〜１３００℃に急速加熱し、短時
間保持後に、所要の降温速度で急速冷却することによ
り、基板内部に所要密度のＢＭＤを得られることを知見
し、この発明を完成した。
【００１１】すなわち、この発明は、エピタキシャルウ
ェーハにおいて、デバイスプロセス中に十分なＩＧ効果
を得るための熱処理方法であり、例えばシリコン半導体
基板の格子間酸素濃度が１１〜１７×１０17（ａｔｏｍ
ｓ／ｃｍ3）、比抵抗が０．０１〜１００（Ωｃｍ）の
シリコンウェーハにシリコンエピタキシャル層を形成さ
せたのち、例えば非酸化性雰囲気内で昇温速度１〜２０
０℃／秒で１２００℃以上に昇温し、１２００〜１３０
０℃の範囲内で５〜３００秒保持後、降温速度１０〜２
００℃／秒で９００℃〜室温程度まで冷却することで、
基板内部に１×１０8（ｃｍ-3）以上のＢＭＤを得るこ
とができるシリコン半導体基板の熱処理方法である。
【００１２】さらに、発明者は、マルチチャンバー構造
を有するシリコンエピタキシャル成長可能な熱処理装置
において、少なくとも１つのチャンバーに前記記載の急
速加熱および急速冷却可能な熱処理装置を具備すること
で、エピタキシャル層形成工程中に、上記の急速加熱お
よび急速冷却の高温短時間熱処理を行うことにより、効
率よく短時間で連続的に熱処理を行うことができること
を知見し、この発明を完成した。
【００１３】
【発明の実施の形態】この発明において、対象とするシ
リコン半導体基板は、その格子間酸素濃度が１１〜１７
×１０17（ａｔｏｍｓ／ｃｍ3）、比抵抗が０．０１〜
１００（Ωｃｍ）の基板である。先の比抵抗値の範囲を
対象とするのは、エピタキシャル成長プロセスで酸素析
出物の成長抑制が顕著となるためであり、また、格子間
酸素濃度の範囲に関してはシリコン半導体基板の格子間
酸素濃度が１１×１０17（ａｔｏｍｓ／ｃｍ3）未満で
は、基板内部のＢＭＤ密度が、１×１０8（ｃｍ-3）以
下となりゲッタリング効率が低下し、また格子間酸素濃
度が１７×１０17（ａｔｏｍｓ／ｃｍ3）を越えると、
ＢＭＤ密度が１×１０10（ｃｍ-3）以上となり、基板の
機械的強度が弱くなるためである。
【００１４】以下に、この発明による熱処理方法を図１
に基づいて説明する。この発明の熱処理方法における特
徴である急速加熱および急速冷却の熱処理は、エピタキ
シャル成長プロセス終了後、例えば、非酸化性雰囲気内
で昇温速度１〜２００℃／秒で１２００℃以上に昇温
し、１２００〜１３００℃の範囲内で５〜３００秒保持
後、降温速度１０〜２００℃／秒で冷却する。この熱処
理の開始温度は、室温〜９００℃程度、また終了温度は
９００℃〜室温の範囲内でよい。
【００１５】この発明において、非酸化性雰囲気として
は、Ｎ2、Ａｒなどの不活性ガス雰囲気が望ましい。
【００１６】また、急速加熱および急速冷却の熱処理条
件としては、降温速度を１０℃／秒未満、または、保持
時間を５秒未満、または、熱処理温度を１２００℃未満
で行った場合、シリコン半導体基板にはＢＭＤの析出量
が少なく十分なＩＧ効果が得られず、昇温速度、降温速
度が２００℃／秒を超える場合、または、熱処理時間が
３００秒を超える場合、または熱処理温度が１３００℃
を超える場合、いずれの条件下でもシリコン半導体基板
にスリップ転移が発生する問題があるため、前述の範囲
が好ましい。なお、スリップの発生が防止できる基板保
持治具や装置を用いることができる場合は、特に前記の
昇温速度、降温速度の上限は不要である。
【００１７】この発明において、熱処理はランプアニー
ル炉で行うことが好ましく、生産性、効率の向上のため
昇温速度は少なくとも１℃／秒以上とするが、その熱源
であるランプの耐久性を低下させないため、また、熱処
理時間に関して、６０秒以上ではＢＭＤの析出量に著し
い変化がないことから、昇温速度１０〜１００℃／秒で
１２００〜１２５０℃の範囲に昇温し、５〜６０秒保持
した後、降温速度５０〜１００℃／秒で９００℃〜室温
まで冷却する工程が特に好ましい。
【００１８】次にこの発明におけるエピタキシャル成長
装置を用いた熱処理装置に関して図２に基づいて説明す
る。図示の熱処理装置は、マルチチャンバー構造を有す
るシリコンエピタキシャル成長可能な熱処理装置におい
て、少なくとも１つのチャンバーに前記条件の急速加熱
および急速冷却を実施可能な熱処理装置を具備してお
り、ここでは、この発明の急速加熱および急速冷却の熱
処理は、シリコン半導体基板上にエピタキシャル層を形
成するためのチャンバーと隣接するチャンバーにおいて
連続的に熱処理を行う。
【００１９】ハンドリングシステム１は、密閉されたハ
ンドリング室２の中央に配置され、円形のハンドリング
室２の外周部に配置されるロード室３で受け取ったシリ
コンウェーハ４を同様に円形のハンドリング室２の外周
部に配置されるエピタキシャル形成室５，６に移送して
エピタキシャル層を形成した後、隣接する急速加熱冷却
室７で所定の急速加熱冷却の熱処理を行い、その後クー
リングステーション８で室温まで冷却し、搬出室９より
装置外へ出すよう構成されている。
【００２０】この発明において、マルチチャンバー構造
でない単一チャンバー構造の場合は、急速加熱冷却の熱
処理を行う際、エピタキシャル成長後に急速加熱および
急速冷却の熱処理を行うことになり、一枚当たりの熱処
理時間が長く、生産性が悪くなる問題が生じる。従っ
て、マルチチャンバー構造を有する熱処理炉を用いるこ
とで、生産性の悪化を招くことなく、効率的な熱処理が
可能となる。
【００２１】
【実施例】実施例１ ＣＺ法により育成された面方位（１００）、格子間酸素
濃度が１１〜１７×１０17（ａｔｏｍｓ／ｃｍ3）、比
抵抗が１（Ωｃｍ）以上の２００ｍｍ外径のシリコンウ
ェーハに図１に示すごときヒートパターンの熱処理を施
した。まず、シリコンウェーハ上にシリコンエピタキシ
ャル層を形成したのち、室温まで冷却してからランプア
ニール炉にてアルゴン雰囲気内で、昇温速度５０℃／秒
で１１５０〜１３００℃の種々温度に昇温後、６０秒保
持したのち、降温速度１００℃／秒で６００℃まで冷却
する熱処理を施した。その後、前記ウェーハの酸素析出
物を成長させるため酸素雰囲気内で１０００℃、１６時
間の熱処理を施した。
【００２２】シリコンウェーハ内部のＢＭＤを観察する
ため、シリコンウェーハの断面をライトエッチ液にて２
μｍエッチングを施し、その断面を光学顕微鏡でエッチ
ピットとして密度をカウントした。その結果を図３に示
す。この時のライトエッチ液の配合比は以下の通りであ
る。 ＨＦ：ＨＮＯ3：ＣｒＯ3：Ｃｕ（ＮＯ3）2：Ｈ2Ｏ：Ｃ
Ｈ3ＣＯＯＨ＝６０ｃｃ：３０ｃｃ：３０ｃｃ：２ｇ：
６０ｃｃ：６０ｃｃ （応用物理，４５，１０５５（１９７６）高野幸男、牧
道義 参照）
【００２３】図３より、シリコンウェーハ内部にＩＧ効
果が期待できる程度のＢＭＤを得るためには、ランプア
ニール処理温度としては、１２００℃以上が必要であ
り、その時のＢＭＤ密度は４×１０8〜５×１０9（ｃｍ
-3）であることがわかる。一方、ランプアニール処理温
度を１３００℃にした場合、ＢＭＤ密度に著しい変化は
なく、かつシリコンウェーハの支持部からスリップ転位
が発生していた。
【００２４】また、シリコン半導体基板の格子間酸素濃
度としては、１１〜１７×１０17（ａｔｏｍｓ／ｃ
ｍ3）の範囲のものが適用できることが確認できた。さ
らに、その時のシリコンウェーハ４断面は図６に示され
るような構造となっており、表面からおよそ１００μｍ
の深さの範囲が無欠陥層１０であった。
【００２５】比較例１ 実施例１で使用したシリコンウェーハを用いて、エピタ
キシャル層成長プロセスを行った後、酸素析出物を成長
させるために、酸素雰囲気内で１０００℃、１６時間の
熱処理を施した。次いで実施例１と同様にＢＭＤを観察
した結果、図３のｎｏｎ ＲＴＡ（ａｓ Ｅｐｉ）に示
すように、１．３×１０7（ｃｍ-3）以下となりＢＭＤ
の析出が少ないことが確認された。
【００２６】実施例２ ＣＺ法により育成された面方位（１００）、格子間酸素
濃度が１１〜１７×１０17（ａｔｏｍｓ／ｃｍ3）、比
抵抗が１（Ωｃｍ）以上の２００ｍｍ外径のシリコンウ
ェーハに図１に示すごときヒートパターンの熱処理を施
した。まず、シリコンウェーハ上にシリコンエピタキシ
ャル層を形成したのち、ランプアニール炉にてアルゴン
雰囲気内で、昇温速度５０℃／秒で１１５０〜１３００
℃の種々温度に昇温後、５秒、６０秒、１２０秒、３０
０秒保持したのち、降温速度１００℃／秒で６００℃ま
で冷却する熱処理を施した。その後、前記ウェーハの酸
素析出物を成長させるため酸素雰囲気内で１０００℃、
１６時間の熱処理を施した。次いで実施例１と同様にＢ
ＭＤを観察した結果を図４に示す。
【００２７】一方、前記シリコンエピタキシャル層を形
成したウェーハをランプアニール炉にてアルゴン雰囲気
内で、昇温速度５０℃／秒で１１５０〜１３００の種々
温度に昇温後、６０秒保持したのち、降温速度１０℃／
秒、５０℃／秒、１００℃／秒、２００℃／秒で６００
℃まで冷却する熱処理を施した。その後、前記ウェーハ
の酸素析出物を成長させるため酸素雰囲気内で１０００
℃、１６時間の熱処理を施した。次いで実施例１と同様
にＢＭＤを観察した結果を図５に示す。
【００２８】図４、５より、シリコン半導体基板の格子
間酸素濃度が１１〜１７×１０17（ａｔｏｍｓ／ｃ
ｍ3）の範囲であり、急速加熱冷却の熱処理条件として
は、１２００℃以上であり、かつ熱処理時間として５秒
以上であればシリコン基板内部に１×１０8〜８×１０9
（ｃｍ-3）のＢＭＤが得られ、十分なＩＧ効果が期待で
きることが確認できた。また、６０秒以上の熱処理時間
では、ＢＭＤ密度の著しい変化が見られなかった。
【００２９】また、降温速度についても、１０℃／秒以
上であれば１×１０8〜５×１０9（ｃｍ-3）のＢＭＤが
得られた。しかし１００℃／秒以上の降温速度では、Ｂ
ＭＤ密度の著しい変化はなく、またシリコンウェーハの
支持部からスリップ転位が発生していた。
【００３０】
【発明の効果】この発明は、シリコン半導体基板上にシ
リコンエピタキシャル層を形成したのち、非酸化性雰囲
気内で急速加熱及び急速冷却の高温短時間熱処理を施す
ことにより、効率よく基板内部にＩＧ効果の期待できる
程度の微小欠陥を析出させることができ、またマルチチ
ャンバー構造を有するシリコンエピタキシャル成長可能
な熱処理装置において、この急速加熱、急速冷却可能な
熱処理装置を具備したチャンバーを設けることにより、
生産性の悪化を招くことなく、効率よくこの熱処理がで
きる。
【図面の簡単な説明】
【図１】この発明による熱処理方法のヒートパターン例
を示すグラフである。
【図２】この発明による熱処理装置の概要を示す上面説
明図である。
【図３】この発明による熱処理方法の熱処理温度依存性
を示す、熱処理後のＢＭＤ密度のグラフである。
【図４】この発明による熱処理方法の熱処理時間依存性
を示す、熱処理後のＢＭＤ密度のグラフである。
【図５】この発明による熱処理方法の降温速度依存性を
示す、熱処理後のＢＭＤ密度のグラフである
【図６】この発明による熱処理後のシリコンウェーハの
断面説明図である。
【図７】従来のエピタキシャル層成長プロセスのヒート
パターンを示すグラフである。
【符号の説明】
１ ハンドリングシステム ２ ハンドリング室 ３ ロード室 ４ シリコンウェーハ ５，６ エピタキシャル形成室 ７ 急速加熱冷却室 ８ クーリングステーション ９ 搬出室 １０ 無欠陥層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン半導体基板上にシリコンエピタ
    キシャル層を形成した後、非酸化性雰囲気内で１２００
    ℃以上に昇温し、１２００〜１３００℃の範囲内で５〜
    ３００秒保持後、隆温速度１０℃／秒以上で冷却して、
    基板内部に１×１０8（ｃｍ-3）以上のＢＭＤを得るシ
    リコン半導体基板の熱処理方法。
  2. 【請求項２】 請求項１において、室温〜９００℃より
    昇温速度１０〜１００℃／秒で１２００〜１２５０℃の
    範囲に昇温し、５〜６０秒保持した後、降温速度５０〜
    １００℃／秒で９００℃〜室温まで冷却するシリコン半
    導体基板の熱処理方法。
  3. 【請求項３】 請求項１において、シリコンエピタキシ
    ャル成長装置を用い、エピタキシャル成長プロセスに続
    いて連続して熱処理するシリコン半導体基板の熱処理方
    法。
  4. 【請求項４】 基板のハンドリングシステムを中心にマ
    ルチチャンバー構造を有するシリコンエピタキシャル成
    長装置において、少なくとも１つのチャンバーに急速加
    熱および急速冷却の熱処理が可能な熱処理装置を設けた
    請求項１のシリコン半導体基板の熱処理装置。
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Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180220B1 (en) 1997-02-26 2001-01-30 Memc Electronic Materials, Inc. Ideal Oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6190631B1 (en) 1997-04-09 2001-02-20 Memc Electronic Materials, Inc. Low defect density, ideal oxygen precipitating silicon
US6191010B1 (en) 1998-09-02 2001-02-20 Memc Electronic Materials, Inc. Process for preparing an ideal oxygen precipitating silicon wafer
US6236104B1 (en) 1998-09-02 2001-05-22 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
WO2000077830A3 (en) * 1999-06-14 2001-06-28 Memc Electronic Materials A method for the preparation of an epitaxial silicon wafer with intrinsic gettering
JP2001203209A (ja) * 1999-11-02 2001-07-27 Wacker Siltronic G Fuer Halbleitermaterialien Ag エピタキシャル層を有する半導体ウェハの製造方法
US6284384B1 (en) 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
US6336968B1 (en) 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
WO2002003443A1 (en) * 2000-06-30 2002-01-10 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
US6361619B1 (en) 1998-09-02 2002-03-26 Memc Electronic Materials, Inc. Thermally annealed wafers having improved internal gettering
JP2002110683A (ja) * 2000-09-26 2002-04-12 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
US6416836B1 (en) 1998-10-14 2002-07-09 Memc Electronic Materials, Inc. Thermally annealed, low defect density single crystal silicon
JP2002241194A (ja) * 2001-02-15 2002-08-28 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウエーハの製造方法およびエピタキシャルシリコンウエーハ
JP2003115491A (ja) * 2001-10-03 2003-04-18 Sumitomo Mitsubishi Silicon Corp シリコン半導体基板の熱処理方法
US6599815B1 (en) 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6635587B1 (en) 1999-09-23 2003-10-21 Memc Electronic Materials, Inc. Method for producing czochralski silicon free of agglomerated self-interstitial defects
JP2004063685A (ja) * 2002-07-26 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6828690B1 (en) 1998-08-05 2004-12-07 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
US6897084B2 (en) 2001-04-11 2005-05-24 Memc Electronic Materials, Inc. Control of oxygen precipitate formation in high resistivity CZ silicon
US7485928B2 (en) 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
JP2009170940A (ja) * 2009-04-30 2009-07-30 Sumco Corp 半導体ウェーハの製造方法及び半導体ウェーハ
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2011129570A (ja) * 2009-12-15 2011-06-30 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの不純物評価方法
WO2011096489A1 (ja) * 2010-02-08 2011-08-11 株式会社Sumco シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
JP2011165812A (ja) * 2010-02-08 2011-08-25 Sumco Corp シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
JP2014187387A (ja) * 2014-06-06 2014-10-02 Sumco Corp シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
JP2015103703A (ja) * 2013-11-26 2015-06-04 株式会社Sumco エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
JP2019079834A (ja) * 2017-10-19 2019-05-23 信越半導体株式会社 シリコンエピタキシャルウエーハの製造方法及びシリコンエピタキシャルウエーハ

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63227026A (ja) * 1987-03-17 1988-09-21 Fujitsu Ltd シリコン結晶基板のゲツタリング方法
JPH01265525A (ja) * 1988-04-15 1989-10-23 Fujitsu Ltd 半導体基板の製造方法
JPH03155136A (ja) * 1989-11-14 1991-07-03 Fujitsu Ltd ゲッタリング方法
JPH06504878A (ja) * 1990-11-15 1994-06-02 メムク　エレクトロニック　マテリアルズ　ソシエタ　ペル　アチオニ 珪素ウェーハ中の析出状態を制御する方法
JPH06295913A (ja) * 1993-04-09 1994-10-21 Toshiba Ceramics Co Ltd シリコンウエハの製造方法及びシリコンウエハ
JPH06333838A (ja) * 1993-05-18 1994-12-02 Hitachi Ltd Ｃｖｄ装置
JPH07193009A (ja) * 1993-12-27 1995-07-28 Komatsu Electron Metals Co Ltd 気相成長装置およびこれを用いた気相成長方法
JPH08250688A (ja) * 1995-03-13 1996-09-27 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
JPH08298233A (ja) * 1995-01-31 1996-11-12 Seh America Inc 正確に定められた深さの無欠陥層を有する較正用ウエーハの製造方法および較正用ウエーハ
JPH09156916A (ja) * 1995-11-29 1997-06-17 Semiconductor Energy Lab Co Ltd 多結晶珪素作製装置およびその動作方法
JPH09199416A (ja) * 1996-01-17 1997-07-31 Sumitomo Sitix Corp 半導体基板とその製造方法
JP2001509319A (ja) * 1997-02-26 2001-07-10 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 理想的な酸素析出シリコンウエハおよびそれのための酸素外方拡散の無い方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63227026A (ja) * 1987-03-17 1988-09-21 Fujitsu Ltd シリコン結晶基板のゲツタリング方法
JPH01265525A (ja) * 1988-04-15 1989-10-23 Fujitsu Ltd 半導体基板の製造方法
JPH03155136A (ja) * 1989-11-14 1991-07-03 Fujitsu Ltd ゲッタリング方法
JPH06504878A (ja) * 1990-11-15 1994-06-02 メムク　エレクトロニック　マテリアルズ　ソシエタ　ペル　アチオニ 珪素ウェーハ中の析出状態を制御する方法
JPH06295913A (ja) * 1993-04-09 1994-10-21 Toshiba Ceramics Co Ltd シリコンウエハの製造方法及びシリコンウエハ
JPH06333838A (ja) * 1993-05-18 1994-12-02 Hitachi Ltd Ｃｖｄ装置
JPH07193009A (ja) * 1993-12-27 1995-07-28 Komatsu Electron Metals Co Ltd 気相成長装置およびこれを用いた気相成長方法
JPH08298233A (ja) * 1995-01-31 1996-11-12 Seh America Inc 正確に定められた深さの無欠陥層を有する較正用ウエーハの製造方法および較正用ウエーハ
JPH08250688A (ja) * 1995-03-13 1996-09-27 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
JPH09156916A (ja) * 1995-11-29 1997-06-17 Semiconductor Energy Lab Co Ltd 多結晶珪素作製装置およびその動作方法
JPH09199416A (ja) * 1996-01-17 1997-07-31 Sumitomo Sitix Corp 半導体基板とその製造方法
JP2001509319A (ja) * 1997-02-26 2001-07-10 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 理想的な酸素析出シリコンウエハおよびそれのための酸素外方拡散の無い方法

Cited By (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204152B1 (en) 1997-02-26 2001-03-20 Memc Electronic Materials, Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6537368B2 (en) 1997-02-26 2003-03-25 Memc Electronic Materials Spa Ideal oxygen precipitating epitaxial silicon wafers and oxygen out-diffusion-less process therefor
US6586068B1 (en) 1997-02-26 2003-07-01 Memc Electronic Materials, Inc. Ideal oxygen precipitating silicon wafer having an asymmetrical vacancy concentration profile and a process for the preparation thereof
US6180220B1 (en) 1997-02-26 2001-01-30 Memc Electronic Materials, Inc. Ideal Oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6306733B1 (en) 1997-02-26 2001-10-23 Memc Electronic Materials, Spa Ideal oxygen precipitating epitaxial silicon wafers and oxygen out-diffusion-less process therefor
US6849119B2 (en) 1997-02-26 2005-02-01 Memc Electronic Materials, Inc. Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6896728B2 (en) 1997-04-09 2005-05-24 Memc Electronic Materials, Inc. Process for producing low defect density, ideal oxygen precipitating silicon
US6190631B1 (en) 1997-04-09 2001-02-20 Memc Electronic Materials, Inc. Low defect density, ideal oxygen precipitating silicon
US6555194B1 (en) 1997-04-09 2003-04-29 Memc Electronic Materials, Inc. Process for producing low defect density, ideal oxygen precipitating silicon
US7229693B2 (en) 1997-04-09 2007-06-12 Memc Electronic Materials, Inc. Low defect density, ideal oxygen precipitating silicon
US7242037B2 (en) 1998-08-05 2007-07-10 Memc Electronic Materials, Inc. Process for making non-uniform minority carrier lifetime distribution in high performance silicon power devices
US6828690B1 (en) 1998-08-05 2004-12-07 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
US7618879B2 (en) 1998-08-05 2009-11-17 Memc Electronics Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
US6342725B2 (en) 1998-09-02 2002-01-29 Memc Electronic Materials, Inc. Silicon on insulator structure having a low defect density handler wafer and process for the preparation thereof
US6849901B2 (en) 1998-09-02 2005-02-01 Memc Electronic Materials, Inc. Device layer of a silicon-on-insulator structure having vacancy dominated and substantially free of agglomerated vacancy-type defects
US6361619B1 (en) 1998-09-02 2002-03-26 Memc Electronic Materials, Inc. Thermally annealed wafers having improved internal gettering
US6432197B2 (en) 1998-09-02 2002-08-13 Memc Electronic Materials, Inc. Process for the preparation of non-oxygen precipitating Czochralski silicon wafers
US6336968B1 (en) 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
US6713370B2 (en) 1998-09-02 2004-03-30 Memc Electronic Materials, Inc. Process for the preparation of an ideal oxygen precipitating silicon wafer capable of forming an enhanced denuded zone
US6709511B2 (en) 1998-09-02 2004-03-23 Memc Electronic Materials, Inc. Process for suppressing oxygen precipitation in vacancy dominated silicon
US6236104B1 (en) 1998-09-02 2001-05-22 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US6686260B2 (en) 1998-09-02 2004-02-03 Memc Electronics Materials, Inc. Process for producing thermally annealed wafers having improved internal gettering
US6191010B1 (en) 1998-09-02 2001-02-20 Memc Electronic Materials, Inc. Process for preparing an ideal oxygen precipitating silicon wafer
US6579779B1 (en) 1998-09-02 2003-06-17 Memc Electronic Materials, Inc. Process for the preparation of an ideal oxygen precipitating silicon wafer having an asymmetrical vacancy concentration profile capable of forming an enhanced denuded zone
US6416836B1 (en) 1998-10-14 2002-07-09 Memc Electronic Materials, Inc. Thermally annealed, low defect density single crystal silicon
US6743289B2 (en) 1998-10-14 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing low defect density single crystal silicon
US6284384B1 (en) 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
JP2002532875A (ja) * 1998-12-09 2002-10-02 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 内部ゲッタリングを有するエピタキシャルシリコンウエハおよびその製造法
US6537655B2 (en) 1998-12-09 2003-03-25 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof
US6958092B2 (en) 1998-12-09 2005-10-25 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof
US6666915B2 (en) 1999-06-14 2003-12-23 Memc Electronic Materials, Inc. Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
WO2000077830A3 (en) * 1999-06-14 2001-06-28 Memc Electronic Materials A method for the preparation of an epitaxial silicon wafer with intrinsic gettering
US6635587B1 (en) 1999-09-23 2003-10-21 Memc Electronic Materials, Inc. Method for producing czochralski silicon free of agglomerated self-interstitial defects
JP2001203209A (ja) * 1999-11-02 2001-07-27 Wacker Siltronic G Fuer Halbleitermaterialien Ag エピタキシャル層を有する半導体ウェハの製造方法
US6599815B1 (en) 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6339016B1 (en) 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
JP2004503084A (ja) * 2000-06-30 2004-01-29 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 表面削剥領域を有するエピタキシャルシリコンウェーハを形成するための方法および装置
WO2002003443A1 (en) * 2000-06-30 2002-01-10 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
JP2002110683A (ja) * 2000-09-26 2002-04-12 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP4599724B2 (ja) * 2001-02-15 2010-12-15 信越半導体株式会社 エピタキシャルシリコンウエーハの製造方法およびエピタキシャルシリコンウエーハ
JP2002241194A (ja) * 2001-02-15 2002-08-28 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウエーハの製造方法およびエピタキシャルシリコンウエーハ
US7135351B2 (en) 2001-04-11 2006-11-14 Memc Electronic Materials, Inc. Method for controlling of thermal donor formation in high resistivity CZ silicon
US6897084B2 (en) 2001-04-11 2005-05-24 Memc Electronic Materials, Inc. Control of oxygen precipitate formation in high resistivity CZ silicon
JP2003115491A (ja) * 2001-10-03 2003-04-18 Sumitomo Mitsubishi Silicon Corp シリコン半導体基板の熱処理方法
JP2004063685A (ja) * 2002-07-26 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7485928B2 (en) 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
US8026145B2 (en) 2005-11-09 2011-09-27 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2009170940A (ja) * 2009-04-30 2009-07-30 Sumco Corp 半導体ウェーハの製造方法及び半導体ウェーハ
JP2011129570A (ja) * 2009-12-15 2011-06-30 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの不純物評価方法
JP2011165812A (ja) * 2010-02-08 2011-08-25 Sumco Corp シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
WO2011096489A1 (ja) * 2010-02-08 2011-08-11 株式会社Sumco シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
KR101381299B1 (ko) * 2010-02-08 2014-04-04 가부시키가이샤 사무코 실리콘 웨이퍼 및 그 제조 방법
KR101461531B1 (ko) * 2010-02-08 2014-11-13 가부시키가이샤 사무코 실리콘 웨이퍼 및 그 제조 방법, 그리고, 반도체 디바이스의 제조 방법
US9502266B2 (en) 2010-02-08 2016-11-22 Sumco Corporation Silicon wafer and method of manufacturing thereof, and method of manufacturing semiconductor device
JP2015103703A (ja) * 2013-11-26 2015-06-04 株式会社Sumco エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
JP2014187387A (ja) * 2014-06-06 2014-10-02 Sumco Corp シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
JP2019079834A (ja) * 2017-10-19 2019-05-23 信越半導体株式会社 シリコンエピタキシャルウエーハの製造方法及びシリコンエピタキシャルウエーハ

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JP4947445B2 (ja) シリコン半導体基板の製造方法
JPH0119265B2 (ja)
JP5211550B2 (ja) シリコン単結晶ウェーハの製造方法
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