JPH08250688A - Soi基板及びその製造方法 - Google Patents
Soi基板及びその製造方法Info
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Abstract
る絶縁層上のSOI層の酸素析出物の密度が小さく、ス
リップに起因したデバイスの電気的特性に悪影響を及ぼ
さない。 【構成】 第1シリコンウェーハ11と第2シリコンウ
ェーハ12とを絶縁層13を介して接合する。接合した
両ウェーハを室温状態から30〜50℃/秒の昇温速度
で1000〜1200℃まで急速加熱して10〜600
秒保持する特徴ある前熱処理を行う。更に両ウェーハを
1100℃で1〜3時間熱処理して貼り合わせた後、シ
リコンウェーハ11又は12を所定の厚さに研削研磨し
てデバイス形成用のSOI層12aを有するSOI基板
を得る。
Description
(以下、SOI層という)を形成したSOI(Silicon-
On-Insulator)基板及び2枚のシリコンウェーハを絶縁
層を介して貼り合わせるSOI基板の製造方法に関する
ものである。
Metal Oxide Semiconductor)、IC、高耐圧素子など
がSOI基板を利用して製作されるようになってきてい
る。絶縁層の上にデバイス作製領域として使用される単
結晶シリコン層を形成したSOI基板は、高集積CMO
Sの場合にはラッチアップ(寄生回路による異常発振現
象)の防止に、また高耐圧素子の場合にはベース基板と
の絶縁分離にそれぞれ有効である。このSOI基板の製
造方法には、シリコンウェーハ同士を二酸化シリコン層
(以下、シリコン酸化層という)、即ち絶縁層を介して
貼り合わせる方法、絶縁性基板又は絶縁性薄膜を表面に
有する基板の上にまず多結晶シリコン薄膜をCVD(Ch
emical Vapor Deposition)法により堆積させ、次いで
レーザーアニールによって単結晶化するZMR法、シリ
コン基板内部に高濃度の酸素イオンを注入した後、高温
でアニール処理してこのシリコン基板表面から所定の深
さの領域に埋込みシリコン酸化層(絶縁層)を形成し、
その表面側のシリコン層を活性領域とするSIMOX法
などがある。これらの方法の中でも、貼り合わせ法によ
り作製されたSOI基板は、SOI層の結晶性が極めて
良好であることから、有望視されて来ている。
具体的にはそれぞれ約600μmの2枚のシリコンウェ
ーハをシリコン酸化層からなる絶縁層を介して接合し、
酸素雰囲気中、1100℃で2時間貼り合わせ熱処理し
た後、2枚のシリコンウェーハの一方のシリコンウェー
ハの表面を砥石で研削し、更に研磨布で研磨してこのシ
リコンウェーハの厚さを約1〜10μmの範囲にし、こ
の研磨した側の厚さ約1〜10μmのシリコン層をデバ
イス形成用のSOI層としている。
キー(CZ)法により育成されたシリコン単結晶中に
は、1〜2×1018/cm3程度の濃度で不純物酸素が
含まれているため、上記貼り合わせ法により1100℃
で2時間熱処理すると、この不純物酸素が析出し、BM
D(Bulk MicroDefect)と呼ばれる酸素析出物が生成さ
れる。この酸素析出物がSOI層に生成されると、SO
I層の完全性が損なわれ、特に使用されるウェーハの酸
素濃度が高い程、その危険性が高かった。こうしたSO
I層にデバイスを形成した場合にはデバイスの電気的特
性に直接的又は間接的に大きな影響を与えることがあっ
た。本発明の目的は、シリコンウェーハを2枚貼り合わ
せて作られる絶縁層上のSOI層の酸素析出物の密度が
小さく、酸素析出物に起因したデバイスの電気的特性に
悪影響を及ぼさないSOI基板及びその製造方法を提供
することにある。
に、本発明はシリコンウェーハ11上に絶縁層13が形
成され、この絶縁層13上にデバイス形成用のSOI層
12aが形成されたSOI基板の改良である。その特徴
ある構成は、絶縁層13との界面からの深さが50μm
以下の領域のSOI層12aの酸素析出物密度が1×1
06/cm3〜1×109/cm3であることにある。
に、第1シリコンウェーハ11と第2シリコンウェーハ
12とを絶縁層13を介して接合し、接合した第1及び
第2シリコンウェーハ11,12を熱処理して貼り合わ
せた後、第1シリコンウェーハ11又は第2シリコンウ
ェーハ12を所定の厚さに研削研磨してデバイス形成用
のSOI層12aとするSOI基板の製造方法の改良で
ある。その特徴ある構成は、上記接合した後の第1及び
第2シリコンウェーハ11,12を熱処理する前に室温
状態から30〜50℃/秒の昇温速度で1000〜12
00℃まで急速加熱して10〜600秒保持する前熱処
理工程を含むことにある。
び第2シリコンウェーハはCZ法、FZ法等の方法で、
ともに同一の方法により得られたシリコン単結晶棒から
作製される。絶縁層は第1シリコンウェーハ又は第2シ
リコンウェーハのいずれか一方又は双方の片面に形成さ
れる。接合を良好にするために、絶縁層はいずれか一方
のシリコンウェーハの片面に形成されることが好まし
い。図1(a)に示すように、図では第2シリコンウェ
ーハ12の片面に絶縁層13が形成される。貼り合わせ
後の絶縁層とSOI層との界面として、2枚のシリコン
ウェーハの接合界面(図1ではシリコンウェーハ11と
の界面)と、接合前に絶縁層を形成したシリコンウェー
ハとの界面(図1ではシリコンウェーハ12との界面)
がある。本発明のSOI層12aと絶縁層13との界面
は、前者の接合界面であるよりも後者の絶縁層を形成し
たウェーハとの界面である方が、界面の連続性に優れて
いるため好ましい。即ち、図1(f)に示すようにSO
I層12aが形成されるシリコンウェーハ12をSOI
層用のシリコン基板とし、別のシリコンウェーハ11を
その支持基板とすることが好ましい。
囲にあり、絶縁層はシリコン酸化層(SiO2層)であ
って、シリコンウェーハを熱酸化することにより、或い
はCVD法によりウェーハの片面に形成される。シリコ
ンウェーハの熱酸化に続いて、図1(c)に示すように
接合しようとする表面を活性化するために所定の洗浄液
でシリコンウェーハを洗浄することが好ましい。図1
(d)に示すように接合した後の第1及び第2シリコン
ウェーハ11,12を室温状態から30〜50℃/秒の
昇温速度で1000〜1200℃まで、好ましくは11
00℃まで急速加熱して10〜600秒、好ましくは1
00〜600秒保持する前熱処理を行う。
は、室温状態の酸素析出核を含む接合した2枚のシリコ
ンウェーハ11,12を1000〜1200℃に加熱さ
れた炉に素早く入れる方法が好ましい。なお、室温状態
の酸素析出核を含む接合した2枚のシリコンウェーハ1
1,12を高熱発生可能なランプを用いた高熱加熱炉内
に配置し、ランプスイッチを入れて熱射を開始し急速に
1000〜1200℃に加熱させる方法でもよい。ラン
プ光照射で急速加熱する場合にはウェーハを均一に加熱
できる利点がある。急速加熱して到達する最終温度が1
000℃未満では2枚のウェーハの接合界面及び絶縁層
とウェーハとの界面(以下、両界面という)の付近で格
子間シリコン原子が蓄積(過飽和)状態になりにくく、
両界面付近で酸素析出核が成長し易い。また1200℃
を超えると熱処理炉の炉芯管が変形するなどの弊害を生
じる。好ましくは1100℃である。また保持時間が1
0秒未満では両界面における格子間シリコン原子のウェ
ーハ内部への拡散時間が短すぎ、両界面付近における酸
素析出核成長の抑制が不十分で酸素析出物密度の低い層
を十分に確保できない。また600秒を超えると保持中
に格子間シリコン原子が十分に拡散してその濃度が平衡
状態に達してしまい、最早過飽和濃度の格子間シリコン
原子が存在せず、無欠陥領域幅を増大させるという本発
明の目的を達成できない。このため、保持時間は10〜
600秒に決められる。この急速加熱の前熱処理は窒素
雰囲気中、酸素雰囲気中又は大気中で行われる。好まし
くは窒素雰囲気中である。
後の本格的な貼り合わせ熱処理は2枚のシリコンウェー
ハ11,12を接合した状態で乾燥酸素(dryO2)
雰囲気又は窒素(N2)雰囲気中で1100℃の温度
下、1〜3時間、好ましくは2時間程度行う。図1
(f)に示すように、一体化した2枚のシリコンウェー
ハ11,12が放冷され室温になった後に、シリコン基
板となる第2シリコンウェーハ12を砥石で研削し、そ
の後研磨布で研磨して、約1〜10μmの厚さの薄膜に
加工する。これにより厚さ約1〜10μmのデバイス形
成用のSOI層12aが絶縁層13上に得られる。
濃度が熱平衡濃度より低く、格子間シリコン原子が欠乏
状態にあるときには、酸素析出核が安定に成長し易くな
り、格子間シリコン原子の濃度が熱平衡濃度より低くな
いとき、即ち蓄積(過飽和)状態にあるときには酸素析
出核は消滅するかその成長が抑制される傾向にある。本
発明の特徴ある工程で酸素析出核を含む2枚の接合した
シリコンウェーハを到達温度を1000〜1200℃と
して室温から急速加熱(前熱処理)すると、ウェーハ表
面は勿論、両界面付近の格子間シリコン原子濃度が急激
な温度上昇に伴い一時的に熱平衡濃度以下になり、格子
間シリコン原子が欠乏状態になり、酸素析出核が安定に
成長し易い環境になる。しかし、同時にこの欠乏した格
子間シリコン原子を補って平衡状態を取り戻すために、
両界面付近では格子間シリコン原子の生成が起こり、生
成した格子間シリコン原子はウェーハ内部に拡散し始め
る。格子間シリコン原子の欠乏状態にあった両界面付近
は格子間シリコン原子の生成ですぐに過飽和状態にな
り、酸素析出核は消滅を始める。しかし、両界面で生成
した格子間シリコン原子がウェーハ内部にまで拡散する
にはある程度の時間を要するため、この両界面からウェ
ーハ内部に深く入るほど酸素析出核が成長し易い環境が
長く続く。従って、両界面に近いほど酸素析出核の密度
は低く、またこの熱処理時間(10〜600秒)が長い
ほど酸素析出核、即ち欠陥の形成されない領域の厚さは
大きくなる。また1000〜1200℃の範囲で温度が
高いほど、格子間シリコン原子の拡散係数が大きく、短
時間で欠陥の形成されない領域の厚さは大きくなる。急
速加熱(前熱処理)し、室温に放冷した後で1100℃
まで再び加熱すると、急速加熱で生き残ったウェーハ内
部の酸素析出核が成長して酸素析出物となる一方、2枚
のウェーハの接合界面では結合が生じ、2枚のウェーハ
は貼り合わされ、両者の結晶格子は一体化する。
く説明する。 <実施例1> (a) サンプルの準備と絶縁膜の形成 図1(a)に示すように、CZ法で引上げられたシリコ
ン単結晶棒から切断され研削研磨されたばかりの次の特
性の2枚の第1シリコンウェーハ11及び第2シリコン
ウェーハ12を3組用意した。それぞれの第2シリコン
ウェーハ12の片面にはウェーハ12を湿潤酸素(we
tO2)雰囲気中、1000℃で3時間熱処理して厚さ
0.5μmのシリコン酸化層からなる絶縁層13を形成
した。 直径: 5インチ 面方位: <100> 伝導型: P型(ドーパントとしてボロンを添加) 抵抗率: 約10Ωcm 厚さ: 約620μm 初期格子間酸素濃度:約1.5×1018/cm3(旧ASTM) (b) 酸素析出核形成熱処理と洗浄 埋込みSiO2膜近傍での無欠陥領域の形成を確認する
ため、ウェーハ内部から表面まで均一に酸素析出核を形
成する目的で、先ず用意したシリコンウェーハ全てに、
以下に示すような酸素析出核形成熱処理を施した。即
ち、図1(b)に示すように、6枚のシリコンウェーハ
(ウェーハ11,12×3組)を800℃に加熱された
熱処理炉に10cm/分の速度(昇温速度40〜50℃
/分)で入れ、窒素雰囲気中でt1=8時間熱処理し
た。この比較的低温熱処理によりウェーハ内に酸素析出
核を導入した。炉から6枚のシリコンウェーハを同じく
10cm/分の速度(降温速度40〜50℃/分)で取
出し室温まで放冷した。6枚のシリコンウェーハをH
F:H2O=1:9の容量比で混合した希フッ酸で洗浄
し乾燥した後、比重0.9のNH4OHの水溶液と比重
1.1のH2O2水溶液とH2OとをNH4OH:H2O2:
H2O=1:2:7の容量比で混合して調製したSC1
(Standard Cleaning 1)の洗浄液で洗浄して6枚のシ
リコンウェーハの表面を活性化した。
(c)に示すように、シリコンウェーハ11,12を絶
縁層13を介して重ね合せ接合した。3組の接合したウ
ェーハが得られた。
1,12を室温から1100℃に設定された熱処理炉中
に300cm/分(昇温速度40℃/秒)の速度で挿入
し、窒素(N2)雰囲気中で1100℃に達したところ
で、1組はt2=10秒、1組はt2=60秒、1組はt
2=600秒保持し、保持後それぞれ熱処理炉から取出
し、20〜30℃/秒の速度で室温まで降温した。
1,12を室温から800℃に設定された熱処理炉中に
10cm/分の速度で挿入し、乾燥酸素(dryO2)
雰囲気中で10℃/分の速度で昇温し、1100℃に達
したところで、8時間保持した。次いで4℃/分の速度
で降温し、800℃まで冷却した後、10cm/分の速
度で炉から室温中に取り出した。
の接合したウェーハ11,12をHF:HNO3:CH3
COOH=1:3:1(ミラーエッチャント)に30分
間浸漬して接合したウェーハを両面からエッチングし、
厚さ650μm程度に薄層化した。続いてこれらの3つ
のサンプルを劈開した後、酸素析出物を顕在化させるた
めにHF溶液:0.15モルK2Cr2O7水溶液=2:
1のSeccoエッチャントに1.5分間浸漬してエッ
チングした。3つのサンプルをこのエッチャントから引
上げ、純水で洗浄し乾燥した後、光学顕微鏡で劈開面を
観察し、酸素析出物の密度を得た。その結果を図3に示
す。図3から明らかなように、両界面からの層の深さが
20μm以下の領域では3つのサンプル全ての酸素析出
物の密度が109/cm3未満であった。また50μmの
領域では急速加熱(前熱処理)時の保持時間t2が10
秒のサンプルAの場合、約5×109/cm3であり、t
2が60秒のサンプルBの場合、約2×109/cm3で
あり、t2が600秒のサンプルCの場合、約3×108
/cm3であった。これにより保持時間t2が長い程、両
界面付近の酸素析出物の密度は小さくなることが判明し
た。
格的な貼り合わせ熱処理を行う前に、急速加熱である前
熱処理を行うことにより、シリコンウェーハを2枚貼り
合わせて作られる絶縁層上のSOI層の酸素析出物の密
度を小さくし、その結果酸素析出物に起因したデバイス
の電気的特性に悪影響を及ぼすことのない優れた効果が
ある。またSOI層作製に用いられたウェーハの酸素濃
度がFZ成長シリコンウェーハの酸素濃度に比較して高
いため、貼り合わせ熱処理中やデバイスプロセス中にス
リップを生じる危険性が低い特長もある。
分断面図。
を示す図。
Claims (4)
- 【請求項1】 シリコンウェーハ(11)上に絶縁層(13)が
形成され、前記絶縁層(13)上にデバイス形成用のSOI
層(12a)が形成されたSOI基板において、 前記絶縁層(13)との界面からの深さが50μm以下の領
域のSOI層(12a)の酸素析出物密度が1×106/cm
3〜1×109/cm3であることを特徴とするSOI基
板。 - 【請求項2】 第1シリコンウェーハ(11)と第2シリコ
ンウェーハ(12)とを絶縁層(13)を介して接合し、前記接
合した第1及び第2シリコンウェーハ(11,12)を熱処理
して貼り合わせた後、前記第1シリコンウェーハ(11)又
は第2シリコンウェーハ(12)を所定の厚さに研削研磨し
てデバイス形成用のSOI層(12a)とするSOI基板の
製造方法において、 前記接合した後の第1及び第2シリコンウェーハ(11,1
2)を前記熱処理する前に室温状態から30〜50℃/秒
の昇温速度で1000〜1200℃まで急速加熱して1
0〜600秒保持する前熱処理工程を含むことを特徴と
するSOI基板の製造方法。 - 【請求項3】 30〜50℃/秒の昇温速度の加熱をそ
れぞれ室温の接合した第1及び第2シリコンウェーハ(1
1,12)を1000〜1200℃に加熱された炉に素早く
入れることにより行う請求項2記載のSOI基板の製造
方法。 - 【請求項4】 30〜50℃/秒の昇温速度の加熱をそ
れぞれ室温の接合した第1及び第2シリコンウェーハ(1
1,12)を室温のランプ式高熱加熱炉に入れた後ランプス
イッチを入れて熱射を開始して1000〜1200℃に
急速加熱させることにより行う請求項2記載のSOI基
板の製造方法。
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JP05225895A JP3287524B2 (ja) | 1995-03-13 | 1995-03-13 | Soi基板の製造方法 |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10303089A (ja) * | 1997-02-27 | 1998-11-13 | Mitsubishi Materials Shilicon Corp | 張り合わせ基板の製造方法 |
JPH11150119A (ja) * | 1997-11-14 | 1999-06-02 | Sumitomo Sitix Corp | シリコン半導体基板の熱処理方法とその装置 |
JP2000286174A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Materials Silicon Corp | 張り合わせ基板およびその製造方法 |
KR100335449B1 (ko) * | 1998-04-17 | 2002-05-04 | 가네꼬 히사시 | Soi 기판 및 그 제조 방법 |
US6489654B2 (en) | 1998-04-17 | 2002-12-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate |
JP2005142524A (ja) * | 2003-04-29 | 2005-06-02 | Soi Tec Silicon On Insulator Technologies | 半導体ウエハの接着前表面処理 |
JP2006501669A (ja) * | 2002-10-01 | 2006-01-12 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体材料のウエハのための高速アニーリングプロセス |
JP2007208288A (ja) * | 1995-04-06 | 2007-08-16 | Sumco Techxiv株式会社 | 貼り合わせ半導体ウェーハの製造方法 |
JP2009170936A (ja) * | 2009-04-21 | 2009-07-30 | Sumco Corp | シリコン半導体基板の製造方法 |
-
1995
- 1995-03-13 JP JP05225895A patent/JP3287524B2/ja not_active Expired - Fee Related
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007208288A (ja) * | 1995-04-06 | 2007-08-16 | Sumco Techxiv株式会社 | 貼り合わせ半導体ウェーハの製造方法 |
JP4750065B2 (ja) * | 1995-04-06 | 2011-08-17 | Sumco Techxiv株式会社 | 貼り合わせ半導体ウェーハの製造方法 |
JPH10303089A (ja) * | 1997-02-27 | 1998-11-13 | Mitsubishi Materials Shilicon Corp | 張り合わせ基板の製造方法 |
JPH11150119A (ja) * | 1997-11-14 | 1999-06-02 | Sumitomo Sitix Corp | シリコン半導体基板の熱処理方法とその装置 |
KR100335449B1 (ko) * | 1998-04-17 | 2002-05-04 | 가네꼬 히사시 | Soi 기판 및 그 제조 방법 |
FR2834821A1 (fr) * | 1998-04-17 | 2003-07-18 | Nec Corp | Substrat "silicium-sur-isolant" (soi) et methode de fabrication dudit substrat |
FR2860100A1 (fr) * | 1998-04-17 | 2005-03-25 | Nec Corp | Substrat "silicium-sur-isolant" (soi) et methode de fabrication dudit substrat |
US6489654B2 (en) | 1998-04-17 | 2002-12-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate |
JP2000286174A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Materials Silicon Corp | 張り合わせ基板およびその製造方法 |
JP2006501669A (ja) * | 2002-10-01 | 2006-01-12 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体材料のウエハのための高速アニーリングプロセス |
JP2005142524A (ja) * | 2003-04-29 | 2005-06-02 | Soi Tec Silicon On Insulator Technologies | 半導体ウエハの接着前表面処理 |
JP4549726B2 (ja) * | 2003-04-29 | 2010-09-22 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体ウエハの接着前表面処理 |
JP2009170936A (ja) * | 2009-04-21 | 2009-07-30 | Sumco Corp | シリコン半導体基板の製造方法 |
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Publication number | Publication date |
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JP3287524B2 (ja) | 2002-06-04 |
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