JPH11288942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11288942A JPH11288942A JP8894298A JP8894298A JPH11288942A JP H11288942 A JPH11288942 A JP H11288942A JP 8894298 A JP8894298 A JP 8894298A JP 8894298 A JP8894298 A JP 8894298A JP H11288942 A JPH11288942 A JP H11288942A
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Abstract
(57)【要約】
【課題】 半導体基板表面および表層の結晶欠陥、金属
不純物を低減することができる半導体装置の製造方法を
提供するである。 【解決手段】 チョクラルスキー法で育成され、Ｂ（ボ
ロン）を高濃度にドープすることで０．１Ωｃｍ以下の
低い抵抗率が実現されたｐ型シリコン単結晶基板に対し
て１０００℃以上の温度で、かつ水素雰囲気またはアル
ゴン雰囲気の炉内で熱処理を施すことにより、ｐ型シリ
コン単結晶基板内のＣＯＰ密度を低減する。また、ｐ型
シリコン単結晶基板表面および表層のＢＭＤ密度を低く
する。ｐ型シリコン単結晶基板内部のＢＭＤ密度を高く
する。
不純物を低減することができる半導体装置の製造方法を
提供するである。 【解決手段】 チョクラルスキー法で育成され、Ｂ（ボ
ロン）を高濃度にドープすることで０．１Ωｃｍ以下の
低い抵抗率が実現されたｐ型シリコン単結晶基板に対し
て１０００℃以上の温度で、かつ水素雰囲気またはアル
ゴン雰囲気の炉内で熱処理を施すことにより、ｐ型シリ
コン単結晶基板内のＣＯＰ密度を低減する。また、ｐ型
シリコン単結晶基板表面および表層のＢＭＤ密度を低く
する。ｐ型シリコン単結晶基板内部のＢＭＤ密度を高く
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板表面および表層の結晶欠
陥、金属不純物を低減する半導体装置の製造方法に関す
る。
方法に関し、特に、半導体基板表面および表層の結晶欠
陥、金属不純物を低減する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】シリコンデバイスの微細化、高集積化に
伴い、シリコン基板の品質がデバイスの特性に与える影
響が大きくなってきている。シリコン基板は、種々の不
純物やそれらに起因する微小な結晶欠陥を内包してい
る。結晶欠陥がシリコン基板表面近傍のデバイス活性領
域に発生すると、デバイス構造を破壊したり、デバイス
特性を劣化させる。たとえば、その代表的なものとして
ＣＯＰ（Crystal Originated Particle）と金属不純物
がある。
伴い、シリコン基板の品質がデバイスの特性に与える影
響が大きくなってきている。シリコン基板は、種々の不
純物やそれらに起因する微小な結晶欠陥を内包してい
る。結晶欠陥がシリコン基板表面近傍のデバイス活性領
域に発生すると、デバイス構造を破壊したり、デバイス
特性を劣化させる。たとえば、その代表的なものとして
ＣＯＰ（Crystal Originated Particle）と金属不純物
がある。
【０００３】ＣＯＰとはチョクラルスキー（ＣＺ：Czoc
hralski）法で育成した無転位シリコン単結晶に含まれ
るボイド（void）のことである。ＣＺ法は多結晶の塊を
石英るつぼに入れて加熱溶解し、種結晶を溶融部にひた
して回転させながら引き上げ、丸棒のシリコン単結晶を
育成する。ＣＯＰはこの成長の際に形成される。ところ
が、ＣＯＰがシリコン基板表面に露出してピットとなっ
たり、露出はしていなくてもシリコン基板表層に存在す
ると（すなわちＣＯＰがデバイス活性領域に含まれる
と）、ゲート絶縁膜の耐圧不良、リーク特性不良といっ
たデバイス特性の不良を招く要因となる。そこで、１２
００℃程度の高温中で水素あるいはアルゴン雰囲気中で
アニールを行い、シリコン原子を溶融させることでＣＯ
Ｐの低減化を図っている。しかしながら、低減化される
ＣＯＰはシリコン基板表面に露出したもののみであり、
シリコン基板表層に存在するＣＯＰを低減することがで
きない。したがって、シリコン基板表層に存在するＣＯ
Ｐの低減化が重要な課題になっている。
hralski）法で育成した無転位シリコン単結晶に含まれ
るボイド（void）のことである。ＣＺ法は多結晶の塊を
石英るつぼに入れて加熱溶解し、種結晶を溶融部にひた
して回転させながら引き上げ、丸棒のシリコン単結晶を
育成する。ＣＯＰはこの成長の際に形成される。ところ
が、ＣＯＰがシリコン基板表面に露出してピットとなっ
たり、露出はしていなくてもシリコン基板表層に存在す
ると（すなわちＣＯＰがデバイス活性領域に含まれる
と）、ゲート絶縁膜の耐圧不良、リーク特性不良といっ
たデバイス特性の不良を招く要因となる。そこで、１２
００℃程度の高温中で水素あるいはアルゴン雰囲気中で
アニールを行い、シリコン原子を溶融させることでＣＯ
Ｐの低減化を図っている。しかしながら、低減化される
ＣＯＰはシリコン基板表面に露出したもののみであり、
シリコン基板表層に存在するＣＯＰを低減することがで
きない。したがって、シリコン基板表層に存在するＣＯ
Ｐの低減化が重要な課題になっている。
【０００４】また、金属不純物はデバイスの特性を劣化
させるもので、ＬＳＩプロセス中に不本意ながら入って
しまう汚染不純物である。デバイス活性領域から金属不
純物を除去する方法としてゲッタリング技術が挙げられ
る。特に、酸素析出のゲッタリング作用、すなわち酸素
析出物をデバイス活性領域外に形成し、デバイス活性領
域内の金属不純物を酸素析出物又はその周辺に吸収する
ことで除去するイントリンシックゲッタリング（ＩＧ：
Intrinsic Gettering）はＬＳＩプロセスにおいて重要
な手法となっている。しかしながら、酸素析出物そのも
のはシリコンバルク内部に発生するバルク微小欠陥（Ｂ
ＭＤ：Bulk Micro Defect）であることから、あまりこ
の数が多いと熱応力が加わった時に転位の増殖が起こ
り、シリコン基板が反りやすくなるという問題点があ
る。したがって、無制限に酸素析出物を増やすことはで
きない。そのため、金属不純物のすべてをＩＧで除去す
ることは事実上困難である。
させるもので、ＬＳＩプロセス中に不本意ながら入って
しまう汚染不純物である。デバイス活性領域から金属不
純物を除去する方法としてゲッタリング技術が挙げられ
る。特に、酸素析出のゲッタリング作用、すなわち酸素
析出物をデバイス活性領域外に形成し、デバイス活性領
域内の金属不純物を酸素析出物又はその周辺に吸収する
ことで除去するイントリンシックゲッタリング（ＩＧ：
Intrinsic Gettering）はＬＳＩプロセスにおいて重要
な手法となっている。しかしながら、酸素析出物そのも
のはシリコンバルク内部に発生するバルク微小欠陥（Ｂ
ＭＤ：Bulk Micro Defect）であることから、あまりこ
の数が多いと熱応力が加わった時に転位の増殖が起こ
り、シリコン基板が反りやすくなるという問題点があ
る。したがって、無制限に酸素析出物を増やすことはで
きない。そのため、金属不純物のすべてをＩＧで除去す
ることは事実上困難である。
【０００５】一方、Ｂ（ボロン）を高濃度にドープした
ｐ型高濃度シリコン基板にエピタキシャル成長したｐ／
ｐ+エピウェーハも使われようとしている。エピウェー
ハはエピ層にＣＯＰや酸素析出物などの欠陥が存在せ
ず、ＣＭＯＳ−ＬＳＩのラッチアップ対策やｐ+基板の
ゲッタリング効果等から、ＤＲＡＭ用基板として今後使
用量が増大すると予想されている。しかしながら、エピ
ウェーハの価格はＣＺウェーハのおよそ２倍といわれて
おり、その価格が最大の問題点となっている。
ｐ型高濃度シリコン基板にエピタキシャル成長したｐ／
ｐ+エピウェーハも使われようとしている。エピウェー
ハはエピ層にＣＯＰや酸素析出物などの欠陥が存在せ
ず、ＣＭＯＳ−ＬＳＩのラッチアップ対策やｐ+基板の
ゲッタリング効果等から、ＤＲＡＭ用基板として今後使
用量が増大すると予想されている。しかしながら、エピ
ウェーハの価格はＣＺウェーハのおよそ２倍といわれて
おり、その価格が最大の問題点となっている。
【０００６】
【発明が解決しようとする課題】本発明は、半導体基板
に関する上記のような問題点を解消するためになされた
ものであって、半導体基板表面および表層の酸素濃度を
下げるとともに、半導体基板に初期状態から存在する酸
素の析出を促進することができる半導体装置の製造方法
を提供することを目的としている。また、本発明は、半
導体基板表面および表層にＣＯＰが形成されることを防
ぐことができる半導体装置の製造方法を提供することを
目的としている。さらに、本発明は、半導体基板表面お
よび表層の結晶欠陥、金属不純物を低減することができ
る半導体装置の製造方法を提供することを目的とする。
に関する上記のような問題点を解消するためになされた
ものであって、半導体基板表面および表層の酸素濃度を
下げるとともに、半導体基板に初期状態から存在する酸
素の析出を促進することができる半導体装置の製造方法
を提供することを目的としている。また、本発明は、半
導体基板表面および表層にＣＯＰが形成されることを防
ぐことができる半導体装置の製造方法を提供することを
目的としている。さらに、本発明は、半導体基板表面お
よび表層の結晶欠陥、金属不純物を低減することができ
る半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。チョクラルスキー法で育成した、Ｂを高
濃度にドープすることで０．１Ωｃｍ以下の低い抵抗率
が実現されたｐ型シリコン単結晶基板に対して１０００
℃以上の温度で、かつ水素雰囲気またはアルゴン雰囲気
の炉内で熱処理を施すことである。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。チョクラルスキー法で育成した、Ｂを高
濃度にドープすることで０．１Ωｃｍ以下の低い抵抗率
が実現されたｐ型シリコン単結晶基板に対して１０００
℃以上の温度で、かつ水素雰囲気またはアルゴン雰囲気
の炉内で熱処理を施すことである。
【０００８】本発明では、ｐ型不純物であるＢが従来と
比べて高濃度にドープされている。チョクラルスキー法
では、このｐ型不純物は結晶引上げ時に添加される。本
発明者等はチョクラルスキー法で育成されるシリコン単
結晶に含まれるボイド（ＣＯＰ）の低減化を目的として
鋭意検討を重ねた結果、上記ボロンを高濃度に添加させ
た場合にはシリコン単結晶基板内のＣＯＰ密度が大幅に
低減されることを見出した。
比べて高濃度にドープされている。チョクラルスキー法
では、このｐ型不純物は結晶引上げ時に添加される。本
発明者等はチョクラルスキー法で育成されるシリコン単
結晶に含まれるボイド（ＣＯＰ）の低減化を目的として
鋭意検討を重ねた結果、上記ボロンを高濃度に添加させ
た場合にはシリコン単結晶基板内のＣＯＰ密度が大幅に
低減されることを見出した。
【０００９】また、高濃度に添加されたＢは、シリコン
単結晶基板に対して１０００℃以上の温度で、かつ水素
雰囲気の炉内で熱処理を施すことで、基板表面および表
層のＢは外方拡散し、従来の基板と同程度のＢ濃度が実
現される。酸素も同様に外方拡散し、基板表面および表
層では酸素濃度は低下する。したがって、基板表面およ
び表層ではＢＭＤ密度は低くなる。一方、基板内部では
高濃度のＢにより酸素析出が促進され、従来と比べてＢ
ＭＤ密度が大幅に高くなる。
単結晶基板に対して１０００℃以上の温度で、かつ水素
雰囲気の炉内で熱処理を施すことで、基板表面および表
層のＢは外方拡散し、従来の基板と同程度のＢ濃度が実
現される。酸素も同様に外方拡散し、基板表面および表
層では酸素濃度は低下する。したがって、基板表面およ
び表層ではＢＭＤ密度は低くなる。一方、基板内部では
高濃度のＢにより酸素析出が促進され、従来と比べてＢ
ＭＤ密度が大幅に高くなる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本発明の実施の形態
に係る半導体装置の製造方法を示す図である。図１に示
すように、本実施の形態に係る半導体装置の製造方法で
は、まず、Ｂが高濃度にドープされ、０．１Ωｃｍ以下
の抵抗率を有するＳｉ等の半導体基板１を用意する（図
１（ａ））。次に、半導体基板１上にＳｉＯ2等の絶縁
膜が形成されている場合には（図示しない）、ウェット
エッチングして半導体基板１表面を露出させる（図１
（ｂ））。次に、表面を露出させた半導体基板１を１０
００℃以上の温度（例えば１２００℃）で、かつ水素雰
囲気またはアルゴン雰囲気にした炉内に挿入する。この
温度で１時間程度半導体基板１を外方拡散熱処理するこ
とにより、半導体基板１表面部分の酸素、Ｂ等の不純物
を外方拡散熱処理する（図１（ｃ））。
て図面を用いて説明する。図１は、本発明の実施の形態
に係る半導体装置の製造方法を示す図である。図１に示
すように、本実施の形態に係る半導体装置の製造方法で
は、まず、Ｂが高濃度にドープされ、０．１Ωｃｍ以下
の抵抗率を有するＳｉ等の半導体基板１を用意する（図
１（ａ））。次に、半導体基板１上にＳｉＯ2等の絶縁
膜が形成されている場合には（図示しない）、ウェット
エッチングして半導体基板１表面を露出させる（図１
（ｂ））。次に、表面を露出させた半導体基板１を１０
００℃以上の温度（例えば１２００℃）で、かつ水素雰
囲気またはアルゴン雰囲気にした炉内に挿入する。この
温度で１時間程度半導体基板１を外方拡散熱処理するこ
とにより、半導体基板１表面部分の酸素、Ｂ等の不純物
を外方拡散熱処理する（図１（ｃ））。
【００１１】この処理方法で得られた半導体基板１の表
面および表層のＣＯＰ密度は低下する。一方、半導体基
板１内部のＢＭＤ密度は増大する。この半導体基板によ
れば、半導体基板表面および表層のＣＯＰ密度を低下さ
せたことによるデバイス特性の向上を図ることができ
る。また、半導体基板内部のＢＭＤ密度を増加させたこ
とによる金属不純物ゲッタリング効果の向上も図ること
ができる。
面および表層のＣＯＰ密度は低下する。一方、半導体基
板１内部のＢＭＤ密度は増大する。この半導体基板によ
れば、半導体基板表面および表層のＣＯＰ密度を低下さ
せたことによるデバイス特性の向上を図ることができ
る。また、半導体基板内部のＢＭＤ密度を増加させたこ
とによる金属不純物ゲッタリング効果の向上も図ること
ができる。
【００１２】以下、本発明を実施例により説明する。な
お、本発明はこれらによって限定されるものではない。
お、本発明はこれらによって限定されるものではない。
【００１３】（実施例１）上記半導体装置の製造方法を
用いて、酸素濃度１．２×１０18ｃｍ-3、一の素子が形
成される主面が鏡面仕上げ、他の一の素子が形成されな
い主面がエッチング面上に３００ｎｍ厚のシリコン酸化
膜が形成されており、その抵抗率がそれぞれ０．００５
Ωｃｍ、０．００２Ωｃｍ、０．００５Ωｃｍ、０．０
０８Ωｃｍ、０．１Ωｃｍ、０．２Ωｃｍ、１．５Ωｃ
ｍ、８Ωｃｍのｐ型シリコン単結晶基板を８種類用意し
た。ｐ型不純物はＢである。シリコン基板をアンモニア
水と過酸化水素水の混合液、希フッ酸の順で洗浄を行っ
た。その後純水で十分にリンスを行い、シリコン基板に
清浄な表面を形成した。洗浄後１時間以内に縦形拡散炉
にシリコン基板を挿入し、水素雰囲気で１２００℃、１
時間の高温アニールを行った。このようなアニールを行
ったシリコン基板それぞれのＣＯＰ密度の測定を行っ
た。ＣＯＰ密度の測定は波長６９０ｎｍの光をシリコン
基板の表面から照射し、その散乱光から求めたものであ
る。ＣＯＰ密度のシリコン基板抵抗率依存性を図２に示
す。図２よりシリコン基板の抵抗率が０．１Ωｃｍ以下
になるとＣＯＰ密度が急激に低下することがわかる。
用いて、酸素濃度１．２×１０18ｃｍ-3、一の素子が形
成される主面が鏡面仕上げ、他の一の素子が形成されな
い主面がエッチング面上に３００ｎｍ厚のシリコン酸化
膜が形成されており、その抵抗率がそれぞれ０．００５
Ωｃｍ、０．００２Ωｃｍ、０．００５Ωｃｍ、０．０
０８Ωｃｍ、０．１Ωｃｍ、０．２Ωｃｍ、１．５Ωｃ
ｍ、８Ωｃｍのｐ型シリコン単結晶基板を８種類用意し
た。ｐ型不純物はＢである。シリコン基板をアンモニア
水と過酸化水素水の混合液、希フッ酸の順で洗浄を行っ
た。その後純水で十分にリンスを行い、シリコン基板に
清浄な表面を形成した。洗浄後１時間以内に縦形拡散炉
にシリコン基板を挿入し、水素雰囲気で１２００℃、１
時間の高温アニールを行った。このようなアニールを行
ったシリコン基板それぞれのＣＯＰ密度の測定を行っ
た。ＣＯＰ密度の測定は波長６９０ｎｍの光をシリコン
基板の表面から照射し、その散乱光から求めたものであ
る。ＣＯＰ密度のシリコン基板抵抗率依存性を図２に示
す。図２よりシリコン基板の抵抗率が０．１Ωｃｍ以下
になるとＣＯＰ密度が急激に低下することがわかる。
【００１４】（実施例２）上記アニール後の抵抗率０．
０２Ωｃｍ（Ｂ濃度５×１０18ｃｍ-3）のシリコン基板
のＢ、酸素の深さ方向分布を物理分析手法の一つである
二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass
Spectroscopy）で測定した。図３（ａ）にその結果を
示す。なお、図３（ｂ）は比較例として、抵抗率１Ωｃ
ｍのｐ型シリコン基板に上記アニールを施したものの
Ｂ、酸素の深さ方向分布をＳＩＭＳで測定した結果であ
る。図３よりシリコン基板表面および表層の酸素、Ｂが
上記アニールで外方拡散し、それらの濃度が低下してい
ることがわかる。
０２Ωｃｍ（Ｂ濃度５×１０18ｃｍ-3）のシリコン基板
のＢ、酸素の深さ方向分布を物理分析手法の一つである
二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass
Spectroscopy）で測定した。図３（ａ）にその結果を
示す。なお、図３（ｂ）は比較例として、抵抗率１Ωｃ
ｍのｐ型シリコン基板に上記アニールを施したものの
Ｂ、酸素の深さ方向分布をＳＩＭＳで測定した結果であ
る。図３よりシリコン基板表面および表層の酸素、Ｂが
上記アニールで外方拡散し、それらの濃度が低下してい
ることがわかる。
【００１５】（実施例３）上記抵抗率０．０２Ωｃｍの
シリコン基板と抵抗率１Ωｃｍのシリコン基板それぞれ
のＣＯＰ密度の深さ方向分布を測定した。図４にその結
果を示す。図４より本発明（抵抗率０．０２Ωｃｍのシ
リコン基板）のほうが従来例（抵抗率１Ωｃｍのシリコ
ン基板）よりもＣＯＰ密度が大幅に低下していることが
わかる。また、ＣＯＰ密度はシリコン基板の表面・表層
および内部どちらにおいても低下していることもわか
る。
シリコン基板と抵抗率１Ωｃｍのシリコン基板それぞれ
のＣＯＰ密度の深さ方向分布を測定した。図４にその結
果を示す。図４より本発明（抵抗率０．０２Ωｃｍのシ
リコン基板）のほうが従来例（抵抗率１Ωｃｍのシリコ
ン基板）よりもＣＯＰ密度が大幅に低下していることが
わかる。また、ＣＯＰ密度はシリコン基板の表面・表層
および内部どちらにおいても低下していることもわか
る。
【００１６】次に、このＣＯＰ密度低下の検証として、
これらの基板を用いてゲート酸化膜を有するＭＯＳキャ
パシタを作製し、ゲート酸化膜の耐圧を測定した。ゲー
ト酸化膜の膜厚を８ｎｍ、ＭＯＳキャパシタの面積を１
０ｍｍ2とした。それぞれの基板にＭＯＳキャパシタを
２００個形成し、その不良率から酸化膜耐圧特性を評価
した。図５にその結果を示す。図５より本発明のほうが
従来例よりも酸化膜耐圧が向上していることがわかる。
酸化膜耐圧の向上は基板表面および表層のＣＯＰ密度低
下によるものと考えられる。
これらの基板を用いてゲート酸化膜を有するＭＯＳキャ
パシタを作製し、ゲート酸化膜の耐圧を測定した。ゲー
ト酸化膜の膜厚を８ｎｍ、ＭＯＳキャパシタの面積を１
０ｍｍ2とした。それぞれの基板にＭＯＳキャパシタを
２００個形成し、その不良率から酸化膜耐圧特性を評価
した。図５にその結果を示す。図５より本発明のほうが
従来例よりも酸化膜耐圧が向上していることがわかる。
酸化膜耐圧の向上は基板表面および表層のＣＯＰ密度低
下によるものと考えられる。
【００１７】（実施例４）上記抵抗率０．０２Ωｃｍの
シリコン基板と抵抗率１Ωｃｍのシリコン基板をＤＲＡ
Ｍ（Dynamic Random Access Memory）プロセスに適用し
た。ＤＲＡＭプロセス終了後、それぞれの基板のＢＭＤ
密度の深さ方向分布を測定した。図６にその結果を示
す。図６より本発明のほうが従来例よりもＢＭＤ密度が
基板内部で高くなっていることがわかる。Ｂは酸素析出
を促進させる効果があるからである。一方、図６より本
発明では基板表面および表層ではＢＭＤ密度は従来例と
同程度に低くなっていることがわかる。基板表面および
表層では上記高温アニールで酸素が外方拡散し、酸素濃
度が低下しているからである。
シリコン基板と抵抗率１Ωｃｍのシリコン基板をＤＲＡ
Ｍ（Dynamic Random Access Memory）プロセスに適用し
た。ＤＲＡＭプロセス終了後、それぞれの基板のＢＭＤ
密度の深さ方向分布を測定した。図６にその結果を示
す。図６より本発明のほうが従来例よりもＢＭＤ密度が
基板内部で高くなっていることがわかる。Ｂは酸素析出
を促進させる効果があるからである。一方、図６より本
発明では基板表面および表層ではＢＭＤ密度は従来例と
同程度に低くなっていることがわかる。基板表面および
表層では上記高温アニールで酸素が外方拡散し、酸素濃
度が低下しているからである。
【００１８】このように本発明に係るシリコン基板は基
板表面および表層ではＢＭＤ密度が低く、基板内部では
ＢＭＤ密度が高いという理想的なＢＭＤ密度を実現して
いる。
板表面および表層ではＢＭＤ密度が低く、基板内部では
ＢＭＤ密度が高いという理想的なＢＭＤ密度を実現して
いる。
【００１９】（実施例５）ＤＲＡＭプロセス終了後の上
記抵抗率０．０２Ωｃｍのシリコン基板と抵抗率１Ωｃ
ｍのシリコン基板の表面から深さ１０μｍまでを溶解し
て湿式分析を行い、ＤＲＡＭプロセスから取り込まれた
金属不純物（Ｆｅ、Ｎｉ）の濃度を測定した。図７にそ
の結果を示す。図７より本発明のほうが従来例よりもＦ
ｅ濃度、Ｎｉ濃度ともに低下していることがわかる。Ｆ
ｅ濃度の低下はＢ高濃度基板のゲッタリング効果によっ
て、Ｎｉ濃度の低下は基板内部におけるＢＭＤ密度の向
上によって実現されていると考えられる。
記抵抗率０．０２Ωｃｍのシリコン基板と抵抗率１Ωｃ
ｍのシリコン基板の表面から深さ１０μｍまでを溶解し
て湿式分析を行い、ＤＲＡＭプロセスから取り込まれた
金属不純物（Ｆｅ、Ｎｉ）の濃度を測定した。図７にそ
の結果を示す。図７より本発明のほうが従来例よりもＦ
ｅ濃度、Ｎｉ濃度ともに低下していることがわかる。Ｆ
ｅ濃度の低下はＢ高濃度基板のゲッタリング効果によっ
て、Ｎｉ濃度の低下は基板内部におけるＢＭＤ密度の向
上によって実現されていると考えられる。
【００２０】
【発明の効果】以上説明したように、本発明には、Ｂを
高濃度にドープした低抵抗半導体基板に対して、基板表
面および表層では外方拡散により酸素濃度を低下させ、
基板内部では酸素析出を促進させることできるととも
に、ＢＭＤ密度が基板表面および表層では低く、基板内
部では高いという理想的なＢＭＤ密度分布を実現できる
という効果がある。また、本発明には、基板表面および
表層にＣＯＰが形成されることを防ぐことができるとい
う効果がある。さらに、本発明には、基板表面および表
層の欠陥、金属不純物を低減することができるという効
果がある。
高濃度にドープした低抵抗半導体基板に対して、基板表
面および表層では外方拡散により酸素濃度を低下させ、
基板内部では酸素析出を促進させることできるととも
に、ＢＭＤ密度が基板表面および表層では低く、基板内
部では高いという理想的なＢＭＤ密度分布を実現できる
という効果がある。また、本発明には、基板表面および
表層にＣＯＰが形成されることを防ぐことができるとい
う効果がある。さらに、本発明には、基板表面および表
層の欠陥、金属不純物を低減することができるという効
果がある。
【００２１】本発明により基板表面および表層の欠陥、
金属不純物が低減された半導体基板を用いてデバイスを
作製すれば、デバイス特性の安定化および歩留まりの向
上を達成することができる。したがって、本発明の工業
的価値は非常に大である。
金属不純物が低減された半導体基板を用いてデバイスを
作製すれば、デバイス特性の安定化および歩留まりの向
上を達成することができる。したがって、本発明の工業
的価値は非常に大である。
【図１】本発明の実施の形態に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図２】ＣＯＰ密度のシリコン基板抵抗率依存性を示す
図である。
図である。
【図３】（ａ）が本発明に係る半導体基板のＢ濃度およ
び酸素濃度の深さ方向分布を示す図、（ｂ）が従来例に
係る半導体基板のＢ濃度および酸素濃度の深さ方向分布
を示す図である。
び酸素濃度の深さ方向分布を示す図、（ｂ）が従来例に
係る半導体基板のＢ濃度および酸素濃度の深さ方向分布
を示す図である。
【図４】本発明に係る半導体基板および従来例に係る半
導体基板のＣＯＰ密度の深さ方向分布を示す図である。
導体基板のＣＯＰ密度の深さ方向分布を示す図である。
【図５】本発明に係る半導体基板および従来例に係る半
導体基板上に形成されたＭＯＳキャパシタのゲート酸化
膜耐圧の不良率を示す図である。
導体基板上に形成されたＭＯＳキャパシタのゲート酸化
膜耐圧の不良率を示す図である。
【図６】本発明に係る半導体基板および従来例に係る半
導体基板をＤＲＡＭプロセスに適用した後のＢＭＤ密度
の深さ方向分布を示す図である。
導体基板をＤＲＡＭプロセスに適用した後のＢＭＤ密度
の深さ方向分布を示す図である。
【図７】本発明に係る半導体基板および従来例に係る半
導体基板をＤＲＡＭプロセスに適用した後の基板表層中
のＦｅ濃度、Ｎｉ濃度を示す図である。
導体基板をＤＲＡＭプロセスに適用した後の基板表層中
のＦｅ濃度、Ｎｉ濃度を示す図である。
１ Ｂ高濃度半導体基板
Claims (7)
- 【請求項１】 ０．１Ωｃｍ以下の抵抗率を有するｐ型
半導体基板を１０００℃以上の温度で熱処理することを
特徴とする半導体装置の製造方法。 - 【請求項２】 チョクラルスキー法で育成した、０．１
Ωｃｍ以下の抵抗率を有するｐ型シリコン単結晶基板を
１０００℃以上の温度で熱処理することを特徴とする半
導体装置の製造方法。 - 【請求項３】 チョクラルスキー法で育成した、０．１
Ωｃｍ以下の抵抗率を有するｐ型シリコン単結晶基板を
表面処理して該ｐ型シリコン単結晶基板表面を露出さ
せ、表面を露出させた該ｐ型シリコン単結晶基板を１０
００℃以上の温度で熱処理することを特徴とする半導体
装置の製造方法。 - 【請求項４】 チョクラルスキー法で育成した、０．１
Ωｃｍ以下の抵抗率を有するｐ型シリコン単結晶基板を
表面処理して該ｐ型シリコン単結晶基板表面を露出さ
せ、露出させた該ｐ型シリコン単結晶基板を１０００℃
以上の温度で熱処理することにより、該ｐ型シリコン単
結晶基板表面および表層の酸素およびｐ型不純物を外方
拡散するとともに、該ｐ型シリコン単結晶基板内部の酸
素析出を促進することを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記熱処理は水素雰囲気中で行われるこ
とを特徴とする請求項１、２、３または４記載の半導体
装置の製造方法。 - 【請求項６】 前記熱処理はアルゴン雰囲気中で行われ
ることを特徴とする請求項１、２、３または４記載の半
導体装置の製造方法。 - 【請求項７】 前記ｐ型シリコン単結晶基板に添加され
たｐ型不純物は、ボロンであることを特徴とする請求項
２、３または４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8894298A JPH11288942A (ja) | 1998-04-01 | 1998-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8894298A JPH11288942A (ja) | 1998-04-01 | 1998-04-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288942A true JPH11288942A (ja) | 1999-10-19 |
Family
ID=13956947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8894298A Pending JPH11288942A (ja) | 1998-04-01 | 1998-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11288942A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073838A1 (fr) * | 2000-03-29 | 2001-10-04 | Shin-Etsu Handotai Co., Ltd. | Procede de production pour une plaquette recuite |
| JP2002190478A (ja) * | 2000-12-22 | 2002-07-05 | Komatsu Electronic Metals Co Ltd | ボロンドープされたシリコンウエハの熱処理方法 |
| JP2005303094A (ja) * | 2004-04-14 | 2005-10-27 | Sumco Corp | シリコンウェーハのゲッタリング効率を評価する方法 |
| JP2008034608A (ja) * | 2006-07-28 | 2008-02-14 | Sumco Corp | シリコンウェーハの加工方法 |
| KR101321660B1 (ko) * | 2009-07-17 | 2013-10-23 | 도와 일렉트로닉스 가부시키가이샤 | 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판 및 그 제조방법 |
-
1998
- 1998-04-01 JP JP8894298A patent/JPH11288942A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073838A1 (fr) * | 2000-03-29 | 2001-10-04 | Shin-Etsu Handotai Co., Ltd. | Procede de production pour une plaquette recuite |
| JP2002190478A (ja) * | 2000-12-22 | 2002-07-05 | Komatsu Electronic Metals Co Ltd | ボロンドープされたシリコンウエハの熱処理方法 |
| JP2005303094A (ja) * | 2004-04-14 | 2005-10-27 | Sumco Corp | シリコンウェーハのゲッタリング効率を評価する方法 |
| JP2008034608A (ja) * | 2006-07-28 | 2008-02-14 | Sumco Corp | シリコンウェーハの加工方法 |
| KR101321660B1 (ko) * | 2009-07-17 | 2013-10-23 | 도와 일렉트로닉스 가부시키가이샤 | 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판 및 그 제조방법 |
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