JPH11243093A - シリコンエピタキシャルウェーハの製造方法 - Google Patents
シリコンエピタキシャルウェーハの製造方法Info
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- JPH11243093A JPH11243093A JP10062105A JP6210598A JPH11243093A JP H11243093 A JPH11243093 A JP H11243093A JP 10062105 A JP10062105 A JP 10062105A JP 6210598 A JP6210598 A JP 6210598A JP H11243093 A JPH11243093 A JP H11243093A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 基板の比抵抗が４〜２０ｍΩｃｍ、酸素濃度
が（１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏｌｄ
ＡＳＴＭ）の半導体デバイス用シリコンエピタキシャ
ルウェーハにおいて、デバイスプロセス投入時の段階で
すでに酸素析出物をＮｉ等の不純物ゲッタリングに十分
な密度をもって含有するエピタキシャルウェーハの製造
方法。 【解決手段】 エピタキシャル膜の成膜後のウェーハ冷
却工程で９００℃から７００℃の温度範囲を４０℃／分
以下の冷却速度で冷却した場合、あるいはエピタキシャ
ル膜の成膜後に室温まで冷却し、さらに９００℃から７
００℃の温度範囲で５分以上の熱処理を施した場合に、
デバイスプロセスの極初期を含めてプロセス全体を通し
て重金属汚染があっても、デバイスを高歩留まりで製造
可能となす、シリコンエピタキシャルウェーハが得られ
る。
が（１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏｌｄ
ＡＳＴＭ）の半導体デバイス用シリコンエピタキシャ
ルウェーハにおいて、デバイスプロセス投入時の段階で
すでに酸素析出物をＮｉ等の不純物ゲッタリングに十分
な密度をもって含有するエピタキシャルウェーハの製造
方法。 【解決手段】 エピタキシャル膜の成膜後のウェーハ冷
却工程で９００℃から７００℃の温度範囲を４０℃／分
以下の冷却速度で冷却した場合、あるいはエピタキシャ
ル膜の成膜後に室温まで冷却し、さらに９００℃から７
００℃の温度範囲で５分以上の熱処理を施した場合に、
デバイスプロセスの極初期を含めてプロセス全体を通し
て重金属汚染があっても、デバイスを高歩留まりで製造
可能となす、シリコンエピタキシャルウェーハが得られ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ（大規模
集積回路）等の回路素子の基板として使用されているシ
リコンエピタキシャルウェーハの製造方法に係り、成膜
後にウェーハの冷却工程で所定の冷却速度を経るか、一
旦冷却後に所定の熱処理を施して、Ｎｉ等の重金属のゲ
ッタリングに必要な密度で酸素析出物を生成させ、デバ
イスプロセスにおける歩留りを向上させることが可能な
シリコンエピタキシャルウェーハの製造方法に関する。
集積回路）等の回路素子の基板として使用されているシ
リコンエピタキシャルウェーハの製造方法に係り、成膜
後にウェーハの冷却工程で所定の冷却速度を経るか、一
旦冷却後に所定の熱処理を施して、Ｎｉ等の重金属のゲ
ッタリングに必要な密度で酸素析出物を生成させ、デバ
イスプロセスにおける歩留りを向上させることが可能な
シリコンエピタキシャルウェーハの製造方法に関する。
【０００２】
【従来の技術】シリコン半導体デバイスの高集積化は急
速に進行しており、シリコンウェーハに要求される特性
はますます厳しくなってきている。高集積デバイスにお
いては、デバイス活性領域に結晶欠陥あるいはドーパン
卜以外の金属不純物が含有されている場合、Ｐ／Ｎ接合
のリーク電流を増大させたり、ＭＯＳデバイスのゲート
酸化膜特性を劣化させることが知られている。
速に進行しており、シリコンウェーハに要求される特性
はますます厳しくなってきている。高集積デバイスにお
いては、デバイス活性領域に結晶欠陥あるいはドーパン
卜以外の金属不純物が含有されている場合、Ｐ／Ｎ接合
のリーク電流を増大させたり、ＭＯＳデバイスのゲート
酸化膜特性を劣化させることが知られている。
【０００３】従来、このような高集積デバイスはＣＺ法
で育成されたＣＺ‐Ｓｉ基板が用いられてきた。ＣＺ−
Ｓｉ基板には過飽和の格子間酸素が（１０〜２０）×１
０17ａｔｏｍｓ／ｃｍ3の濃度で含有されており、デバ
イスプロセスにおいて酸素析出物や転位、積層欠陥など
の結晶欠陥が誘起される。
で育成されたＣＺ‐Ｓｉ基板が用いられてきた。ＣＺ−
Ｓｉ基板には過飽和の格子間酸素が（１０〜２０）×１
０17ａｔｏｍｓ／ｃｍ3の濃度で含有されており、デバ
イスプロセスにおいて酸素析出物や転位、積層欠陥など
の結晶欠陥が誘起される。
【０００４】しかし、従来のデバイスプロセスではＬＯ
ＣＯＳ形成やＷＥＬＬ拡散層の形成において、１１００
℃〜１２００℃の高温で数時間の熱処理が行われていた
ために、基板表面近傍では格子間酸素の外方拡散により
表面近傍数１０μｍの範囲で結晶欠陥のないＤＺ（Ｄｅ
ｎｕｄｅｄ Ｚｏｎｅ）層が自然に形成され、デバイス
活性領域での結晶欠陥の発生が抑制されていた。
ＣＯＳ形成やＷＥＬＬ拡散層の形成において、１１００
℃〜１２００℃の高温で数時間の熱処理が行われていた
ために、基板表面近傍では格子間酸素の外方拡散により
表面近傍数１０μｍの範囲で結晶欠陥のないＤＺ（Ｄｅ
ｎｕｄｅｄ Ｚｏｎｅ）層が自然に形成され、デバイス
活性領域での結晶欠陥の発生が抑制されていた。
【０００５】ところが、半導体デバイスの微細化に伴
い、ＷＥＬＬ拡散層の形成に高エネルギーイオン注入が
用いられるようになり、また、接合深さをより浅くする
ために、デバイスプロセスの温度は１０００℃以下の低
温で行われるようになってきた。そのため、酸素の外方
拡散が十分に起こらず表面近傍でのＤＺ層の形成が困難
となってきた。これに対応するため基板の酸素濃度の低
下等が検討されてきたが、表面近傍での結晶欠陥の発生
を完全に抑制することは困難であった。
い、ＷＥＬＬ拡散層の形成に高エネルギーイオン注入が
用いられるようになり、また、接合深さをより浅くする
ために、デバイスプロセスの温度は１０００℃以下の低
温で行われるようになってきた。そのため、酸素の外方
拡散が十分に起こらず表面近傍でのＤＺ層の形成が困難
となってきた。これに対応するため基板の酸素濃度の低
下等が検討されてきたが、表面近傍での結晶欠陥の発生
を完全に抑制することは困難であった。
【０００６】
【発明が解決しようとする課題】このような状況から、
結晶欠陥をほぼ完全に含まない高品質のエピタキシャル
層をＣＺ基板上に成膜したシリコンエピタキシャルウェ
ーハが、今日の高集積デバイスに多く用いられるように
なってきた。
結晶欠陥をほぼ完全に含まない高品質のエピタキシャル
層をＣＺ基板上に成膜したシリコンエピタキシャルウェ
ーハが、今日の高集積デバイスに多く用いられるように
なってきた。
【０００７】このようなエピタキシャルウェーハの基板
にはＢがドープされ、基板の比抵抗が一般に４〜２０ｍ
Ωｃｍ、酸素濃度が （１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏｌｄ
ＡＳＴＭ） のもの、すなわちＰ+基板が一般に用いられている。こ
の理由は、Ｐ+基板を用いることによリラッチアップ現
象を防止できるため、また、トレンチ周辺の空乏層の広
がりを防止できるためなどである。
にはＢがドープされ、基板の比抵抗が一般に４〜２０ｍ
Ωｃｍ、酸素濃度が （１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏｌｄ
ＡＳＴＭ） のもの、すなわちＰ+基板が一般に用いられている。こ
の理由は、Ｐ+基板を用いることによリラッチアップ現
象を防止できるため、また、トレンチ周辺の空乏層の広
がりを防止できるためなどである。
【０００８】また、付随する効果としてＰ+基板はＦｅ
に対して強いゲッタリング効果を有する。これは、Ｆｅ
がＢと結合してＦｅ‐Ｂペアーを形成する性質があるた
めで、Ｂ濃度が高いほどＦｅに対するゲッタリング効果
が大きい。
に対して強いゲッタリング効果を有する。これは、Ｆｅ
がＢと結合してＦｅ‐Ｂペアーを形成する性質があるた
めで、Ｂ濃度が高いほどＦｅに対するゲッタリング効果
が大きい。
【０００９】しかしながら、Ｆｅ以外の汚染重金属、特
にＮｉについてはＢとペアを形成しないため、Ｐ+基板
はゲッタリング効果を示さない（木村ら、第５７回応用
物理学会学術講演会予柄集７ｐ‐ＺＧ−１０（１９９
６））。そのため、Ｐ+基板においても主としてＮｉの
ゲッタリングのため、デバイスプロセスにおける酸素析
出物の存在の必要性が指摘され始めている。
にＮｉについてはＢとペアを形成しないため、Ｐ+基板
はゲッタリング効果を示さない（木村ら、第５７回応用
物理学会学術講演会予柄集７ｐ‐ＺＧ−１０（１９９
６））。そのため、Ｐ+基板においても主としてＮｉの
ゲッタリングのため、デバイスプロセスにおける酸素析
出物の存在の必要性が指摘され始めている。
【００１０】エピタキシャル成膜工程は１０５０〜１２
００℃の高温熱処理が施されるため、その後のデバイス
プロセスにおける酸素析出が大幅に抑制される。この現
象はＢ濃度が低いいわゆるＰ-基板で顕著である。
００℃の高温熱処理が施されるため、その後のデバイス
プロセスにおける酸素析出が大幅に抑制される。この現
象はＢ濃度が低いいわゆるＰ-基板で顕著である。
【００１１】一方、Ｐ+基板ではＰ-基板と比較して、エ
ピタキシャル成膜後のデバイスプロセスにおいて酸素は
より多く析出する（Ｈ．ｔｓｕｙａ ｅｔ ａｌ．，Ｊ
ｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，２２（１９８３）Ｌ
１６）ものの、プロセスの極初期には酸素析出物が十分
の密度をもって成長しておらず（相原ら、第５８回応用
物理学会学術構演会予柄集２ｐ‐Ｎ‐１４（１９９
７））、そのため、プロセスの極初期の汚染に弱い可能
性があった。
ピタキシャル成膜後のデバイスプロセスにおいて酸素は
より多く析出する（Ｈ．ｔｓｕｙａ ｅｔ ａｌ．，Ｊ
ｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，２２（１９８３）Ｌ
１６）ものの、プロセスの極初期には酸素析出物が十分
の密度をもって成長しておらず（相原ら、第５８回応用
物理学会学術構演会予柄集２ｐ‐Ｎ‐１４（１９９
７））、そのため、プロセスの極初期の汚染に弱い可能
性があった。
【００１２】このため、デバイスプロセス投入時の段階
で酸素析出物を不純物ゲッタリングに十分な密度で含有
するエピタキシャルウェーハの提供が望まれていた。
で酸素析出物を不純物ゲッタリングに十分な密度で含有
するエピタキシャルウェーハの提供が望まれていた。
【００１３】この発明は、基板の比抵抗が４〜２０ｍΩ
ｃｍ、酸素濃度が（１０〜１８）×１０17ａｔｏｍｓ／
ｃｍ3（ｏｌｄ ＡＳＴＭ）の半導体デバイス用シリコ
ンエピタキシャルウェーハにおいて、デバイスプロセス
投入時の段階ですでに酸素析出物をＮｉ等の不純物ゲッ
タリングに十分な密度をもって含有するエピタキシャル
ウェーハの製造方法を提供することを目的としている。
ｃｍ、酸素濃度が（１０〜１８）×１０17ａｔｏｍｓ／
ｃｍ3（ｏｌｄ ＡＳＴＭ）の半導体デバイス用シリコ
ンエピタキシャルウェーハにおいて、デバイスプロセス
投入時の段階ですでに酸素析出物をＮｉ等の不純物ゲッ
タリングに十分な密度をもって含有するエピタキシャル
ウェーハの製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】発明者らは、デバイスプ
ロセス投入時の段階で十分な酸素析出物を含有させるた
めに、半導体デバイス用シリコンエピタキシャルウェー
ハにおいて、（１）エピタキシャル膜の成膜後のウェー
ハ冷却条件、（２）エピタキシャル膜の成膜後に室温ま
で冷却した後の熱処理条件が、デバイスプロセス投入時
の段階での析出物密度に与える影響を調査した。
ロセス投入時の段階で十分な酸素析出物を含有させるた
めに、半導体デバイス用シリコンエピタキシャルウェー
ハにおいて、（１）エピタキシャル膜の成膜後のウェー
ハ冷却条件、（２）エピタキシャル膜の成膜後に室温ま
で冷却した後の熱処理条件が、デバイスプロセス投入時
の段階での析出物密度に与える影響を調査した。
【００１５】実験の結果、発明者らは、（１）エピタキ
シャル膜の成膜後のウェーハ冷却工程で９００℃から７
００℃の温度範囲を４０℃／分以下の冷却速度で冷却し
た場合、あるいは（２）エピタキシャル膜の成膜後に室
温まで冷却し、さらに９００℃から７００℃の温度範囲
で５分以上の熱処理を施した場合、シリコンエピタキシ
ャルウェーハの製造が可能であることを知見し、この発
明を完成した。
シャル膜の成膜後のウェーハ冷却工程で９００℃から７
００℃の温度範囲を４０℃／分以下の冷却速度で冷却し
た場合、あるいは（２）エピタキシャル膜の成膜後に室
温まで冷却し、さらに９００℃から７００℃の温度範囲
で５分以上の熱処理を施した場合、シリコンエピタキシ
ャルウェーハの製造が可能であることを知見し、この発
明を完成した。
【００１６】すなわち、この発明は、基板の比抵抗が４
〜２０ｍΩｃｍ、酸素濃度が（１０〜１８）×１０17ａ
ｔｏｍｓ／ｃｍ3（ｏｌｄ ＡＳＴＭ）のシリコンウェ
ーハにシリコンエピタキシャル膜の成膜後、ウェーハの
冷却工程で９００℃から７００℃の温度範囲を４０℃／
分以下の冷却速度で冷却するか、あるいは成膜後、エピ
タキシャル膜の成膜後に室温まで冷却し、さらに７００
℃から９００℃の温度範囲で５分以上３０分以下の熱処
理を施し、１０5〜１０7／ｃｍ2オーダーの酸素析出物
密度を有したウェーハを得ることを特徴とするシリコン
エピタキシャルウェーハの製造方法である。
〜２０ｍΩｃｍ、酸素濃度が（１０〜１８）×１０17ａ
ｔｏｍｓ／ｃｍ3（ｏｌｄ ＡＳＴＭ）のシリコンウェ
ーハにシリコンエピタキシャル膜の成膜後、ウェーハの
冷却工程で９００℃から７００℃の温度範囲を４０℃／
分以下の冷却速度で冷却するか、あるいは成膜後、エピ
タキシャル膜の成膜後に室温まで冷却し、さらに７００
℃から９００℃の温度範囲で５分以上３０分以下の熱処
理を施し、１０5〜１０7／ｃｍ2オーダーの酸素析出物
密度を有したウェーハを得ることを特徴とするシリコン
エピタキシャルウェーハの製造方法である。
【００１７】
【発明の実施の形態】この発明において、対象とするシ
リコンウェーハを基板の比抵抗が４〜２０ｍΩｃｍ、酸
素濃度が （１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏｌｄ
ＡＳＴＭ） に限定するのは、前述したＰ+基板としてゲッタリング
能を保有させるためである。
リコンウェーハを基板の比抵抗が４〜２０ｍΩｃｍ、酸
素濃度が （１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏｌｄ
ＡＳＴＭ） に限定するのは、前述したＰ+基板としてゲッタリング
能を保有させるためである。
【００１８】この発明による製造方法は、エピタキシャ
ル成膜方法と装置は公知のいずれの構成も採用すること
ができ、その成膜後の冷却方法に特徴がある。まず、エ
ピタキシャル膜の成膜後のウェーハ冷却条件は、９００
℃から７００℃の温度範囲を４０℃／分以下の冷却速度
で冷却するが、冷却雰囲気は水素雰囲気が好ましい。
ル成膜方法と装置は公知のいずれの構成も採用すること
ができ、その成膜後の冷却方法に特徴がある。まず、エ
ピタキシャル膜の成膜後のウェーハ冷却条件は、９００
℃から７００℃の温度範囲を４０℃／分以下の冷却速度
で冷却するが、冷却雰囲気は水素雰囲気が好ましい。
【００１９】この発明において、冷却条件の温度範囲を
９００℃から７００℃とするのは、９００℃を超えると
ウェーハの冷却速度によらず、酸素析出物が形成されな
いためであり、７００℃未満では酸素析出物を形成する
ために非常に低い冷却速度を要して好ましくないことに
よる。また、冷却速度が４０℃／分を超えると、冷却が
速すぎて十分な析出物密度を得ることができないため４
０℃／分以下とし、下限は特に限定しないが、遅すぎる
と冷却時間に多大の時間を要するため、処理工程に応じ
て適宜選定するとよい。好ましくは、３０℃／分〜１０
℃／分である。
９００℃から７００℃とするのは、９００℃を超えると
ウェーハの冷却速度によらず、酸素析出物が形成されな
いためであり、７００℃未満では酸素析出物を形成する
ために非常に低い冷却速度を要して好ましくないことに
よる。また、冷却速度が４０℃／分を超えると、冷却が
速すぎて十分な析出物密度を得ることができないため４
０℃／分以下とし、下限は特に限定しないが、遅すぎる
と冷却時間に多大の時間を要するため、処理工程に応じ
て適宜選定するとよい。好ましくは、３０℃／分〜１０
℃／分である。
【００２０】また、この発明による製造方法は、エピタ
キシャル膜の成膜後に室温まで冷却した後に所定の熱処
理を施すことを特徴とするが、まず、室温までの冷却条
件は、特に限定しないが、７００℃以下では例えば、雰
囲気は窒素雰囲気、冷却条件は、１分以内に室温まで冷
却されることが望ましい。
キシャル膜の成膜後に室温まで冷却した後に所定の熱処
理を施すことを特徴とするが、まず、室温までの冷却条
件は、特に限定しないが、７００℃以下では例えば、雰
囲気は窒素雰囲気、冷却条件は、１分以内に室温まで冷
却されることが望ましい。
【００２１】この発明において、一旦、室温まで冷却し
た後、再度昇温させて７００℃から９００℃の温度範囲
で５分以上３０分以下の熱処理を施すが、昇温条件とし
ては、雰囲気が窒素、酸素あるいはアルゴンであること
が望ましく、処理温度を７００℃から９００℃とするの
は、９００℃を超えるとウェーハの冷却速度によらず、
酸素析出物が形成されないためであり、７００℃未満で
は酸素析出物を形成するために長い処理時間を要するた
めであり、上記温度で十分な析出物密度を得るは少なく
とも５分を要し、３０分を超えて処理しても、析出物密
度は向上しないため、５分〜３０分に限定する。
た後、再度昇温させて７００℃から９００℃の温度範囲
で５分以上３０分以下の熱処理を施すが、昇温条件とし
ては、雰囲気が窒素、酸素あるいはアルゴンであること
が望ましく、処理温度を７００℃から９００℃とするの
は、９００℃を超えるとウェーハの冷却速度によらず、
酸素析出物が形成されないためであり、７００℃未満で
は酸素析出物を形成するために長い処理時間を要するた
めであり、上記温度で十分な析出物密度を得るは少なく
とも５分を要し、３０分を超えて処理しても、析出物密
度は向上しないため、５分〜３０分に限定する。
【００２２】
【実施例】実施例１ 図１にこの発明によるシリコンエピタキシャルウェーハ
の製造方法のヒートパターンを示す。試料として、比抵
抗が１０ｍΩｃｍ、 酸素濃度約１４×１０17ａｔｏｍｓ／ｃｍ3の ｐ型（１００）８インチＣＺ‐Ｓｉウェーハを用いた。
この試料にランプ加熱方式の横型ＣＶＤエピ成長装置に
より、水素雰囲気中で１１５０℃で６０秒間ベーキング
を行った後、エピタキシャル膜成膜処理を行った。成膜
処理はトリクロロシランを原料ガスとして用い、１０５
０℃で５２秒間成膜処理を行い、約３μｍのエピタキシ
ャル膜を成膜した。
の製造方法のヒートパターンを示す。試料として、比抵
抗が１０ｍΩｃｍ、 酸素濃度約１４×１０17ａｔｏｍｓ／ｃｍ3の ｐ型（１００）８インチＣＺ‐Ｓｉウェーハを用いた。
この試料にランプ加熱方式の横型ＣＶＤエピ成長装置に
より、水素雰囲気中で１１５０℃で６０秒間ベーキング
を行った後、エピタキシャル膜成膜処理を行った。成膜
処理はトリクロロシランを原料ガスとして用い、１０５
０℃で５２秒間成膜処理を行い、約３μｍのエピタキシ
ャル膜を成膜した。
【００２３】その後、９００℃まで３５０℃／分の速度
で冷却した。９００℃から７００℃の温度範囲を３０℃
／分の速度で冷却した。そして、７００℃から室温まで
は、横型ＣＶＤエピ成長装置に付随した試料冷却室にお
いて冷却した。この冷却速度はこの発明の９００℃から
７００℃の温度範囲の冷却速度よりも十分大きい。ま
た、比較例として、９００℃から７００℃の温度範囲を
５０℃／分、１００℃／分、１５０℃／分の３種類の速
度で冷却した試料も用意した。
で冷却した。９００℃から７００℃の温度範囲を３０℃
／分の速度で冷却した。そして、７００℃から室温まで
は、横型ＣＶＤエピ成長装置に付随した試料冷却室にお
いて冷却した。この冷却速度はこの発明の９００℃から
７００℃の温度範囲の冷却速度よりも十分大きい。ま
た、比較例として、９００℃から７００℃の温度範囲を
５０℃／分、１００℃／分、１５０℃／分の３種類の速
度で冷却した試料も用意した。
【００２４】これらの各試料に１０００℃で１６時間の
熱処理を施し、その後欠陥選択エッチング（Ｗｒｉｇｈ
ｔＥｔｃｈｉｎｇ ５分間）を行い、光学顕微鏡により
析出物密度を測定した。なお、１０００℃の熱処理で
は、一般に新たに析出物の発生は起こらないため、この
熱処理後に顕在化する析出物はすでにこの発明の製造方
法で製造されたシリコンエピタキシャルウェーハの基板
中に含有されている析出物である。
熱処理を施し、その後欠陥選択エッチング（Ｗｒｉｇｈ
ｔＥｔｃｈｉｎｇ ５分間）を行い、光学顕微鏡により
析出物密度を測定した。なお、１０００℃の熱処理で
は、一般に新たに析出物の発生は起こらないため、この
熱処理後に顕在化する析出物はすでにこの発明の製造方
法で製造されたシリコンエピタキシャルウェーハの基板
中に含有されている析出物である。
【００２５】図２に析出物密度の測定結果を示す。これ
より、この発明の製造方法により製造されたシリコンウ
ェーハにおいては、約１０5〜１０7／ｃｍ2の密度で析
出物が発生しているのに対し、比較例のシリコンウェー
ハにおいては、析出物密度は１０3／ｃｍ2以下と非常に
低くなっていることがわかる。
より、この発明の製造方法により製造されたシリコンウ
ェーハにおいては、約１０5〜１０7／ｃｍ2の密度で析
出物が発生しているのに対し、比較例のシリコンウェー
ハにおいては、析出物密度は１０3／ｃｍ2以下と非常に
低くなっていることがわかる。
【００２６】汚染重金属のゲッタリングには、一般に約
１０5／ｃｍ2程度の析出物密度が要求されているが、図
２より、この発明の製造方法で製造されたシリコンウェ
ーハにおいては、エピタキシャル成膜後の段階、すなわ
ちデバイスプロセス投入時の段階ですでに酸素析出物が
汚染重金属のゲッタリングに十分な密度で含有されてい
ることがわかる。
１０5／ｃｍ2程度の析出物密度が要求されているが、図
２より、この発明の製造方法で製造されたシリコンウェ
ーハにおいては、エピタキシャル成膜後の段階、すなわ
ちデバイスプロセス投入時の段階ですでに酸素析出物が
汚染重金属のゲッタリングに十分な密度で含有されてい
ることがわかる。
【００２７】実施例２ 次に、図３にこの発明による他ののシリコンエピタキシ
ャルウェーハの製造方法のヒートパターンを示す。試料
の水準は上述した実施例１で用いたものと同じである。
この試料にランプ加熱方式の横型ＣＶＤエピ成長装置に
より、水素雰囲気中で１１５０℃で６０秒間ベーキング
を行った後、エピタキシャル膜成膜処理を行った。成膜
処理はトリクロロシランを原料ガスとして用い、１０５
０℃で５２秒間成膜処理を行い、約３μｍのエピタキシ
ャル膜を成膜した。
ャルウェーハの製造方法のヒートパターンを示す。試料
の水準は上述した実施例１で用いたものと同じである。
この試料にランプ加熱方式の横型ＣＶＤエピ成長装置に
より、水素雰囲気中で１１５０℃で６０秒間ベーキング
を行った後、エピタキシャル膜成膜処理を行った。成膜
処理はトリクロロシランを原料ガスとして用い、１０５
０℃で５２秒間成膜処理を行い、約３μｍのエピタキシ
ャル膜を成膜した。
【００２８】その後、７００℃まで３５０℃／分の速度
で冷却した。そして、７００℃から室温までは、横型Ｃ
ＶＤエピ成長装置に付随した試料冷却室において冷却し
た。この試料に７５０℃、８５０℃で１０分の熱処理を
行った。また、比較例として、７５０℃、８５０℃で３
分の熱処理を行った試料、６５０℃、９５０℃で１０分
の熱処理を行った試料も用意した。
で冷却した。そして、７００℃から室温までは、横型Ｃ
ＶＤエピ成長装置に付随した試料冷却室において冷却し
た。この試料に７５０℃、８５０℃で１０分の熱処理を
行った。また、比較例として、７５０℃、８５０℃で３
分の熱処理を行った試料、６５０℃、９５０℃で１０分
の熱処理を行った試料も用意した。
【００２９】これらの各試料に１０００℃で１６時間の
熱処理を施し、その後欠陥選択エッチング（Ｗｒｉｇｈ
ｔＥｔｃｈｉｎｇ ５分間）を行い、光学顕微鏡により
析出物密度を測定した。図４に析出物密度の測定結果を
示す。これより、この発明の製造方法により製造された
シリコンウェーハにおいては、約１０5〜１０7／ｃｍ2
の密度で析出物が含有されているのに対し、比較例のシ
リコンウェーハにおいては析出物密度は１０3／ｃｍ2以
下と非常に低くなっていることがわかる。すなわち、こ
の発明の製造方法で製造されたシリコンウェーハにおい
ては、エピタキシャル成膜後の段階、すなわちデバイス
プロセス投入時の段階ですでに酸素析出物が汚染重金属
のゲッタリングに十分な密度で含有されていることがわ
かる。
熱処理を施し、その後欠陥選択エッチング（Ｗｒｉｇｈ
ｔＥｔｃｈｉｎｇ ５分間）を行い、光学顕微鏡により
析出物密度を測定した。図４に析出物密度の測定結果を
示す。これより、この発明の製造方法により製造された
シリコンウェーハにおいては、約１０5〜１０7／ｃｍ2
の密度で析出物が含有されているのに対し、比較例のシ
リコンウェーハにおいては析出物密度は１０3／ｃｍ2以
下と非常に低くなっていることがわかる。すなわち、こ
の発明の製造方法で製造されたシリコンウェーハにおい
ては、エピタキシャル成膜後の段階、すなわちデバイス
プロセス投入時の段階ですでに酸素析出物が汚染重金属
のゲッタリングに十分な密度で含有されていることがわ
かる。
【００３０】
【発明の効果】この発明は、基板の比抵抗が２０ｍΩｃ
ｍ以下、酸素濃度が（１０〜１８）×１０17ａｔｏｍｓ
／ｃｍ3（ｏｌｄ ＡＳＴＭ）の半導体デバイス用シリ
コンエピタキシャルウェーハにおいて、（１）エピタキ
シャル膜の成膜後のウェーハ冷却工程で９００℃から７
００℃の温度範囲を４０℃／分以下の冷却速度で冷却し
た場合、あるいは（２）エピタキシャル膜の成膜後に室
温まで冷却し、さらに９００℃から７００℃の温度範囲
で５分以上の熱処理を施した場合、エピタキシャル膜成
膜直後、すなわちデバイスプロセス投入時の段階ですで
に酸素析出物を不純物ゲッタリングに十分な密度をもっ
て含有するエピタキシャルウェーハが製造できる。すな
わち、この発明のエピタキシャルウェーハを使用するこ
とにより、デバイスプロセスの極初期を含めてプロセス
全体を通して重金属汚染があっても、デバイスを高歩留
まりで製造可能となる。
ｍ以下、酸素濃度が（１０〜１８）×１０17ａｔｏｍｓ
／ｃｍ3（ｏｌｄ ＡＳＴＭ）の半導体デバイス用シリ
コンエピタキシャルウェーハにおいて、（１）エピタキ
シャル膜の成膜後のウェーハ冷却工程で９００℃から７
００℃の温度範囲を４０℃／分以下の冷却速度で冷却し
た場合、あるいは（２）エピタキシャル膜の成膜後に室
温まで冷却し、さらに９００℃から７００℃の温度範囲
で５分以上の熱処理を施した場合、エピタキシャル膜成
膜直後、すなわちデバイスプロセス投入時の段階ですで
に酸素析出物を不純物ゲッタリングに十分な密度をもっ
て含有するエピタキシャルウェーハが製造できる。すな
わち、この発明のエピタキシャルウェーハを使用するこ
とにより、デバイスプロセスの極初期を含めてプロセス
全体を通して重金属汚染があっても、デバイスを高歩留
まりで製造可能となる。
【図１】この発明のシリコンエピタキシャルウェーハの
製造方法を示すヒートパターン図である。
製造方法を示すヒートパターン図である。
【図２】析出物密度の測定結果を示すグラフである。
【図３】この発明の他のシリコンエピタキシャルウェー
ハの製造方法を示すヒートパターン図である。
ハの製造方法を示すヒートパターン図である。
【図４】析出物密度の測定結果を示すグラフである。
Claims (2)
- 【請求項１】 基板の比抵抗が４〜２０ｍΩｃｍ、酸素
濃度が（１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏ
ｌｄ ＡＳＴＭ）のシリコンウェーハにシリコンエピタ
キシャル膜の成膜後、ウェーハの冷却工程で９００℃か
ら７００℃の温度範囲を４０℃／分以下の冷却速度で冷
却し、１０5〜１０7／ｃｍ2オーダーの酸素析出物密度
を有したウェーハを得るシリコンエピタキシャルウェー
ハの製造方法。 - 【請求項２】 基板の比抵抗が４〜２０ｍΩｃｍ、酸素
濃度が（１０〜１８）×１０17ａｔｏｍｓ／ｃｍ3（ｏ
ｌｄ ＡＳＴＭ）のシリコンウェーハにシリコンエピタ
キシャル膜の成膜後、エピタキシャル膜の成膜後に室温
まで冷却し、さらに７００℃から９００℃の温度範囲で
５分以上３０分以下の熱処理を施し、１０5〜１０7／ｃ
ｍ2オーダーの酸素析出物密度を有したウェーハを得る
シリコンエピタキシャルウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062105A JPH11243093A (ja) | 1998-02-25 | 1998-02-25 | シリコンエピタキシャルウェーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062105A JPH11243093A (ja) | 1998-02-25 | 1998-02-25 | シリコンエピタキシャルウェーハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243093A true JPH11243093A (ja) | 1999-09-07 |
Family
ID=13190449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10062105A Pending JPH11243093A (ja) | 1998-02-25 | 1998-02-25 | シリコンエピタキシャルウェーハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243093A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076006A (ja) * | 2000-08-31 | 2002-03-15 | Mitsubishi Materials Silicon Corp | エピタキシャルウェーハを製造する方法及びその方法により製造されたエピタキシャルウェーハ |
| JP2003151984A (ja) * | 2001-11-19 | 2003-05-23 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びその製造方法 |
| US9281216B2 (en) | 2014-07-29 | 2016-03-08 | Sumco Corporation | Manufacturing method of epitaxial silicon wafer |
-
1998
- 1998-02-25 JP JP10062105A patent/JPH11243093A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076006A (ja) * | 2000-08-31 | 2002-03-15 | Mitsubishi Materials Silicon Corp | エピタキシャルウェーハを製造する方法及びその方法により製造されたエピタキシャルウェーハ |
| JP2003151984A (ja) * | 2001-11-19 | 2003-05-23 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びその製造方法 |
| WO2003044845A1 (fr) * | 2001-11-19 | 2003-05-30 | Shin-Etsu Handotai Co.,Ltd. | Tranche epitaxiale en silicium et procede de production de cette derniere |
| JP4656788B2 (ja) * | 2001-11-19 | 2011-03-23 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| US9281216B2 (en) | 2014-07-29 | 2016-03-08 | Sumco Corporation | Manufacturing method of epitaxial silicon wafer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040721 |