JPS6255697B2 - - Google Patents

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JPS6255697B2
JPS6255697B2 JP54157576A JP15757679A JPS6255697B2 JP S6255697 B2 JPS6255697 B2 JP S6255697B2 JP 54157576 A JP54157576 A JP 54157576A JP 15757679 A JP15757679 A JP 15757679A JP S6255697 B2 JPS6255697 B2 JP S6255697B2
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JP
Japan
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defects
wafer
gettering
present
defect
Prior art date
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JP54157576A
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English (en)
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JPS5680139A (en
Inventor
Kazutoshi Nagasawa
Seigo Kishino
Yoshiaki Matsushita
Katsu Kanamori
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CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
Original Assignee
CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P36/00—Gettering within semiconductor bodies
    • H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/128—Proton bombardment of silicon

Landscapes

  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関する。
一般に半導体素子（IC，LSI等の集積回路を含
む。）を製造する場合、素子の特性不良に大きな
影響を与えうるものにプロセスによつて誘起され
るいわゆるプロセス誘起欠陥や有害不純物（欠
陥）がある。これらの欠陥や不純物はライフタイ
ムを低下せしめるだけでなく、不純物拡散プロセ
スに於いて、スパイク拡散等により素子特性に重
大な悪影響を与えている。これらの欠陥発生を防
止するためや、有害不純物を除くため、種々のゲ
ツタリング方法が製造プロセスに取り入れられて
いる。例えばウエーハ裏面をサンド・プラストに
よりあらす方法、裏面へのイオン打込みによるゲ
ツタリング法、HCl酸化法また最近では、Siウエ
ーハの内部に結晶欠陥を発生させ、そこをゲツタ
リングのシンクとする方法、いわゆるイントリン
シツクゲツタリング法などが知られている。
しかしながらこれら従来のゲツタリング法は効
果と同時に製造工程上、かなり問題となりうる欠
点を有している。例えば、ウエーハ裏面をサンド
プラストによりあらす方法は、ウエーハを裏返す
ためウエーハ表面にキズがつきやすいと共に汚染
されやすい。また裏面にイオン打込みする方法も
サンドプラスト法と同様の欠点がある。さらに
HCl酸化法は、ゲツタリング工程が長いだけでな
く、ウエーハにそりを生ずるという欠点がある。
又、上記イントリンシツクゲツタリング法で
は、内部に欠陥を発生させ、表面に欠陥のない領
域（普通デヌーデイドゾーンと呼ばれる領域）を
作る。このための方法として、従来1000℃以上の
高温非酸化性雰囲気中でアニールする方法、或い
は始めにほぼ800℃以下の低温酸化性雰囲気中で
アニールした後、1000℃以上の高温非酸化性雰囲
気中でアニールする方法が報告されている。この
うち第一の方法では、内部に欠陥を発生させるた
めには、使用するウエーハが熱処理によつて結晶
中の酸素が析出しやすいウエーハでなければなら
ない。しかし、最近市販されているCZウエーハ
に於いては、酸素の含有量が多くても、酸素が析
出し難いウエーハが多い。そのためこの方法で
は、第１図に示すようにSi結晶の欠陥が発生しに
くく、ゲツタリングが行なわれ難い。
なお図に於いて、ａはシリコンウエーハの断面
図で、１は表面、２は裏面、３は内部の欠陥を示
している。又ｂは結晶の深さに対する欠陥密度を
示すグラフで、ｘ軸が深さ方向、ｙ軸が欠陥密度
を示している。
又第二の方法は始めに低温でアニールすること
により第２図ａ，ｂに示すように微小な欠陥を作
り、次に第２図ｃ，ｄに示すように内部にゲツタ
リング能力を有する欠陥、表面にデヌーデイツト
ゾーンを形成する方法である。なお第２図のａ，
ｃはシリコンウエーハの断面図、ｂ，ｄはそれぞ
れ深さに対する欠陥密度を示すグラフであり、符
号は第１図と同一の意味を示す。この第二の方法
は第一の方法の欠点である単独熱処理によりゲツ
タリング作用のある微小欠陥が発生しにくいとい
う点については効果を有している。しかしなが
ら、第２図ｄの部分４で示すように、低温アニー
ルで表面近傍に発生した微小欠陥が高温アニール
で完全に消滅しにくく、次の工程、例えば拡散等
を行なつた時大きな欠陥となつてしまう等の欠点
があつた。
本発明の目的は、従来技術の欠点に述べたよう
なシリコンウエーハの品質に依存することなく、
プロセス中に表面近傍に微小な欠陥を発生させず
に非常に清浄なデヌーデイツトゾーンを作り内部
にはゲツタリング作用を有する欠陥を発生させる
ウエーハを提供することにある。このために本発
明ではウエーハはまず950℃〜1300℃の非酸化性
雰囲気中で10分以上好しくは70時間以内アニール
し、表面近傍の酸素をアウトデイフユージヨンさ
せる。この状態を第３図ａ，ｂに示す。第３図ｂ
のｙ軸は欠陥密度及び酸素含有量を意味し、破線
の曲線は酸素含有量を示す。次に600℃〜900℃の
酸化性雰囲気中でアニールすることにより、内部
に高密度の微小な欠陥を発生させる。この状態が
第３図ｃ，ｄである。この結果このウエーハをシ
リコンの熱処理プロセスに投入すると、内部に
は、高密度の微小欠陥がゲツタリング作用を有す
る比較的大きい微小欠陥に成長し、表面近傍で
は、酸素濃度が低いため、積層欠陥等の微小欠陥
は発生しない。この簡単かつ有効なるゲツタリン
グ方法を用いることにより、プロセス誘起欠陥を
減少させるばかりでなく、イオン打込み誘起積層
欠陥の発生を抑制する。また、プロセス中に混入
する有害不純物もゲツタリングする。その結果ラ
イフタイムその他の電気的特性を改良することに
より、素子の電気的諸特性の改良および歩留りの
向上を計ることにある。
本発明に於いて最初の熱処理は950℃〜1300℃
で行うが、950℃以下では表面からの酸素のアウ
トデイフユージヨンが少なくなり、欠陥ができに
くくなり、本発明の効果が少なくなる。一方1300
℃以上になると冷却過程の影響が大きくなり、安
定な特性を得るのが困難になる。
又第２の熱処理は600℃〜900℃で行うが、600
℃以下では形成される核の大きさが小さくなり、
その後素子形成のための高温の熱処理により、こ
の核が消滅してしまい、本発明の効果が出ない。
又900℃以上になると、欠陥数が減少し、ある
程度大きな核でないと育たないようになり、本発
明の効果が少なくなる。
以下実施例を詳細に述べる。
（1.0.0.）CZシリコン単結晶ウエーハ（厚さ
400μｍ）を用い、まず1050℃窒素雰囲気中に於
いて４時間処理を行なつた。次に650℃酸素雰囲
気中に於いて64時間熱処理を行なつて本発明のウ
エーハを作成した。次にこのウエーハに熱処理に
よつて結晶表面に最も欠陥を発生しやすい条件、
即ちイオン打込み（B+3×1014cm-275KeV）をウ
エーハ表面に行なつた。その後1050℃４時間の非
酸化性雰囲気で熱処理を施した後、1100℃酸素雰
囲気中で４時間の熱酸化処理を施し、その後表面
に発生する欠陥を次のように調べた。
即ち、上記の処理を施した試料について、エツ
チング法により表面および内部に発生する欠陥の
顕微鏡観察をした。
従来の方法によるウエーハの試料では、イオン
打込み領域に高密度の積層欠陥が発生しているが
本発明の方法によるウエーハの場合はイオン打込
み領域に欠陥の発生は殆んど観察されなかつた。
さらに上記の試料の深さ方向の欠陥分布を観察す
るため、ウエーハを壁開し、エツチング後欠陥観
察をしたところ、従来の方法による試料では内部
欠陥はそれ程多くないが本発明の方法によるウエ
ーハでは、表面近傍に欠陥のないデヌーデイツド
ゾーンが観察され内部に高密度の欠陥が発生して
いる。この実験事実より従来方法の試料では、イ
オン打込みにより生じた損傷、不純物等を核とし
て次の熱酸化処理で表面に欠陥が発生するが本発
明のウエーハでは表面近傍の酸素濃度が低いこと
と、内部欠陥のゲツタリング作用のため、熱酸化
を施しても表面に欠陥は発生しない。以上のよう
に本発明によるウエーハを用いることにより、半
導体製造プロセスで最も欠陥を発生しやすいイオ
ン打込み誘起欠陥の低減にも大きな効果があると
同時にウエーハ中の又はプロセス中にウエーハ内
に混入する重金属をもゲツタリングすることが期
待される。上記のゲツタリングプロセスを経たウ
エーハのライフタイムを測定したところ、通常の
ものに比較して、数倍にその値が向上した。
本発明のウエーハを使うことにより、上記に述
べたような、イオン打込み熱酸化処理等の欠陥を
発生しやすい工程においても欠陥密度を大幅に低
減できる。また重金属をもゲツタリングすること
ができる。従つてリーク電流の低減、ライフタイ
ムの向上、逆耐圧の向上、直流電流増巾率の改良
等の素子の電気的諸特性の向上およびその製造歩
留りの著しい向上が期待される。
【図面の簡単な説明】
第１図及び第２図は従来のイントリンシツクゲ
ツタリング法によるウエーハの断面図及びウエー
ハ深さ方向の欠陥分布を示し、第３図は本発明の
方法により処理されたウエーハの断面図及びウエ
ーハ深さ方向の欠陥分布を示す。 図に於いて、１は結晶の表面、２は裏面、３は
欠陥、４は表面に欠陥の残つている部分を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 950℃〜1300℃の非酸化性雰囲気中で10分以
    上の熱処理をした後、600℃〜900℃の酸化性雰囲
    気中で１時間以上熱処理をシリコンウエーハに施
    すことを特徴とする半導体装置の製造方法。
JP15757679A 1979-12-05 1979-12-05 Manufacture of semiconductor device Granted JPS5680139A (en)

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JP15757679A JPS5680139A (en) 1979-12-05 1979-12-05 Manufacture of semiconductor device
DE8080304373T DE3068562D1 (en) 1979-12-05 1980-12-04 Method of manufacturing a silicon wafer with interior microdefects capable of gettering
EP80304373A EP0030457B1 (en) 1979-12-05 1980-12-04 Method of manufacturing a silicon wafer with interior microdefects capable of gettering
US06/213,400 US4376657A (en) 1979-12-05 1980-12-05 Method of making fault-free surface zone in semiconductor devices by step-wise heat treating

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