JP3011982B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、ウェーハの
初期酸素濃度（以下、初期Oiという）、熱処理工程にお
けるウェーハの反り量、及び内部欠陥密度（以下、BMD
密度という）の三者の関係を利用して、素子製造工程中
に受ける熱処理によるウェーハの反り量を最小限に留
め、かつ、ゲッタリング能力に必要とされるBMD密度を
確保して、素子歩留を向上させる技術を提供する。
初期酸素濃度（以下、初期Oiという）、熱処理工程にお
けるウェーハの反り量、及び内部欠陥密度（以下、BMD
密度という）の三者の関係を利用して、素子製造工程中
に受ける熱処理によるウェーハの反り量を最小限に留
め、かつ、ゲッタリング能力に必要とされるBMD密度を
確保して、素子歩留を向上させる技術を提供する。
［従来の技術］ シリコン単結晶を基板として用いた半導体素子製造に
おいて、その歩留り向上のために、従来から、各種ゲッ
タリング方法が開発されて用いられている。
おいて、その歩留り向上のために、従来から、各種ゲッ
タリング方法が開発されて用いられている。
とくに、CZシリコン単結晶中に含まれた過飽和の酸素
に起因して、熱処理工程でウェーハ内に発生する内部欠
陥を、ゲッタリングサイトとして利用する、いわゆる、
イントリンシックゲッタリング（以下、IGという）は、
クリーンなゲッタリング方法として、一般に良く用いら
れている。IG能力は、BMD密度と密接な関係があり、ま
た、それぞれの素子の種類によって、それに応じたIG能
力が要求される。つまり、それぞれの素子の種類ごと
に、ウェーハに最適なBMD密度が要求される。
に起因して、熱処理工程でウェーハ内に発生する内部欠
陥を、ゲッタリングサイトとして利用する、いわゆる、
イントリンシックゲッタリング（以下、IGという）は、
クリーンなゲッタリング方法として、一般に良く用いら
れている。IG能力は、BMD密度と密接な関係があり、ま
た、それぞれの素子の種類によって、それに応じたIG能
力が要求される。つまり、それぞれの素子の種類ごと
に、ウェーハに最適なBMD密度が要求される。
一方、通常良く使用されるCZシリコン単結晶ウェーハ
の初期Oiは、12×1017〜18×1017atoms/ccであり、最適
な、BMD密度を得るために、それぞれの基板ウェーハの
初期Oiに応じて、600〜900℃で酸素析出核発生のための
前熱処理を施している。
の初期Oiは、12×1017〜18×1017atoms/ccであり、最適
な、BMD密度を得るために、それぞれの基板ウェーハの
初期Oiに応じて、600〜900℃で酸素析出核発生のための
前熱処理を施している。
なお、前記BMD密度とはシリコン中の微小欠陥の総称
であり、その測定手段は周知の如く、シリコンウエハの
断面を、選択エツチング液（酢酸：弗酸：硝酸：クロム
酸混合溶液）で、約２μエツチングして、このエツチン
グ面を光学顕微鏡（通常400倍）で観察し、カウントし
た欠陥数を単位面積当り（ケ/cm2）に換算する。
であり、その測定手段は周知の如く、シリコンウエハの
断面を、選択エツチング液（酢酸：弗酸：硝酸：クロム
酸混合溶液）で、約２μエツチングして、このエツチン
グ面を光学顕微鏡（通常400倍）で観察し、カウントし
た欠陥数を単位面積当り（ケ/cm2）に換算する。
［発明が解決しようとする課題］ ゲッタリング能力より決められたBMD密度を、半導体
素子製造工程の熱処理にて、その内部に発生させること
ができるウェーハにおいては、しばしば、熱処理炉への
挿入・引出しに伴うウエーハ面内の温度勾配により、熱
応力が生じ、内部欠陥より転位が発生・増殖し、ウェー
ハは少なからず変形して、反ったり、欠陥の連なったス
リップを発生させるようになる。スリップを生じた部分
は、素子特性を悪化させる。また、ウェーハの反りも、
マスク合せなどの微細な工程でのパターンずれを惹起
し、いずれも、素子歩留りを低下させる。
素子製造工程の熱処理にて、その内部に発生させること
ができるウェーハにおいては、しばしば、熱処理炉への
挿入・引出しに伴うウエーハ面内の温度勾配により、熱
応力が生じ、内部欠陥より転位が発生・増殖し、ウェー
ハは少なからず変形して、反ったり、欠陥の連なったス
リップを発生させるようになる。スリップを生じた部分
は、素子特性を悪化させる。また、ウェーハの反りも、
マスク合せなどの微細な工程でのパターンずれを惹起
し、いずれも、素子歩留りを低下させる。
［課題を解決するための手段］ 本発明は、以上のような問題点を解決すべくなされた
もので、半導体装置製造に当たり、素子歩留まり及びゲ
ッタリング能力より要請されて、素材となる単結晶シリ
コンウェーハに対し、素子製造工程におけるウェーハの
反り限界値（ａ）と、内部欠陥密度（ｂ）とを一定範囲
に特定したとき、a,b両者を同時に満足する領域に交差
する初期酸素濃度の上限値（ｘ）と下限値（ｙ）とを求
め、一方、同様に予め求めた前熱処理時間毎の、ウェー
ハ中の初期酸素濃度と、内部欠陥密度との関係におい
て、前記初期酸素濃度の上限値（ｘ）と下限値（ｙ）間
の一定範囲（ｃ）と前記内部欠陥密度範囲（ｂ）とを同
時に満足する領域に交差する熱処理時間で、前記上限値
（ｘ）と下限値（ｙ）の範囲内にある初期酸素濃度を有
するシリコンウェーハの前熱処理を施すことを特徴とし
ている。
もので、半導体装置製造に当たり、素子歩留まり及びゲ
ッタリング能力より要請されて、素材となる単結晶シリ
コンウェーハに対し、素子製造工程におけるウェーハの
反り限界値（ａ）と、内部欠陥密度（ｂ）とを一定範囲
に特定したとき、a,b両者を同時に満足する領域に交差
する初期酸素濃度の上限値（ｘ）と下限値（ｙ）とを求
め、一方、同様に予め求めた前熱処理時間毎の、ウェー
ハ中の初期酸素濃度と、内部欠陥密度との関係におい
て、前記初期酸素濃度の上限値（ｘ）と下限値（ｙ）間
の一定範囲（ｃ）と前記内部欠陥密度範囲（ｂ）とを同
時に満足する領域に交差する熱処理時間で、前記上限値
（ｘ）と下限値（ｙ）の範囲内にある初期酸素濃度を有
するシリコンウェーハの前熱処理を施すことを特徴とし
ている。
また、前記BMD密度の測定には、赤外線レーザを用い
た光散乱トモグラフ法を用いると、その判定が明瞭にな
る。
た光散乱トモグラフ法を用いると、その判定が明瞭にな
る。
［作用］ 従来から、BMD密度と、ウェーハの反り量との関係
は、第１図（「ウォーペッジ オブ チョクラルスキー
−グロウン シリコン ウェーハス アズアフェクティ
ッド バイ オキシジェン プレシピテーション」：ジ
ャパニーズ ジャーナル オブ アプライド フィジッ
クス24巻,No7,7月号,1985,818頁」（「Warpage ofCzoch
ralski−Grown Silicon Wafers as Affected by Oxygen
Precipition」:Japanese Journal of Applied Physics
Vol.24,No7,July,1985,P.818）に示したように、前者
の増加にともない、後者も大きくなることが知られてい
る。
は、第１図（「ウォーペッジ オブ チョクラルスキー
−グロウン シリコン ウェーハス アズアフェクティ
ッド バイ オキシジェン プレシピテーション」：ジ
ャパニーズ ジャーナル オブ アプライド フィジッ
クス24巻,No7,7月号,1985,818頁」（「Warpage ofCzoch
ralski−Grown Silicon Wafers as Affected by Oxygen
Precipition」:Japanese Journal of Applied Physics
Vol.24,No7,July,1985,P.818）に示したように、前者
の増加にともない、後者も大きくなることが知られてい
る。
本発明者は、この関係をさらに詳しく調査したとこ
ろ、同一BMD密度であっても、ウェーハ内の初期Oiの違
いにより、シミュレーション熱処理後のウェーハの反り
量に差が生じることを見出した。この様子を第２図に示
す。また、第３図は、横軸に酸素析出量をとって表現し
たものである。すなわち、同一BMD密度あるいは、同一
酸素析出量であっても、ウェーハ中の初期Oiの低い方
が、シミュレーション熱処理後のウェーハの反り量は小
さい。なお、ここでいう、シミュレーション熱処理と
は、第４図に示した熱処理工程をいう。この熱処理は、
従来より素子製造工程をシミュレートするシミュレーシ
ョン熱処理として、当業界で最もよく採用されているも
のである。
ろ、同一BMD密度であっても、ウェーハ内の初期Oiの違
いにより、シミュレーション熱処理後のウェーハの反り
量に差が生じることを見出した。この様子を第２図に示
す。また、第３図は、横軸に酸素析出量をとって表現し
たものである。すなわち、同一BMD密度あるいは、同一
酸素析出量であっても、ウェーハ中の初期Oiの低い方
が、シミュレーション熱処理後のウェーハの反り量は小
さい。なお、ここでいう、シミュレーション熱処理と
は、第４図に示した熱処理工程をいう。この熱処理は、
従来より素子製造工程をシミュレートするシミュレーシ
ョン熱処理として、当業界で最もよく採用されているも
のである。
ところで、前記のように、同一BMD密度であっても、
ウェーハ中の初期Oiの低い方が、シミュレーション熱処
理後のウェーハの反り量は小さくなるのであるから、反
りを極力抑えるためには、できるだけ初期Oiの低いウェ
ーハを選んで、製造に供すれば良い、ということにな
る。が実際は、低すぎる初期Oiのものは、シミュレーシ
ョン熱処理に先立って行なう、前熱処理の時間を、極め
て長くとらなければならなくなり、生産性の面から自ず
と下限がある。逆に、高すぎる初期Oiのものは、短時間
の熱処理でBMD密度は確保できても、ウェーハの反りが
大きくなったり、ウェーハ自身の脆化等が起きたりし
て、これも、適当な上限がある。
ウェーハ中の初期Oiの低い方が、シミュレーション熱処
理後のウェーハの反り量は小さくなるのであるから、反
りを極力抑えるためには、できるだけ初期Oiの低いウェ
ーハを選んで、製造に供すれば良い、ということにな
る。が実際は、低すぎる初期Oiのものは、シミュレーシ
ョン熱処理に先立って行なう、前熱処理の時間を、極め
て長くとらなければならなくなり、生産性の面から自ず
と下限がある。逆に、高すぎる初期Oiのものは、短時間
の熱処理でBMD密度は確保できても、ウェーハの反りが
大きくなったり、ウェーハ自身の脆化等が起きたりし
て、これも、適当な上限がある。
そこでいま、第一段階で、指標となるシミュレーショ
ン熱処理あるいはプロセスでの熱処理におけるウェーハ
の反り量とBMD密度とを、素子歩留りやゲッタリング能
力から要請されて、或る所望の範囲に特定すると、この
範囲を満足すべき、初期Oiの範囲が限られてくる。
ン熱処理あるいはプロセスでの熱処理におけるウェーハ
の反り量とBMD密度とを、素子歩留りやゲッタリング能
力から要請されて、或る所望の範囲に特定すると、この
範囲を満足すべき、初期Oiの範囲が限られてくる。
次に、第二段階で、前熱処理時間毎に予め求めた、初
期OiとBMD密度との関係から、第一段階で限定された初
期Oiの範囲と、前記所望のBMD密度範囲とを同時に満足
させるときの前熱処理時間を求めれば、この求めた処理
時間が、所望のBMD密度の確保と、反り量を所望の範囲
以下に納めるための、前熱処理条件になるのである。
期OiとBMD密度との関係から、第一段階で限定された初
期Oiの範囲と、前記所望のBMD密度範囲とを同時に満足
させるときの前熱処理時間を求めれば、この求めた処理
時間が、所望のBMD密度の確保と、反り量を所望の範囲
以下に納めるための、前熱処理条件になるのである。
したがって、本発明の特徴は、第一段階で選んだ、初
期Oi範囲にあるウェーハに対し、第二段階で求めた時間
の前熱処理を施すことである。
期Oi範囲にあるウェーハに対し、第二段階で求めた時間
の前熱処理を施すことである。
［実施例１］ 初期Oiが、3.5×1017〜17.5×1017atoms/cc、直径φ
５″、結晶軸〈100〉、導電型Ｐ型、抵抗率２〜６Ω・c
mの、CZシリコン鏡面ウェーハを、初期Oiに分けて、そ
れぞれ650℃で、0.5〜78時間の前熱処理を行なった。
５″、結晶軸〈100〉、導電型Ｐ型、抵抗率２〜６Ω・c
mの、CZシリコン鏡面ウェーハを、初期Oiに分けて、そ
れぞれ650℃で、0.5〜78時間の前熱処理を行なった。
つづいて、第４図に示すDRAM製造工程を想定した熱処
理（以下、Ｃ−MOSシミュレーションという）を施し、
熱応力によって発生する、ウェーハの反り量とウェーハ
中のBMD密度及び酸素析出量との関係を求めた。その結
果は、前記第２図及び第３図に示したとおりである。
理（以下、Ｃ−MOSシミュレーションという）を施し、
熱応力によって発生する、ウェーハの反り量とウェーハ
中のBMD密度及び酸素析出量との関係を求めた。その結
果は、前記第２図及び第３図に示したとおりである。
本実施例から、初期Oiが異なれば、熱処理後のBMD密
度が同一でも、ウェーハの反り量に差があることが分か
る。すなわち、初期Oiが低い方が、反り量は小さい。
度が同一でも、ウェーハの反り量に差があることが分か
る。すなわち、初期Oiが低い方が、反り量は小さい。
なお、第５図は、横軸に初期Oi、縦軸にBMD密度をと
り、650℃にける前熱処理時間毎にその関係をグラフ化
したものである。
り、650℃にける前熱処理時間毎にその関係をグラフ化
したものである。
［実施例２］ 通常、たとえばDRAMの製造に供されるシリコンウェー
ハ内のBMD密度範囲は、概ね、１×106〜２×106ケ/cm2
にある。
ハ内のBMD密度範囲は、概ね、１×106〜２×106ケ/cm2
にある。
ここで、実施例１の第２図に示した関係から、BMD密
度範囲が、前記の１×106〜２×106ケ/cm2にあって、か
つ、反り量に、たとえば、50μｍ以下が要求されている
場合、図の縦軸と横軸に囲まれた範囲（第２図中斜線部
分）を満足し得るのは、初期Oiが、17×1017atoms/cc以
下のウェーハに限られることが明らかになる。また、少
なくとも、10×1017atoms/cc以上の初期Oiが必要である
ことも分かる。即ち、CZ単結晶は、通常の引上げを行な
うと、酸素濃度10×1017atoms/cc以上になるのが普通で
あること、及び第５図から分かるように、同じBMD密度
を得る場合、初期酸素濃度が低過ぎると、前熱処理時間
がかかり過ぎ、実用的でないことの、２つの理由によ
り、10×1017atoms/cc以上を必要条件とした。そこで、
初期Oiが、この17×1017atoms/cc以下、10×1017atoms/
cc以上の、たとえば、15.5×1017atoms/ccのウェーハを
選んだとき、上記斜線部分に交差するところを、横軸で
見れば、反り量50μｍ以下になるには、BMD密度範囲と
して、前記１×106〜２×106ケ/cm2のうち、特に１×10
6〜1.3×106ケ/cm2に限定されることが明らかになる。
度範囲が、前記の１×106〜２×106ケ/cm2にあって、か
つ、反り量に、たとえば、50μｍ以下が要求されている
場合、図の縦軸と横軸に囲まれた範囲（第２図中斜線部
分）を満足し得るのは、初期Oiが、17×1017atoms/cc以
下のウェーハに限られることが明らかになる。また、少
なくとも、10×1017atoms/cc以上の初期Oiが必要である
ことも分かる。即ち、CZ単結晶は、通常の引上げを行な
うと、酸素濃度10×1017atoms/cc以上になるのが普通で
あること、及び第５図から分かるように、同じBMD密度
を得る場合、初期酸素濃度が低過ぎると、前熱処理時間
がかかり過ぎ、実用的でないことの、２つの理由によ
り、10×1017atoms/cc以上を必要条件とした。そこで、
初期Oiが、この17×1017atoms/cc以下、10×1017atoms/
cc以上の、たとえば、15.5×1017atoms/ccのウェーハを
選んだとき、上記斜線部分に交差するところを、横軸で
見れば、反り量50μｍ以下になるには、BMD密度範囲と
して、前記１×106〜２×106ケ/cm2のうち、特に１×10
6〜1.3×106ケ/cm2に限定されることが明らかになる。
次に、第５図を用い、このBMD密度範囲１×106〜1.3
×106ケ/cm2て区切られた、上記初期Oi15.5×1017atoms
/ccの線に交差する曲線から、所望のBMD密度を確保する
ためには、前記15.5×1017atoms/ccなる初期Oiのウェー
ハには、650℃における前熱処理時間として、135分乃至
175分を採用すれば良いことが明らかとなる。
×106ケ/cm2て区切られた、上記初期Oi15.5×1017atoms
/ccの線に交差する曲線から、所望のBMD密度を確保する
ためには、前記15.5×1017atoms/ccなる初期Oiのウェー
ハには、650℃における前熱処理時間として、135分乃至
175分を採用すれば良いことが明らかとなる。
［実施例３］ 初期Oiが、16×1017atoms/cc以下、12×1017atoms/cc
以上のCZシリコンウェーハ（直径φ５″，結晶軸〈10
0〉，導電型Ｐ型，抵抗率２〜６Ω・cm）25枚に対し、
初期Oi毎に、実施例２の手法により求めた、650℃にお
けるそれぞれの時間で、前熱処理を施し、これにＤ−RA
M素子を形成して、206個／枚の素子について歩留りを観
た。
以上のCZシリコンウェーハ（直径φ５″，結晶軸〈10
0〉，導電型Ｐ型，抵抗率２〜６Ω・cm）25枚に対し、
初期Oi毎に、実施例２の手法により求めた、650℃にお
けるそれぞれの時間で、前熱処理を施し、これにＤ−RA
M素子を形成して、206個／枚の素子について歩留りを観
た。
その結果、良品素子は、25枚平均で187個で、歩留り
は、90％以上であった。
は、90％以上であった。
またウェーハの反り量は、全て50μｍ以下であり、BM
D密度は、１×106〜２×106ケ/cm2の範囲におさまっ
た。すなわち、第２図でいえば、その関係は、斜線範囲
内におさまるものであった。
D密度は、１×106〜２×106ケ/cm2の範囲におさまっ
た。すなわち、第２図でいえば、その関係は、斜線範囲
内におさまるものであった。
［比較例１］ 初期Oiが、16×1017atoms/cc以下、12×1017atoms/cc
以上の、直径φ５″、結晶軸〈100〉、導電型Ｐ型、抵
抗率２〜６Ω・cmの、CZシリコン鏡面ウェーハに対し、
BMD密度のみが、１×106〜２×106ケ/cm2の範囲入るよ
うに、650℃において、適宜前熱処理を施し、これにDRA
M素子を形成して、206個／枚の素子について歩留りを観
た。
以上の、直径φ５″、結晶軸〈100〉、導電型Ｐ型、抵
抗率２〜６Ω・cmの、CZシリコン鏡面ウェーハに対し、
BMD密度のみが、１×106〜２×106ケ/cm2の範囲入るよ
うに、650℃において、適宜前熱処理を施し、これにDRA
M素子を形成して、206個／枚の素子について歩留りを観
た。
その結果、良品素子は、25枚平均で132個であり、歩
留りは64％であった。
留りは64％であった。
BMD密度は、１×106〜２×106ケ/cm2の範囲におさま
ったが、ウェーハの反り量は、その半数近くが、50μｍ
以上であった。
ったが、ウェーハの反り量は、その半数近くが、50μｍ
以上であった。
［比較例２］ 初期Oiが、17×1017atoms/cc以上の、直径φ５″、結
晶軸〈100〉、導電型Ｐ型、抵抗率２〜６Ω・cmの、CZ
シリコン鏡面ウェーハに対し、BMD密度のみが、１×106
〜２×106ケ/cm2の範囲入るように、650℃において、適
宜前熱処理を施し、これにDRAM素子を形成して、206個
／枚の素子について歩留りを観た。
晶軸〈100〉、導電型Ｐ型、抵抗率２〜６Ω・cmの、CZ
シリコン鏡面ウェーハに対し、BMD密度のみが、１×106
〜２×106ケ/cm2の範囲入るように、650℃において、適
宜前熱処理を施し、これにDRAM素子を形成して、206個
／枚の素子について歩留りを観た。
その結果、良品素子は、25枚平均で21個であり、歩留
りは10％であった。
りは10％であった。
BMD密度は、１×106〜２×106ケ/cm2の範囲におさま
ったが、ウェーハの反り量は、その全数近くが、50μｍ
以上であった。
ったが、ウェーハの反り量は、その全数近くが、50μｍ
以上であった。
［比較例３］ 初期Oiが、12×1017atoms/cc以下の直径φ５″、結晶
軸〈100〉、導電型Ｐ型、抵抗率２〜６Ω・cmの、CZシ
リコン鏡面ウェーハに対し、BMD密度のみが、１×106〜
２×106ケ/cm2の範囲入るように、650℃において、適宜
前熱処理を施すことを試みたが、極めて長時間を要し、
生産性の上から、実用に供し難いことが判明した。
軸〈100〉、導電型Ｐ型、抵抗率２〜６Ω・cmの、CZシ
リコン鏡面ウェーハに対し、BMD密度のみが、１×106〜
２×106ケ/cm2の範囲入るように、650℃において、適宜
前熱処理を施すことを試みたが、極めて長時間を要し、
生産性の上から、実用に供し難いことが判明した。
なお、本発明の各実施例及び、比較例におけるウェー
ハ内のBMD密度の計測に当っては、赤外線レーザによる
光散乱トモグラフ法を用いたが、エッチング法によって
も構わない。
ハ内のBMD密度の計測に当っては、赤外線レーザによる
光散乱トモグラフ法を用いたが、エッチング法によって
も構わない。
前記各実施例は、本発明をDRAM素子製造の際に適用し
たものであるが、SRAM素子では、適正なBMD密度は２×1
06〜５×106ケ/cm2で、清浄度の高い工程ならば、１×1
04〜５×104ケ/cm2にあることが分かった。すなわち、
それぞれの素子の種類や製造工程の清浄度によって、ウ
ェーハには、最適なBMD密度が要求される。実施例で用
いた第２図は、DRAMを想定した。Ｃ−MOSシミュレーシ
ョンでのウェーハのBMD密度と、反り量の関係を表した
ものであるが、SRAM、マスクROMあるいはバイポーラ等
の素子ごとに、適正なシミュレーションを適宜採用する
ことにより、BMD密度と反り量の関係を、容易に求める
ことができる。
たものであるが、SRAM素子では、適正なBMD密度は２×1
06〜５×106ケ/cm2で、清浄度の高い工程ならば、１×1
04〜５×104ケ/cm2にあることが分かった。すなわち、
それぞれの素子の種類や製造工程の清浄度によって、ウ
ェーハには、最適なBMD密度が要求される。実施例で用
いた第２図は、DRAMを想定した。Ｃ−MOSシミュレーシ
ョンでのウェーハのBMD密度と、反り量の関係を表した
ものであるが、SRAM、マスクROMあるいはバイポーラ等
の素子ごとに、適正なシミュレーションを適宜採用する
ことにより、BMD密度と反り量の関係を、容易に求める
ことができる。
BMD密度と反り量との関係は、各素子製造の熱処理条
件や、素子製造に用いられるウェーハの種類により多少
異なるが、初期Oi依存性は、いずれのシミュレーション
でも、同様であった。
件や、素子製造に用いられるウェーハの種類により多少
異なるが、初期Oi依存性は、いずれのシミュレーション
でも、同様であった。
［発明の効果］ ゲッタリング能力から要請される、ある一定のBMD密
度を確保するためには、ウェーハ内の初期Oi、前熱処理
条件の組合せで、適宜選択は可能であるが、本発明によ
る方法を用いれば、ウェーハの反り量を最も低く抑え
て、かつ、所望のゲッタリング能力を発揮するために必
要なBMD密度を確保するための、前記諸条件の組合せ
を、試行錯誤によることなく、短時間に、効率的に選び
出すことができる。
度を確保するためには、ウェーハ内の初期Oi、前熱処理
条件の組合せで、適宜選択は可能であるが、本発明によ
る方法を用いれば、ウェーハの反り量を最も低く抑え
て、かつ、所望のゲッタリング能力を発揮するために必
要なBMD密度を確保するための、前記諸条件の組合せ
を、試行錯誤によることなく、短時間に、効率的に選び
出すことができる。
本発明では、反りの発生に相関をもつウェーハ内の初
期Oiを指標として、ウェーハを選び、最終的に、素子製
造の前熱処理時間を定めるので、実施例からも明らかな
ように、従来法に較べ、歩留りが向上し、生産性に寄与
する。
期Oiを指標として、ウェーハを選び、最終的に、素子製
造の前熱処理時間を定めるので、実施例からも明らかな
ように、従来法に較べ、歩留りが向上し、生産性に寄与
する。
本発明では、ウェーハの反りについて記載したが、反
りによって生じてくる欠陥の連なりであるスリップにつ
いても同様にして対応することができる。
りによって生じてくる欠陥の連なりであるスリップにつ
いても同様にして対応することができる。
また、本発明では、前熱処理温度を一定として、前熱
処理時間を定めたが、前熱処理温度が変わっても、それ
に応じて同様の操作で、最適の処理時間を定めることが
できる。
処理時間を定めたが、前熱処理温度が変わっても、それ
に応じて同様の操作で、最適の処理時間を定めることが
できる。
さらに、酸素析出核形成のための前熱処理の前に、酸
素の外方向拡散のための高温（通常1100℃以上）熱処理
を加えたウェーハにおいても、本発明は適用することが
でき、試行錯誤によることなく、最適の前熱処理条件を
設定することができる。それは、第６図に示したよう
に、酸素析出核形成のための前熱処理の前に、高温度の
熱処理工程が入っても、入らなくても、同一の初期Oiの
ものであれば、反り量と酸素析出量との関係には差が生
じないこが、Ｃ−MOSシミュレーションで確認されたか
らである。
素の外方向拡散のための高温（通常1100℃以上）熱処理
を加えたウェーハにおいても、本発明は適用することが
でき、試行錯誤によることなく、最適の前熱処理条件を
設定することができる。それは、第６図に示したよう
に、酸素析出核形成のための前熱処理の前に、高温度の
熱処理工程が入っても、入らなくても、同一の初期Oiの
ものであれば、反り量と酸素析出量との関係には差が生
じないこが、Ｃ−MOSシミュレーションで確認されたか
らである。
第１図は、ウェーハ内のBMD密度とウェーハの反り量と
の関係を示す図。 第２図は、初期Oi毎に、ウェーハ内のBMD密度とウェー
ハの反り量との関係を求めた図。 第３図は、初期Oi毎に、ウェーハ内のBMD密度と析出酸
素量との関係を求めた図。 第４図は、シミュレーション熱処理を表す図。 第５図は、前熱処理時間毎に、ウェーハ内の初期OiとBM
D密度との関係を求めた図。 第６図は、ウェーハの反り量と析出酸素量との関係を示
す図。
の関係を示す図。 第２図は、初期Oi毎に、ウェーハ内のBMD密度とウェー
ハの反り量との関係を求めた図。 第３図は、初期Oi毎に、ウェーハ内のBMD密度と析出酸
素量との関係を求めた図。 第４図は、シミュレーション熱処理を表す図。 第５図は、前熱処理時間毎に、ウェーハ内の初期OiとBM
D密度との関係を求めた図。 第６図は、ウェーハの反り量と析出酸素量との関係を示
す図。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−208830（ＪＰ，Ａ) 特開 昭60−249336（ＪＰ，Ａ) 特開 昭58−197716（ＪＰ，Ａ) 特開 平１−202828（ＪＰ，Ａ) 特開 昭58−159334（ＪＰ，Ａ) 「超 ＬＳＩ プロセスデータハンド ブック」（昭和57年４月15日，株式会社 サイエンスフォーラム発行）第91〜121 頁 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322 - 21/324 H01L 21/02
Claims (1)
- 【請求項１】半導体装置製造に当たり、素子歩留まり及
びゲッタリング能力より要請されて、素材となる単結晶
シリコンウェーハに対し、素子製造工程におけるウェー
ハの反り限界値（ａ）と、内部欠陥密度（ｂ）とを一定
範囲に特定したとき、a,b両者を同時に満足する領域に
交差する初期酸素濃度の上限値（ｘ）と下限値（ｙ）と
を求め、一方、同様に予め求めた前熱処理時間毎の、ウ
ェーハ中の初期酸素濃度と、内部欠陥密度との関係にお
いて、前記初期酸素濃度の上限値（ｘ）と下限値（ｙ）
間の一定範囲（ｃ）と前記内部欠陥密度範囲（ｂ）とを
同時に満足する領域に交差する熱処理時間で、前記上限
値（ｘ）と下限値（ｙ）の範囲内にある初期酸素濃度を
有するシリコンウェーハの前熱処理を施すことを特徴と
する半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242558A JP3011982B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
| US08/030,251 US5506154A (en) | 1990-09-14 | 1991-09-11 | Process for preheat treatment of semiconductor wafers |
| DE69125498T DE69125498T2 (de) | 1990-09-14 | 1991-09-11 | Halbleiterverrichtungsherstellungsverfahren |
| EP91915960A EP0552366B1 (en) | 1990-09-14 | 1991-09-11 | Semiconductor device manufacturing process |
| PCT/JP1991/001205 WO1992005578A1 (en) | 1990-09-14 | 1991-09-11 | Semiconductor device manufacturing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242558A JP3011982B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04123435A JPH04123435A (ja) | 1992-04-23 |
| JP3011982B2 true JP3011982B2 (ja) | 2000-02-21 |
Family
ID=17090883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242558A Expired - Lifetime JP3011982B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5506154A (ja) |
| EP (1) | EP0552366B1 (ja) |
| JP (1) | JP3011982B2 (ja) |
| DE (1) | DE69125498T2 (ja) |
| WO (1) | WO1992005578A1 (ja) |
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| JP4667030B2 (ja) * | 2004-12-10 | 2011-04-06 | キヤノン株式会社 | 固体撮像装置用の半導体基板とその製造方法 |
| JP2007287860A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| US8494817B1 (en) * | 2006-11-30 | 2013-07-23 | Pdf Solutions, Inc. | Methods for yield variability benchmarking, assessment, quantification, and localization |
| EP2611952B1 (en) | 2010-09-03 | 2021-12-29 | GTAT IP Holding LLC | Method of preparing a silicon single crystal doped with gallium, indium or aluminum |
| JP2015008314A (ja) * | 2014-08-14 | 2015-01-15 | 株式会社Sumco | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
| DE102018203945B4 (de) | 2018-03-15 | 2023-08-10 | Siltronic Ag | Verfahren zur Herstellung von Halbleiterscheiben |
| CN114717643A (zh) * | 2022-03-02 | 2022-07-08 | 扬州方通电子材料科技有限公司 | 一种超大尺寸半导体单晶硅棒生长方法及单晶硅棒 |
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|---|---|---|---|---|
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| JPS5680139A (en) * | 1979-12-05 | 1981-07-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57197827A (en) * | 1981-05-29 | 1982-12-04 | Hitachi Ltd | Semiconductor substrate |
| JPS58159334A (ja) * | 1982-03-17 | 1983-09-21 | Toshiba Corp | 半導体ウエハの処理方法 |
| JPS59127232A (ja) * | 1983-01-11 | 1984-07-23 | Seiko Epson Corp | 磁気記録媒体 |
| JPS60249336A (ja) * | 1984-05-24 | 1985-12-10 | Komatsu Denshi Kinzoku Kk | 半導体シリコン基板の処理方法 |
| EP0165364B1 (fr) * | 1984-06-20 | 1988-09-07 | International Business Machines Corporation | Procédé de standardisation et de stabilisation de tranches semiconductrices |
| JPS618930A (ja) * | 1984-06-20 | 1986-01-16 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 半導体ウエーハの標準化処理方法 |
| JPS6276714A (ja) * | 1985-09-30 | 1987-04-08 | Mitsubishi Metal Corp | シリコンウエハ |
| US4868133A (en) * | 1988-02-11 | 1989-09-19 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using RTA |
| US4851358A (en) * | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
| JPH01208830A (ja) * | 1988-02-17 | 1989-08-22 | Fujitsu Ltd | シリコン・ウェハ |
| JPH0750713B2 (ja) * | 1990-09-21 | 1995-05-31 | コマツ電子金属株式会社 | 半導体ウェーハの熱処理方法 |
| JP3232168B2 (ja) * | 1993-07-02 | 2001-11-26 | 三菱電機株式会社 | 半導体基板およびその製造方法ならびにその半導体基板を用いた半導体装置 |
-
1990
- 1990-09-14 JP JP2242558A patent/JP3011982B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-11 DE DE69125498T patent/DE69125498T2/de not_active Expired - Lifetime
- 1991-09-11 US US08/030,251 patent/US5506154A/en not_active Expired - Lifetime
- 1991-09-11 EP EP91915960A patent/EP0552366B1/en not_active Expired - Lifetime
- 1991-09-11 WO PCT/JP1991/001205 patent/WO1992005578A1/ja active IP Right Grant
Non-Patent Citations (1)
| Title |
|---|
| 「超 ＬＳＩ プロセスデータハンドブック」（昭和５７年４月１５日，株式会社サイエンスフォーラム発行）第９１〜１２１頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69125498T2 (de) | 1997-07-17 |
| EP0552366A4 (ja) | 1994-02-16 |
| EP0552366A1 (en) | 1993-07-28 |
| DE69125498D1 (de) | 1997-05-07 |
| EP0552366B1 (en) | 1997-04-02 |
| WO1992005578A1 (en) | 1992-04-02 |
| US5506154A (en) | 1996-04-09 |
| JPH04123435A (ja) | 1992-04-23 |
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