JP3276500B2 - シリコンウェーハとその製造方法 - Google Patents
シリコンウェーハとその製造方法Info
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- JP3276500B2 JP3276500B2 JP00282694A JP282694A JP3276500B2 JP 3276500 B2 JP3276500 B2 JP 3276500B2 JP 00282694 A JP00282694 A JP 00282694A JP 282694 A JP282694 A JP 282694A JP 3276500 B2 JP3276500 B2 JP 3276500B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
に用いられるシリコンウェーハ、なかでも、とりわけ集
積度の高い１Ｍ以上の集積回路用のシリコンウェーハに
関するものである。
に用いられるシリコンウェーハ、なかでも、とりわけ集
積度の高い１Ｍ以上の集積回路用のシリコンウェーハに
関するものである。
【０００２】
【従来の技術】一般に、半導体集積回路用のシリコンウ
ェーハは、チョクラルスキー法（以下、ＣＺ法と記す
る。）によって引き上げられたシリコン単結晶をスライ
ス、ラップ、エッチングした後、鏡面研磨し、最終的
に、表面の汚染およびパーティクルを除去するために、
洗浄を行って出荷されている。
ェーハは、チョクラルスキー法（以下、ＣＺ法と記す
る。）によって引き上げられたシリコン単結晶をスライ
ス、ラップ、エッチングした後、鏡面研磨し、最終的
に、表面の汚染およびパーティクルを除去するために、
洗浄を行って出荷されている。
【０００３】しかるに、このシリコンウェーハの表面に
は、例えば特開平３−２７５５９８号公報に述べられて
いるように、多数の微小なエッチピットが存在すること
が知られている。同公報では、このエッチピットを形成
する欠陥がＯＳＦ（酸化誘起積層欠陥：Oxidation indu
ced Stacking Fault）とは異質のものであること、ま
た、このエッチピットはパーティクルカウンタで測定可
能であること、０．２μｍ以上のピットが存在するウェ
ーハは、４ＭＢ ＤＲＡＭ以上の集積回路には使用でき
ないこと、０．２μｍ以上のピットをなくすためには、
融液が固化した段階から９００℃までを１．２℃／分以
上の冷却速度で結晶を冷却すべきことを述べている。
は、例えば特開平３−２７５５９８号公報に述べられて
いるように、多数の微小なエッチピットが存在すること
が知られている。同公報では、このエッチピットを形成
する欠陥がＯＳＦ（酸化誘起積層欠陥：Oxidation indu
ced Stacking Fault）とは異質のものであること、ま
た、このエッチピットはパーティクルカウンタで測定可
能であること、０．２μｍ以上のピットが存在するウェ
ーハは、４ＭＢ ＤＲＡＭ以上の集積回路には使用でき
ないこと、０．２μｍ以上のピットをなくすためには、
融液が固化した段階から９００℃までを１．２℃／分以
上の冷却速度で結晶を冷却すべきことを述べている。
【０００４】また、類似の従来技術として、特開平４−
４２８９３号公報がある。この公報では、このエッチピ
ットがウェーハの電気的特性を損なうこと、０．２μｍ
程度のエッチピットをなくすために、引き上げられたシ
リコン単結晶が冷却される際、１２００℃から８００℃
の間を０．４℃／分よりも小さい速度で冷却されるべき
ことを提案している。
４２８９３号公報がある。この公報では、このエッチピ
ットがウェーハの電気的特性を損なうこと、０．２μｍ
程度のエッチピットをなくすために、引き上げられたシ
リコン単結晶が冷却される際、１２００℃から８００℃
の間を０．４℃／分よりも小さい速度で冷却されるべき
ことを提案している。
【０００５】
【本発明が解決しようとする課題】しかしながら、集積
回路の集積度が上がってきた現在、０．２μｍ以上のピ
ットをなくしただけでは、十分なデバイス歩留りが得ら
れないことが明らかとなってきた。例えば、１６ＭＢ
ＤＲＡＭ用のシリコンウェーハとして０．２μｍ以上の
ピットのないウェーハを用いても十分に高い歩留りは得
られず、また、４ＭＢ ＤＲＡＭ、１ＭＢ ＤＲＡＭに
ついても、０．２μｍ以上のピットのないウェーハを用
いても、デバイスプロセスとウェーハの適合性の良し悪
しによっては、常に良好な歩留りが得られるとは限らな
いことが明かとなった。そのため、電気的特性に優れ、
高いデバイス歩留りを得られるシリコンウェーハの提供
が切望されるようになった。
回路の集積度が上がってきた現在、０．２μｍ以上のピ
ットをなくしただけでは、十分なデバイス歩留りが得ら
れないことが明らかとなってきた。例えば、１６ＭＢ
ＤＲＡＭ用のシリコンウェーハとして０．２μｍ以上の
ピットのないウェーハを用いても十分に高い歩留りは得
られず、また、４ＭＢ ＤＲＡＭ、１ＭＢ ＤＲＡＭに
ついても、０．２μｍ以上のピットのないウェーハを用
いても、デバイスプロセスとウェーハの適合性の良し悪
しによっては、常に良好な歩留りが得られるとは限らな
いことが明かとなった。そのため、電気的特性に優れ、
高いデバイス歩留りを得られるシリコンウェーハの提供
が切望されるようになった。
【０００６】更に、今後、６４Ｍから２５６Ｍと集積度
が向上していった場合、上記の従来技術では、十分に高
いデバイス歩留りは得られないことが予想され、この点
からも、電気的特性に優れたシリコンウェーハの提供が
望まれている。
が向上していった場合、上記の従来技術では、十分に高
いデバイス歩留りは得られないことが予想され、この点
からも、電気的特性に優れたシリコンウェーハの提供が
望まれている。
【０００７】そこで、本発明は、集積度の高い集積回路
に用いた場合にも、高いデバイス歩留りを得られる電気
的性能に優れた高品質のシリコンウェーハを提供するこ
とを目的としている。
に用いた場合にも、高いデバイス歩留りを得られる電気
的性能に優れた高品質のシリコンウェーハを提供するこ
とを目的としている。
【０００８】
【課題を解決しようとする手段】本発明は、ＣＺ法によ
ってシリコン単結晶が引き上げられ、この単結晶をスラ
イシング、ラッピング、エッチングした後、鏡面研磨し
て作成するシリコンウェーハにおいて、上記シリコンウ
ェーハをアンモニア系洗浄したとき、シリコンウェーハ
の表面にできるエッチピットのサイズ分布が、 （０．１３μｍ以上のピット総数）／（０．１１μｍ以
上のピット総数）＞０．３ または、 （０．１３μｍ以上のピット総数）／（０．１０μｍ以
上のピット総数）＞０．２ を満たすような電気的性能に優れた高品質のシリコンウ
ェーハを提供するものである。
ってシリコン単結晶が引き上げられ、この単結晶をスラ
イシング、ラッピング、エッチングした後、鏡面研磨し
て作成するシリコンウェーハにおいて、上記シリコンウ
ェーハをアンモニア系洗浄したとき、シリコンウェーハ
の表面にできるエッチピットのサイズ分布が、 （０．１３μｍ以上のピット総数）／（０．１１μｍ以
上のピット総数）＞０．３ または、 （０．１３μｍ以上のピット総数）／（０．１０μｍ以
上のピット総数）＞０．２ を満たすような電気的性能に優れた高品質のシリコンウ
ェーハを提供するものである。
【０００９】
【作用】本発明者らは、アンモニア系洗浄したときのエ
ッチピットとデバイス歩留りの関係について、注意深く
研究を重ねた結果、高集積度のデバイス歩留りを左右す
る要因は、単に０．２μｍ以上の大きなエッチピットを
形成する結晶欠陥のみならず、それよりも小さなエッチ
ピットを形成する結晶欠陥も、デバイス歩留りに影響を
与えうることを見いだした。以下、本発明の作用を、デ
バイス歩留りに対して重要なゲート酸化膜の絶縁耐圧と
ｐｎ接合リークについて、エッチピットを形成する結晶
欠陥との関連において、詳述する。
ッチピットとデバイス歩留りの関係について、注意深く
研究を重ねた結果、高集積度のデバイス歩留りを左右す
る要因は、単に０．２μｍ以上の大きなエッチピットを
形成する結晶欠陥のみならず、それよりも小さなエッチ
ピットを形成する結晶欠陥も、デバイス歩留りに影響を
与えうることを見いだした。以下、本発明の作用を、デ
バイス歩留りに対して重要なゲート酸化膜の絶縁耐圧と
ｐｎ接合リークについて、エッチピットを形成する結晶
欠陥との関連において、詳述する。
【００１０】まず、ゲート酸化膜は、シリコンウェーハ
のＳｉを１０００℃前後の酸素雰囲気下で酸化し、Ｓｉ
Ｏ2 とするものであり、シリコンウェーハ中に結晶欠陥
が存在すると、それがゲート酸化膜内の介在物、すなわ
ちウイークスポットとなり、絶縁耐圧を劣化させること
が知られている。しかるに、最近のデバイスの高集積化
に伴い、シリコンウェーハ上へのデバイス形成時のゲー
ト酸化膜厚さは、薄くなっており、従来の２５〜１５ｎ
ｍ程度の厚さだったものが、最近の４Ｍ、１６ＭＤＲＡ
Ｍでは、１０ｎｍ〜数ｎｍになろうとしている。これに
ともない、ゲート酸化膜の絶縁耐圧を劣化させる結晶欠
陥についても、従来より小さなサイズのものが問題視さ
れるようになってきた。具体的には、ゲート酸化膜厚が
２０ｎｍのときには、１２ｎｍ程度の大きさの結晶欠陥
まで許容されていたものが、ゲート酸化膜厚が１０ｎｍ
になると、５ｎｍ程度の大きさまでしか許容されなくな
ってきた（例えば、Ｋ．Ｙａｍａｂｅ，Ｙ．Ｏｚａｗ
ａ，Ｓ．Ｎａｄａｈａｒａａｎｄ Ｋ．Ｉｍａｉ：”Ｔ
ｈｅｒｍａｌｌｙ Ｇｒｏｗｎ ＳｉｌｉｃｏｎＤｉｏ
ｘｉｄ ｗｉｔｈ Ｈｉｇｔ Ｒｅｌｉａｂｉｌｉｔ
ｙ”，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ
ｐｐ．３４６−３６３（１９９０）参照）。もし、これ
を上回るサイズの欠陥が、酸化膜中に存在すると、スイ
ッチング動作不良等の不良を起こし、結果として、デバ
イス歩留りを低下させることとなる。
のＳｉを１０００℃前後の酸素雰囲気下で酸化し、Ｓｉ
Ｏ2 とするものであり、シリコンウェーハ中に結晶欠陥
が存在すると、それがゲート酸化膜内の介在物、すなわ
ちウイークスポットとなり、絶縁耐圧を劣化させること
が知られている。しかるに、最近のデバイスの高集積化
に伴い、シリコンウェーハ上へのデバイス形成時のゲー
ト酸化膜厚さは、薄くなっており、従来の２５〜１５ｎ
ｍ程度の厚さだったものが、最近の４Ｍ、１６ＭＤＲＡ
Ｍでは、１０ｎｍ〜数ｎｍになろうとしている。これに
ともない、ゲート酸化膜の絶縁耐圧を劣化させる結晶欠
陥についても、従来より小さなサイズのものが問題視さ
れるようになってきた。具体的には、ゲート酸化膜厚が
２０ｎｍのときには、１２ｎｍ程度の大きさの結晶欠陥
まで許容されていたものが、ゲート酸化膜厚が１０ｎｍ
になると、５ｎｍ程度の大きさまでしか許容されなくな
ってきた（例えば、Ｋ．Ｙａｍａｂｅ，Ｙ．Ｏｚａｗ
ａ，Ｓ．Ｎａｄａｈａｒａａｎｄ Ｋ．Ｉｍａｉ：”Ｔ
ｈｅｒｍａｌｌｙ Ｇｒｏｗｎ ＳｉｌｉｃｏｎＤｉｏ
ｘｉｄ ｗｉｔｈ Ｈｉｇｔ Ｒｅｌｉａｂｉｌｉｔ
ｙ”，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ
ｐｐ．３４６−３６３（１９９０）参照）。もし、これ
を上回るサイズの欠陥が、酸化膜中に存在すると、スイ
ッチング動作不良等の不良を起こし、結果として、デバ
イス歩留りを低下させることとなる。
【００１１】次に、ｐｎ接合リークについてであるが、
デバイスが高集積化してくると、メモリ１個当たりのキ
ャパシタ面積が減少して容量の絶対値が小さくなるこ
と、および、デバイスに対する低電力化ニーズからリフ
レッシュ動作（記憶を保持し続けるために電荷を適時注
入すること）の時間間隔を長くしなければならないこと
から、僅かなリーク電流も防止しなければならなくなっ
てきた。しかるに、このｐｎ接合界面の空乏層内に金属
汚染や結晶欠陥の作る深い準位（電子−正孔対の生成・
再結合中心を形成するバンドギャップ中心近傍に位置す
る準位の）があると、これを通して、リーク電流が僅か
ずつではあるが流れ、電荷を漏洩してしまうのである。
ｐｎ接合リーク防止に対しては、従来から、クリーン度
を上げ金属汚染を防止することが行なわれてきたが、今
後は、シリコンウェーハの結晶欠陥についてもこれを極
力少なくして、リーク原因を減らすべきことが要求され
ている。
デバイスが高集積化してくると、メモリ１個当たりのキ
ャパシタ面積が減少して容量の絶対値が小さくなるこ
と、および、デバイスに対する低電力化ニーズからリフ
レッシュ動作（記憶を保持し続けるために電荷を適時注
入すること）の時間間隔を長くしなければならないこと
から、僅かなリーク電流も防止しなければならなくなっ
てきた。しかるに、このｐｎ接合界面の空乏層内に金属
汚染や結晶欠陥の作る深い準位（電子−正孔対の生成・
再結合中心を形成するバンドギャップ中心近傍に位置す
る準位の）があると、これを通して、リーク電流が僅か
ずつではあるが流れ、電荷を漏洩してしまうのである。
ｐｎ接合リーク防止に対しては、従来から、クリーン度
を上げ金属汚染を防止することが行なわれてきたが、今
後は、シリコンウェーハの結晶欠陥についてもこれを極
力少なくして、リーク原因を減らすべきことが要求され
ている。
【００１２】以上２つの観点から、いろいろな条件でシ
リコン単結晶を引き上げて、０．２μｍ以下のエッチピ
ットについて調べてみると、単結晶の引き上げ条件によ
って、大小さまざまな分布ができることがわかった。さ
らに、これらのシリコン単結晶から作製したシリコンウ
ェーハを用いて、デバイス歩留りとの関係を調べてみる
と、そのなかでも、アンモニア系洗浄したときに、比較
的大きなサイズのピットを生成させる欠陥はデバイス歩
留りに対する悪影響が小さく、比較的小さなサイズのピ
ットを形成させる欠陥はデバイス歩留りに対する悪影響
が大きいことがわかった。
リコン単結晶を引き上げて、０．２μｍ以下のエッチピ
ットについて調べてみると、単結晶の引き上げ条件によ
って、大小さまざまな分布ができることがわかった。さ
らに、これらのシリコン単結晶から作製したシリコンウ
ェーハを用いて、デバイス歩留りとの関係を調べてみる
と、そのなかでも、アンモニア系洗浄したときに、比較
的大きなサイズのピットを生成させる欠陥はデバイス歩
留りに対する悪影響が小さく、比較的小さなサイズのピ
ットを形成させる欠陥はデバイス歩留りに対する悪影響
が大きいことがわかった。
【００１３】エッチピットを作る欠陥のでき方とその特
質、デバイス歩留りに対する影響については、以下のよ
うに説明できる。即ち、凝固界面で導入された格子間シ
リコンと空孔は、その後の冷却過程で、過飽和となり、
相互に反応・凝集・合体したり、また、同じく過飽和と
なった酸素と複合体を作る。これらの欠陥が、アンモニ
ア系洗浄で選択的にエッチングされて、エッチピットを
形成するのであるが、エッチピットの大きさはこれらの
欠陥のサイズと形態に依存して決まる。本発明者らの実
験によると、アンモニア系洗浄したとき、比較的大きな
サイズのエッチピットを形成させるような欠陥（概ね、
０．１３μｍ以上のエッチピットを形成させる欠陥）は
熱処理により、容易に溶解消滅しやすいという特性を持
つ。このことから、デバイスプロセスにおける９００℃
から１０００℃程度の酸化膜形成プロセスや、１１００
℃から１２５０℃程度のウエル拡散プロセスにおいて、
比較的容易に、シュリンク・消滅するため、酸化膜内に
介在物を残さないし、また、ｐｎ接合界面の空乏層内に
結晶欠陥起因の深い準位を残さない。従って、このよう
な欠陥が、デバイスプロセス前のシリコン単結晶または
シリコンウェーハに存在していたとしても、デバイスプ
ロセス中に、消滅してしまうため、悪影響を与えず、結
果として、高いデバイス歩留りを与える。
質、デバイス歩留りに対する影響については、以下のよ
うに説明できる。即ち、凝固界面で導入された格子間シ
リコンと空孔は、その後の冷却過程で、過飽和となり、
相互に反応・凝集・合体したり、また、同じく過飽和と
なった酸素と複合体を作る。これらの欠陥が、アンモニ
ア系洗浄で選択的にエッチングされて、エッチピットを
形成するのであるが、エッチピットの大きさはこれらの
欠陥のサイズと形態に依存して決まる。本発明者らの実
験によると、アンモニア系洗浄したとき、比較的大きな
サイズのエッチピットを形成させるような欠陥（概ね、
０．１３μｍ以上のエッチピットを形成させる欠陥）は
熱処理により、容易に溶解消滅しやすいという特性を持
つ。このことから、デバイスプロセスにおける９００℃
から１０００℃程度の酸化膜形成プロセスや、１１００
℃から１２５０℃程度のウエル拡散プロセスにおいて、
比較的容易に、シュリンク・消滅するため、酸化膜内に
介在物を残さないし、また、ｐｎ接合界面の空乏層内に
結晶欠陥起因の深い準位を残さない。従って、このよう
な欠陥が、デバイスプロセス前のシリコン単結晶または
シリコンウェーハに存在していたとしても、デバイスプ
ロセス中に、消滅してしまうため、悪影響を与えず、結
果として、高いデバイス歩留りを与える。
【００１４】反対に、比較的小さなサイズのエッチピッ
トを形成させるような欠陥（概ね、０．１３μｍ以下の
エッチピットを形成させる欠陥）は熱処理に対して安定
であるため、デバイスプロセスにおける９００℃から１
０００℃程度の酸化膜形成プロセスや、１１００℃から
１２５０℃程度のウエル拡散プロセスにおいても溶解し
にくいため、酸化膜内に介在物を残したり、また、ｐｎ
接合界面の空乏層内に結晶欠陥起因の深い準位を残す。
そのため、このような欠陥を多数含有したシリコンウェ
ーハを基板としてその上にデバイスを形成すると、酸化
膜耐圧の絶縁不良を起こしたり、リーク電流が多くてリ
フレッシュ不良率が高くなるという弊害が出てきて、結
果として、デバイス歩留りが低下してしまう。
トを形成させるような欠陥（概ね、０．１３μｍ以下の
エッチピットを形成させる欠陥）は熱処理に対して安定
であるため、デバイスプロセスにおける９００℃から１
０００℃程度の酸化膜形成プロセスや、１１００℃から
１２５０℃程度のウエル拡散プロセスにおいても溶解し
にくいため、酸化膜内に介在物を残したり、また、ｐｎ
接合界面の空乏層内に結晶欠陥起因の深い準位を残す。
そのため、このような欠陥を多数含有したシリコンウェ
ーハを基板としてその上にデバイスを形成すると、酸化
膜耐圧の絶縁不良を起こしたり、リーク電流が多くてリ
フレッシュ不良率が高くなるという弊害が出てきて、結
果として、デバイス歩留りが低下してしまう。
【００１５】ところで、これら欠陥サイズの制御につい
てであるが、これは、シリコン単結晶の引き上げにおい
て、凝固後の単結晶の冷却速度を所定の範囲に制御する
ことにより可能であることを本発明者らは見いだした。
例えば、凝固後の単結晶の冷却過程の１２００℃から９
５０℃の冷却速度を小さくすると、０．１３μｍ以上の
エッチピットを形成する結晶欠陥が増加し、また、９５
０℃から８００℃の冷却速度を大きくすると０．１３μ
ｍ以下のエッチピットを形成する結晶欠陥が減少する。
てであるが、これは、シリコン単結晶の引き上げにおい
て、凝固後の単結晶の冷却速度を所定の範囲に制御する
ことにより可能であることを本発明者らは見いだした。
例えば、凝固後の単結晶の冷却過程の１２００℃から９
５０℃の冷却速度を小さくすると、０．１３μｍ以上の
エッチピットを形成する結晶欠陥が増加し、また、９５
０℃から８００℃の冷却速度を大きくすると０．１３μ
ｍ以下のエッチピットを形成する結晶欠陥が減少する。
【００１６】本発明のエッチピットのサイズ分布を得る
ための好適な冷却速度の範囲は、凝固後の単結晶の冷却
過程の１２００℃から９５０℃の間の冷却速度を２．０
℃／／分以下とし、かつ、１２００℃から９５０℃の間
の冷却速度の最小値を１．０℃／分以下とすることであ
り、更に好ましくは、凝固後の単結晶の冷却過程の１２
００℃から９５０℃の間の冷却速度を２．０℃／分以下
とし、かつ、１２００℃から９５０℃の間の冷却速度の
最小値を１．０℃／分以下０．４℃／分以上とすること
である。最低の冷却速度を０．４℃／分以上とする理由
は、これ以上、冷却速度を下げても効果は大きくならな
いこと、極端に冷却温度を下げるとその影響を受けて、
引き上げ速度の低下と生産性の低下をきたしてしまうこ
とによる。
ための好適な冷却速度の範囲は、凝固後の単結晶の冷却
過程の１２００℃から９５０℃の間の冷却速度を２．０
℃／／分以下とし、かつ、１２００℃から９５０℃の間
の冷却速度の最小値を１．０℃／分以下とすることであ
り、更に好ましくは、凝固後の単結晶の冷却過程の１２
００℃から９５０℃の間の冷却速度を２．０℃／分以下
とし、かつ、１２００℃から９５０℃の間の冷却速度の
最小値を１．０℃／分以下０．４℃／分以上とすること
である。最低の冷却速度を０．４℃／分以上とする理由
は、これ以上、冷却速度を下げても効果は大きくならな
いこと、極端に冷却温度を下げるとその影響を受けて、
引き上げ速度の低下と生産性の低下をきたしてしまうこ
とによる。
【００１７】また、更に好ましい冷却速度の範囲として
は、凝固後の単結晶の冷却過程の１２００℃から９５０
℃の間の冷却速度を２．０℃／分以下とし、かつ、凝固
後の単結晶の冷却過程の１２００℃から９５０℃の間の
冷却速度の最小値を１．０℃／分以下０．４℃／分以上
とし、なおかつ、９５０℃から８００℃の間の冷却速度
を０．６℃／分以上とすることである。９５０℃から８
００℃の間の冷却速度を規定する理由は、前述の説明の
とおりで、０．１３μｍ以下のエッチピットを形成する
結晶欠陥を増加させないためである。
は、凝固後の単結晶の冷却過程の１２００℃から９５０
℃の間の冷却速度を２．０℃／分以下とし、かつ、凝固
後の単結晶の冷却過程の１２００℃から９５０℃の間の
冷却速度の最小値を１．０℃／分以下０．４℃／分以上
とし、なおかつ、９５０℃から８００℃の間の冷却速度
を０．６℃／分以上とすることである。９５０℃から８
００℃の間の冷却速度を規定する理由は、前述の説明の
とおりで、０．１３μｍ以下のエッチピットを形成する
結晶欠陥を増加させないためである。
【００１８】なお、エッチピットのサイズの下限を０．
１０μｍとするか、０．１１μｍとするかについては、
使用するパーティクルカウンタの分解能により使い分け
ればよく、本質的には、０．１３μｍを境にして、それ
より大きなエッチピットを形成させるような欠陥はデバ
イス歩留りへの悪影響が少なく、それより小さなエッチ
ピットを形成させるような欠陥はデバイス歩留りへの悪
影響が大きいと考えればよい。
１０μｍとするか、０．１１μｍとするかについては、
使用するパーティクルカウンタの分解能により使い分け
ればよく、本質的には、０．１３μｍを境にして、それ
より大きなエッチピットを形成させるような欠陥はデバ
イス歩留りへの悪影響が少なく、それより小さなエッチ
ピットを形成させるような欠陥はデバイス歩留りへの悪
影響が大きいと考えればよい。
【００１９】
【実施例】以下、本発明の実施例を説明する。 ＜実施例１＞図１は、本発明を適用したＣＺ法による引
き上げ装置である。同図においては、ガス導入口（図示
せず）および排気口１を備えたチャンバー２内にグラフ
ァイト製ルツボ３を回転自在に配置し、このルツボ３に
石英ガラス製ルツボ４を嵌合している。グラファイト製
ルツボ３、石英ガラス製ルツボ４は、１６インチサイズ
とした。一方、これらルツボの上方には、先端部に種結
晶をチャック５によって保持する引き上げワイヤー（図
示せず）を配置しており、また、ルツボの周囲には加熱
ヒーター６および炭素繊維製成形断熱材７を配してい
る。さらに、凝固後にシリコン単結晶の冷却速度を所定
範囲に制御するために、炉内のシリコン単結晶８を囲む
ような配置で下拡がりの熱反射材９を取り付けた。熱反
射材９は、炭素繊維製成形断熱材で作製してある。この
石英ガラス製ルツボ４に４５ｋｇの多結晶シリコンを装
填・溶解した後、６インチサイズのシリコン単結晶を
１．０〜１．２ｍｍ／分の引き上げ速度で引き上げたと
ころ、その冷却速度は、表１に示すような範囲に制御で
きた。
き上げ装置である。同図においては、ガス導入口（図示
せず）および排気口１を備えたチャンバー２内にグラフ
ァイト製ルツボ３を回転自在に配置し、このルツボ３に
石英ガラス製ルツボ４を嵌合している。グラファイト製
ルツボ３、石英ガラス製ルツボ４は、１６インチサイズ
とした。一方、これらルツボの上方には、先端部に種結
晶をチャック５によって保持する引き上げワイヤー（図
示せず）を配置しており、また、ルツボの周囲には加熱
ヒーター６および炭素繊維製成形断熱材７を配してい
る。さらに、凝固後にシリコン単結晶の冷却速度を所定
範囲に制御するために、炉内のシリコン単結晶８を囲む
ような配置で下拡がりの熱反射材９を取り付けた。熱反
射材９は、炭素繊維製成形断熱材で作製してある。この
石英ガラス製ルツボ４に４５ｋｇの多結晶シリコンを装
填・溶解した後、６インチサイズのシリコン単結晶を
１．０〜１．２ｍｍ／分の引き上げ速度で引き上げたと
ころ、その冷却速度は、表１に示すような範囲に制御で
きた。
【００２０】このシリコン単結晶を、通常の加工方法
で、スライス・面取り・ラッピング・エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で洗浄した。
洗浄液の温度は、８０℃、１０分間の洗浄を２回行な
い、合計洗浄時間を２０分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
（日立電子エンジニアリング株式会社製ＬＳ６０００）
で測定したところ表１および表２に示すような結果とな
った。
で、スライス・面取り・ラッピング・エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で洗浄した。
洗浄液の温度は、８０℃、１０分間の洗浄を２回行な
い、合計洗浄時間を２０分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
（日立電子エンジニアリング株式会社製ＬＳ６０００）
で測定したところ表１および表２に示すような結果とな
った。
【００２１】また、この６インチサイズのシリコンウェ
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
【００２２】また、同じシリコン単結晶から同様の手法
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００２３】＜実施例２＞図２は、本発明を適用したＣ
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
２内にグラファイト製ルツボ３を回転自在に配置し、こ
のルツボ３に石英ガラス製ルツボ４を嵌合している。グ
ラファイト製ルツボ３、石英ガラス製ルツボ４は、１８
インチサイズとした。一方、これらルツボの上方には、
先端部に種結晶をチャック５によって保持する引き上げ
ワイヤー（図示せず）を配置しており、また、ルツボの
周囲には、加熱ヒーター６および炭素繊維製成形断熱材
７を配している。さらに、凝固後のシリコン単結晶の冷
却速度を所定範囲に制御するために、炉内のシリコン単
結晶８を囲むような配置で内径３００ｍｍ、高さ１００
ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き
上げの頭部形成から尾部形成までの全期間にわたって７
ｋｗの電力を投入した。この石英ガラス製ルツボ４に５
５ｋｇの多結晶シリコンを装填・溶解した後、８インチ
サイズのシリコン単結晶を０．８〜１．０ｍｍ／分の引
き上げ速度で引き上げたところ、その冷却速度は、表１
に示すような範囲に制御できた。
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
２内にグラファイト製ルツボ３を回転自在に配置し、こ
のルツボ３に石英ガラス製ルツボ４を嵌合している。グ
ラファイト製ルツボ３、石英ガラス製ルツボ４は、１８
インチサイズとした。一方、これらルツボの上方には、
先端部に種結晶をチャック５によって保持する引き上げ
ワイヤー（図示せず）を配置しており、また、ルツボの
周囲には、加熱ヒーター６および炭素繊維製成形断熱材
７を配している。さらに、凝固後のシリコン単結晶の冷
却速度を所定範囲に制御するために、炉内のシリコン単
結晶８を囲むような配置で内径３００ｍｍ、高さ１００
ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き
上げの頭部形成から尾部形成までの全期間にわたって７
ｋｗの電力を投入した。この石英ガラス製ルツボ４に５
５ｋｇの多結晶シリコンを装填・溶解した後、８インチ
サイズのシリコン単結晶を０．８〜１．０ｍｍ／分の引
き上げ速度で引き上げたところ、その冷却速度は、表１
に示すような範囲に制御できた。
【００２４】このシリコン単結晶を、通常の加工方法
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．２：１：１０）で洗浄
した。洗浄液の温度は、８０℃、１０分間の洗浄を２回
行ない、合計洗浄時間を２０分とした。このウェーハに
発生したエッチピットを、レーザー式パーティクルカウ
ンタ（日立電子エンジニアリング株式会社製ＬＳ６００
０）で測定したところ表１および表２に示すような結果
となった。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．２：１：１０）で洗浄
した。洗浄液の温度は、８０℃、１０分間の洗浄を２回
行ない、合計洗浄時間を２０分とした。このウェーハに
発生したエッチピットを、レーザー式パーティクルカウ
ンタ（日立電子エンジニアリング株式会社製ＬＳ６００
０）で測定したところ表１および表２に示すような結果
となった。
【００２５】また、この８インチサイズのシリコンウェ
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を３６８個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電解換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を３６８個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電解換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
【００２６】また、同じシリコン単結晶から同様の手法
で８インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを３６８個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で８インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを３６８個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００２７】＜実施例３＞図３は、本発明を適用したＣ
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
１１内にグラファイト製ルツボ３を回転自在に配置し、
このルツボ３に石英ガラス製ルツボ４を嵌合している。
グラファイト製ルツボ３、石英ガラス製ルツボ４は、１
８インチサイズとした。一方、これらルツボの上方に
は、先端部に種結晶をチャック５によって保持する引き
上げワイヤー（図示せず）を配置しており、また、ルツ
ボの周囲には加熱ヒーター６および炭素繊維製成形断熱
材７を配している。さらに、凝固後にシリコン単結晶の
冷却速度を所定範囲に制御するために、炉内のシリコン
単結晶８を囲むような配置で内径２６０ｍｍ、高さ１０
０ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引
き上げの頭部形成から尾部形成までの全期間にわたって
１５ｋｗの電力を投入した。また、この引き上げ装置の
水冷チャンバー１１は、結晶加熱ヒーター１０直上から
結晶が冷却されるように主部がドーム状ではなく、直角
に形成されている。この石英ガラス製ルツボ４に５０ｋ
ｇの多結晶シリコンを装填・溶解した後、６インチサイ
ズのシリコン単結晶を０．９〜１．１ｍｍ／分の引上げ
速度で引上げたところ、その冷却速度は、表１に示すよ
うな範囲に制御できた。
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
１１内にグラファイト製ルツボ３を回転自在に配置し、
このルツボ３に石英ガラス製ルツボ４を嵌合している。
グラファイト製ルツボ３、石英ガラス製ルツボ４は、１
８インチサイズとした。一方、これらルツボの上方に
は、先端部に種結晶をチャック５によって保持する引き
上げワイヤー（図示せず）を配置しており、また、ルツ
ボの周囲には加熱ヒーター６および炭素繊維製成形断熱
材７を配している。さらに、凝固後にシリコン単結晶の
冷却速度を所定範囲に制御するために、炉内のシリコン
単結晶８を囲むような配置で内径２６０ｍｍ、高さ１０
０ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引
き上げの頭部形成から尾部形成までの全期間にわたって
１５ｋｗの電力を投入した。また、この引き上げ装置の
水冷チャンバー１１は、結晶加熱ヒーター１０直上から
結晶が冷却されるように主部がドーム状ではなく、直角
に形成されている。この石英ガラス製ルツボ４に５０ｋ
ｇの多結晶シリコンを装填・溶解した後、６インチサイ
ズのシリコン単結晶を０．９〜１．１ｍｍ／分の引上げ
速度で引上げたところ、その冷却速度は、表１に示すよ
うな範囲に制御できた。
【００２８】このシリコン単結晶を、通常の加工方法
で、スライス・面取り・ラッピング・エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：５）で洗浄した。
洗浄液の温度は、８０℃、１０分間の洗浄を２回行な
い、合計洗浄時間を２０分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
（日立電子エンジニアリング株式会社製ＬＳ６０００）
で測定したところ表１および表２に示すような結果とな
った。
で、スライス・面取り・ラッピング・エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：５）で洗浄した。
洗浄液の温度は、８０℃、１０分間の洗浄を２回行な
い、合計洗浄時間を２０分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
（日立電子エンジニアリング株式会社製ＬＳ６０００）
で測定したところ表１および表２に示すような結果とな
った。
【００２９】また、この６インチサイズのシリコンウェ
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
【００３０】また、同じシリコン単結晶から同様の手法
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００３１】＜実施例４＞図４は、本発明を適用したＣ
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
２内にグラファイト製ルツボ３を回転自在に配して、こ
のルツボ３に石英ガラス製ルツボ４を嵌合している。グ
ラファイト製ルツボ３、石英ガラス製ルツボ４は、２２
インチサイズとした。一方、これらルツボの上方には、
先端部に種結晶をチャック５によって保持する引き上げ
ワイヤー（図示せず）を配置しており、また、ルツボの
周囲には加熱ヒーター６および炭素繊維製成形断熱材７
を配している。さらに、凝固後にシリコン単結晶の冷却
速度を所定範囲に制御するために、炉内のシリコン単結
晶８を囲むような配置で内径２８０ｍｍ、高さ７０ｍｍ
のサイズの結晶加熱ヒーター１０を取り付け、引き上げ
の頭部形成から尾部形成までの全期間にわたって１５ｋ
ｗの電力を投入した。また、ヒーターの熱が効率よくシ
リコン結晶８に当たるように、保温材１２をヒーターを
取り巻くように配してある。この石英ガラス製ルツボ４
に１００ｋｇの多結晶シリコンを装填・溶解した後、８
インチサイズのシリコン単結晶を０．７〜０．９ｍｍ／
分の引上速度で引き上げたところ、その冷却速度は、表
１に示すような範囲に制御できた。
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
２内にグラファイト製ルツボ３を回転自在に配して、こ
のルツボ３に石英ガラス製ルツボ４を嵌合している。グ
ラファイト製ルツボ３、石英ガラス製ルツボ４は、２２
インチサイズとした。一方、これらルツボの上方には、
先端部に種結晶をチャック５によって保持する引き上げ
ワイヤー（図示せず）を配置しており、また、ルツボの
周囲には加熱ヒーター６および炭素繊維製成形断熱材７
を配している。さらに、凝固後にシリコン単結晶の冷却
速度を所定範囲に制御するために、炉内のシリコン単結
晶８を囲むような配置で内径２８０ｍｍ、高さ７０ｍｍ
のサイズの結晶加熱ヒーター１０を取り付け、引き上げ
の頭部形成から尾部形成までの全期間にわたって１５ｋ
ｗの電力を投入した。また、ヒーターの熱が効率よくシ
リコン結晶８に当たるように、保温材１２をヒーターを
取り巻くように配してある。この石英ガラス製ルツボ４
に１００ｋｇの多結晶シリコンを装填・溶解した後、８
インチサイズのシリコン単結晶を０．７〜０．９ｍｍ／
分の引上速度で引き上げたところ、その冷却速度は、表
１に示すような範囲に制御できた。
【００３２】このシリコン単結晶を、通常の加工方法
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で洗浄した。
洗浄液の温度は、８０℃、５分間の洗浄を４回行ない、
合計洗浄時間を２０分とした。このウェーハに発生した
エッチピットを、レーザー式パーティクルカウンタ（日
立電子エンジニアリング株式会社製ＬＳ６０００）で測
定したところ表１および表２に示すような結果となっ
た。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で洗浄した。
洗浄液の温度は、８０℃、５分間の洗浄を４回行ない、
合計洗浄時間を２０分とした。このウェーハに発生した
エッチピットを、レーザー式パーティクルカウンタ（日
立電子エンジニアリング株式会社製ＬＳ６０００）で測
定したところ表１および表２に示すような結果となっ
た。
【００３３】また、この８インチサイズのシリコンウェ
ーハ上に、厚さ約２５ｎｍの酸化膜をつけ、その上に上
層がアルミニウム、下層がドープされた直径５ｍｍの２
層ゲート電極を３６８個形成し、このＭＯＳダイオード
のそれぞれについて、基板シリコンから多数キャリアが
注入される極性の直流電圧をアルミニウム層と基板シリ
コンの裏面の電極間に印加し、その電圧をステップ的
に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍず
つ、各ステップ２００ｍｓｅｃの保持時間で次第に高く
していった場合のリーク電流を測定し、リーク電流が１
μＡ／ｃｍ2 になったときの印加電圧の値を、６ＭＶ／
ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という
３つの範囲に分類し、表２に示した。
ーハ上に、厚さ約２５ｎｍの酸化膜をつけ、その上に上
層がアルミニウム、下層がドープされた直径５ｍｍの２
層ゲート電極を３６８個形成し、このＭＯＳダイオード
のそれぞれについて、基板シリコンから多数キャリアが
注入される極性の直流電圧をアルミニウム層と基板シリ
コンの裏面の電極間に印加し、その電圧をステップ的
に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍず
つ、各ステップ２００ｍｓｅｃの保持時間で次第に高く
していった場合のリーク電流を測定し、リーク電流が１
μＡ／ｃｍ2 になったときの印加電圧の値を、６ＭＶ／
ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という
３つの範囲に分類し、表２に示した。
【００３４】また、同じシリコン単結晶から同様の手法
で８インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを３６８個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で８インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを３６８個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００３５】＜実施例５＞図５は、本発明を適用したＣ
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
１１内にグラファイト製ルツボ３を回転自在に配して、
このルツボ３に石英ガラス製ルツボ４を嵌合している。
グラファイト製ルツボ３、石英ガラス製ルツボ４は、２
０インチサイズとした。一方、これらルツボの上方に
は、先端部に種結晶をチャック５によって保持する引き
上げワイヤー（図示せず）を配置しており、また、ルツ
ボの周囲には加熱ヒーター６および炭素繊維製成形断熱
材７を配してある。凝固界面から上に向かって結晶８を
取り囲む形の逆円錘状の輻射スクリーン１３を配置して
いる。さらに、凝固後のシリコン単結晶の冷却速度を所
定範囲に制御するために、炉内のシリコン単結晶８を囲
むような配置で内径２６０ｍｍ、高さ１００ｍｍのサイ
ズの結晶加熱ヒーター１０を、引上の頭部形成から尾部
形成までの全期間にわたって１５ｋｗの電力を投入し
た。また、ヒーターの熱が効率よくシリコン結晶８に当
たるように、保温材１２をヒーターを取り巻くように配
してある。さらにこの引上装置の水冷チャンバー１１
は、結晶加熱ヒーター１０直上から結晶が冷却されるよ
うに、主部がドーム状ではなく、直角に形成されてい
る。この石英ガラス製ルツボ４に７５ｋｇの多結晶シリ
コンを装填・溶解した後、６インチサイズのシリコン単
結晶を０．８〜１．０ｍｍ／分の引き上げ速度で引き上
げたところ、その冷却速度は、表１に示すような範囲に
制御できた。
Ｚ法による引き上げ装置である。同図においては、ガス
導入口（図示せず）および排気口１を備えたチャンバー
１１内にグラファイト製ルツボ３を回転自在に配して、
このルツボ３に石英ガラス製ルツボ４を嵌合している。
グラファイト製ルツボ３、石英ガラス製ルツボ４は、２
０インチサイズとした。一方、これらルツボの上方に
は、先端部に種結晶をチャック５によって保持する引き
上げワイヤー（図示せず）を配置しており、また、ルツ
ボの周囲には加熱ヒーター６および炭素繊維製成形断熱
材７を配してある。凝固界面から上に向かって結晶８を
取り囲む形の逆円錘状の輻射スクリーン１３を配置して
いる。さらに、凝固後のシリコン単結晶の冷却速度を所
定範囲に制御するために、炉内のシリコン単結晶８を囲
むような配置で内径２６０ｍｍ、高さ１００ｍｍのサイ
ズの結晶加熱ヒーター１０を、引上の頭部形成から尾部
形成までの全期間にわたって１５ｋｗの電力を投入し
た。また、ヒーターの熱が効率よくシリコン結晶８に当
たるように、保温材１２をヒーターを取り巻くように配
してある。さらにこの引上装置の水冷チャンバー１１
は、結晶加熱ヒーター１０直上から結晶が冷却されるよ
うに、主部がドーム状ではなく、直角に形成されてい
る。この石英ガラス製ルツボ４に７５ｋｇの多結晶シリ
コンを装填・溶解した後、６インチサイズのシリコン単
結晶を０．８〜１．０ｍｍ／分の引き上げ速度で引き上
げたところ、その冷却速度は、表１に示すような範囲に
制御できた。
【００３６】このシリコン単結晶を、通常の加工方法
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．３：１：１０）で洗浄
した。洗浄液の温度は、８０℃、２０分間の洗浄を１回
行なった。このウェーハに発生したエッチピットを、レ
ーザー式パーティクルカウンタ（日立電子エンジニアリ
ング株式会社製ＬＳ６０００）で測定したところ表１お
よび表２に示すような結果となった。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．３：１：１０）で洗浄
した。洗浄液の温度は、８０℃、２０分間の洗浄を１回
行なった。このウェーハに発生したエッチピットを、レ
ーザー式パーティクルカウンタ（日立電子エンジニアリ
ング株式会社製ＬＳ６０００）で測定したところ表１お
よび表２に示すような結果となった。
【００３７】また、この６インチサイズのシリコンウェ
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
【００３８】また、同じシリコン単結晶から同様の手法
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００３９】＜比較例１＞図６は、この比較例に適用し
たＣＺ法による引き上げ装置である。同図においては、
ガス導入口（図示せず）および排気口１を備えたチャン
バー２内にグラファイト製ルツボ３を回転自在に配し
て、このルツボ３に石英ガラス製ルツボ４を嵌合してい
る。グラファイト製ルツボ３、石英ガラス製ルツボ４
は、１６インチサイズとした。一方、これらルツボの上
方には、先端部に種結晶をチャック５によって保持する
引き上げワイヤー（図示せず）を配置しており、また、
ルツボの周囲には加熱ヒーター６および炭素繊維製成形
断熱材７を配してある。この石英ガラス製ルツボ４に４
５ｋｇの多結晶シリコンを装填・溶解した後、６インチ
サイズのシリコン単結晶を０．８〜１．３ｍｍ／分の引
き上げ速度で引き上げたところ、その冷却速度は、表１
に示すような範囲となった。
たＣＺ法による引き上げ装置である。同図においては、
ガス導入口（図示せず）および排気口１を備えたチャン
バー２内にグラファイト製ルツボ３を回転自在に配し
て、このルツボ３に石英ガラス製ルツボ４を嵌合してい
る。グラファイト製ルツボ３、石英ガラス製ルツボ４
は、１６インチサイズとした。一方、これらルツボの上
方には、先端部に種結晶をチャック５によって保持する
引き上げワイヤー（図示せず）を配置しており、また、
ルツボの周囲には加熱ヒーター６および炭素繊維製成形
断熱材７を配してある。この石英ガラス製ルツボ４に４
５ｋｇの多結晶シリコンを装填・溶解した後、６インチ
サイズのシリコン単結晶を０．８〜１．３ｍｍ／分の引
き上げ速度で引き上げたところ、その冷却速度は、表１
に示すような範囲となった。
【００４０】このシリコン単結晶を、通常の加工方法
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で洗浄した。
洗浄液の温度は、８０℃、１０分間の洗浄を２回行な
い、合計洗浄時間を２０分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
（日立電子エンジニアリング株式会社製ＬＳ６０００）
で測定したところ表１および表２に示すような結果とな
った。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で洗浄した。
洗浄液の温度は、８０℃、１０分間の洗浄を２回行な
い、合計洗浄時間を２０分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
（日立電子エンジニアリング株式会社製ＬＳ６０００）
で測定したところ表１および表２に示すような結果とな
った。
【００４１】また、この６インチサイズのシリコンウェ
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
【００４２】また、同じシリコン単結晶から同様の手法
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００４３】＜比較例２＞図７は、この比較例に適用し
たＣＺ法による引き上げ装置である。同図においては、
ガス導入口（図示せず）および排気口１を備えたチャン
バー２内にグラファイト製ルツボ３を回転自在に配し
て、このルツボ３に石英ガラス製ルツボ４を嵌合してい
る。グラファイト製ルツボ３、石英ガラス製ルツボ４
は、１８インチサイズとした。一方、これらルツボの上
方には、先端部に種結晶をチャック５によって保持する
引き上げワイヤー（図示せず）を配置しており、また、
ルツボの周囲には加熱ヒーター６および炭素繊維製成形
断熱材７を配しており、凝固界面から上に向かって結晶
８を取り囲む形の逆円錘状の輻射スクリーン１３を設置
している。この石英ガラス製ルツボ４に５０ｋｇの多結
晶シリコンを装填・溶解した後、６インチサイズのシリ
コン単結晶を１．３〜１．７ｍｍ／分の引き上げ速度で
引き上げたところ、その冷却速度は、表１に示すような
範囲となった。
たＣＺ法による引き上げ装置である。同図においては、
ガス導入口（図示せず）および排気口１を備えたチャン
バー２内にグラファイト製ルツボ３を回転自在に配し
て、このルツボ３に石英ガラス製ルツボ４を嵌合してい
る。グラファイト製ルツボ３、石英ガラス製ルツボ４
は、１８インチサイズとした。一方、これらルツボの上
方には、先端部に種結晶をチャック５によって保持する
引き上げワイヤー（図示せず）を配置しており、また、
ルツボの周囲には加熱ヒーター６および炭素繊維製成形
断熱材７を配しており、凝固界面から上に向かって結晶
８を取り囲む形の逆円錘状の輻射スクリーン１３を設置
している。この石英ガラス製ルツボ４に５０ｋｇの多結
晶シリコンを装填・溶解した後、６インチサイズのシリ
コン単結晶を１．３〜１．７ｍｍ／分の引き上げ速度で
引き上げたところ、その冷却速度は、表１に示すような
範囲となった。
【００４４】このシリコン単結晶を、通常の加工方法
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．２：１：１０）で洗浄
した。洗浄液の温度は、８０℃、１０分間の洗浄を２回
行ない、合計洗浄時間を２０分とした。このウェーハに
発生したエッチピットを、レーザー式パーティクルカウ
ンタ（日立電子エンジニアリング株式会社製ＬＳ６００
０）で測定したところ表１および表２に示すような結果
となった。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．２：１：１０）で洗浄
した。洗浄液の温度は、８０℃、１０分間の洗浄を２回
行ない、合計洗浄時間を２０分とした。このウェーハに
発生したエッチピットを、レーザー式パーティクルカウ
ンタ（日立電子エンジニアリング株式会社製ＬＳ６００
０）で測定したところ表１および表２に示すような結果
となった。
【００４５】また、この６インチサイズのシリコンウェ
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
ーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径５ｍｍの２層
ゲート電極を２００個形成し、このＭＯＳダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各
ステップ２００ｍｓｅｃの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が１μＡ／
ｃｍ2 になったときの印加電圧の値を、６ＭＶ／ｃｍ以
下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの
範囲に分類し、表２に示した。
【００４６】また、同じシリコン単結晶から同様の手法
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
で６インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール１．３μｍのダイナミッ
ク型ＲＡＭを２００個形成し、リフレッシュ時間（ある
電荷注入から次の電荷注入までの時間）を５１２サイク
ル／８ｍｓｅｃとし、ビット不良を測定したところ、リ
フレッシュ不良率は表２に示すとおりとなった。
【００４７】
【表１】
【００４８】
【表２】
【００４９】
【発明の効果】本発明のシリコンウェーハは、デバイス
形成時に酸化膜絶縁耐圧不良やｐｎ接合リーク不良を引
き起こすような有害な欠陥が少ないシリコンウェーハで
あり、特に、集積度の高いデバイスを歩留りよく製造す
るのに好適なものである。
形成時に酸化膜絶縁耐圧不良やｐｎ接合リーク不良を引
き起こすような有害な欠陥が少ないシリコンウェーハで
あり、特に、集積度の高いデバイスを歩留りよく製造す
るのに好適なものである。
【００５０】また、本発明の結晶欠陥評価方法によれ
ば、市販のレーザー式パーティクルカウンタさえあれば
複雑な熱処理を施すことなく容易かつ簡便に、しかも、
非破壊でシリコンウェーハの電気的特性を評価すること
ができる。従って、例えば、シリコン製造段階で、シリ
コンウェーハの品質管理や出荷検査にこの方法を使え
ば、その歩留り向上が図られるし、また、デバイス製造
段階では、使用前のシリコンウェーハを、予め本発明の
評価方法によりウェーハを選別・グレード分けし、デバ
イスの集積度ごとに使い分けすることができるので、全
体として、高いデバイス歩留りを得ることができる。
ば、市販のレーザー式パーティクルカウンタさえあれば
複雑な熱処理を施すことなく容易かつ簡便に、しかも、
非破壊でシリコンウェーハの電気的特性を評価すること
ができる。従って、例えば、シリコン製造段階で、シリ
コンウェーハの品質管理や出荷検査にこの方法を使え
ば、その歩留り向上が図られるし、また、デバイス製造
段階では、使用前のシリコンウェーハを、予め本発明の
評価方法によりウェーハを選別・グレード分けし、デバ
イスの集積度ごとに使い分けすることができるので、全
体として、高いデバイス歩留りを得ることができる。
【００５１】このように、本発明は、高集積度のデバイ
スを歩留り良く製造するのに貢献する優れた発明であ
る。
スを歩留り良く製造するのに貢献する優れた発明であ
る。
【図１】は、本発明の実施例１において用いられた単結
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
【図２】は、本発明の実施例２において用いられた単結
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
【図３】は、本発明の実施例３において用いられた単結
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
【図４】は、本発明の実施例４において用いられた単結
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
【図５】は、本発明の実施例５において用いられた単結
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
【図６】は、比較例１において用いられた単結晶引上げ
装置の概略構成を示す図。
装置の概略構成を示す図。
【図７】は、比較例２において用いられた単結晶引上げ
装置の概略構成を示す図。
装置の概略構成を示す図。
１…排気孔 ２…（ドーム型）水
冷チャンバー ３…グラファイト製ルツボ ４…石英ガラス製ル
ツボ ５…種結晶チャック ６…加熱ヒーター ７…断熱材 ８…シリコン単結晶 ９…熱反射材 １０…結晶加熱ヒータ
ー １１…（天井がフラットな）水冷チャンバー １２…断熱材 １３…輻射スクリー
ン
冷チャンバー ３…グラファイト製ルツボ ４…石英ガラス製ル
ツボ ５…種結晶チャック ６…加熱ヒーター ７…断熱材 ８…シリコン単結晶 ９…熱反射材 １０…結晶加熱ヒータ
ー １１…（天井がフラットな）水冷チャンバー １２…断熱材 １３…輻射スクリー
ン
フロントページの続き (56)参考文献 特開 平３−275598（ＪＰ，Ａ) 特開 平４−42893（ＪＰ，Ａ) ＳＡＤＡＭＩＴＳＵ Ｓ．ｅｔ ａ ｌ．，Ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔ ｈｅ Ｇｒｏｗｎ−ｉｎ Ｄｅｆｅｃｔ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｎ Ｇ ｒｏｗｔｈ Ｒａｔｅｓ ｉｎ Ｃｚｏ ｃｈｒａｌｓｋｉ Ｓｉｌｉｃｏｎ，Ｊ ａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｐ ａｒｔ １，Ｖｏｌ．32，Ｎｏ．９Ａ, Ｓｅｐ．1993，3675 − 3681 (58)調査した分野(Int.Cl.7，ＤＢ名) C30B 1/00 - 35/00 ＣＡ（ＳＴＮ) ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 チョクラルスキー法によってシリコン単
結晶が引き上げられ、この単結晶をスライシング、ラッ
ピング、エッチングした後、鏡面研磨して作成するシリ
コンウェーハにおいて、 上記シリコンウェーハをアンモニア系洗浄したとき、シ
リコンウェーハの表面にできるエッチピットのサイズ分
布が、 （０．１３μｍ以上のピット総数）／（０．１１μｍ以
上のピット総数）＞０．３ を満たすことを特徴とするシリコンウェーハ。 - 【請求項２】 チョクラルスキー法によってシリコン単
結晶が引き上げられ、この単結晶をスライシング、ラッ
ピング、エッチングした後、鏡面研磨して作成するシリ
コンウェーハにおいて、 上記シリコンウェーハをアンモニア系洗浄したとき、シ
リコンウェーハの表面にできるエッチピットのサイズ分
布が、 （０．１３μｍ以上のピット総数）／（０．１０μｍ以
上のピット総数）＞０．２ を満たすことを特徴とするシリコンウェーハ。 - 【請求項３】 チョクラルスキー法によってシリコン単
結晶を引き上げる方法において、凝固後の単結晶の冷却
過程の１２００℃から９５０℃の間の冷却速度を２．０
℃／分以下とし、かつ、１２００℃から９５０℃の間の
冷却速度の最小値を１．０℃／分以下０．４℃／分以上
とし、なおかつ、９５０℃から８００℃の間の冷却速度
を０．６℃／分以上とすることを特徴とする請求項１ま
たは２に記載のシリコン単結晶の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00282694A JP3276500B2 (ja) | 1994-01-14 | 1994-01-14 | シリコンウェーハとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00282694A JP3276500B2 (ja) | 1994-01-14 | 1994-01-14 | シリコンウェーハとその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001345192A Division JP3683846B2 (ja) | 2001-11-09 | 2001-11-09 | シリコンウェーハの品質評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07206591A JPH07206591A (ja) | 1995-08-08 |
| JP3276500B2 true JP3276500B2 (ja) | 2002-04-22 |
Family
ID=11540227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00282694A Expired - Fee Related JP3276500B2 (ja) | 1994-01-14 | 1994-01-14 | シリコンウェーハとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276500B2 (ja) |
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| KR20040065306A (ko) | 1997-04-09 | 2004-07-21 | 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 | 저결함 밀도의 베이컨시가 지배적인 실리콘의 제조 방법 |
| CN1316072C (zh) | 1997-04-09 | 2007-05-16 | Memc电子材料有限公司 | 低缺陷密度、理想氧沉淀的硅 |
| US6379642B1 (en) | 1997-04-09 | 2002-04-30 | Memc Electronic Materials, Inc. | Vacancy dominated, defect-free silicon |
| JPH10335402A (ja) * | 1997-06-02 | 1998-12-18 | Mitsubishi Electric Corp | 半導体ウェーハの評価方法及び半導体装置の製造方法及びその方法により製造された半導体装置 |
| WO1999057344A1 (fr) * | 1998-05-01 | 1999-11-11 | Nippon Steel Corporation | Plaquette de semi-conducteur en silicium et son procede de fabrication |
| DE69901115T2 (de) | 1998-06-26 | 2002-12-19 | Memc Electronic Materials, Inc. | Verfahren zur herstellung fehlerfreier siliziumkristalle von willkürlichem grossen durchmesser |
| US6416836B1 (en) | 1998-10-14 | 2002-07-09 | Memc Electronic Materials, Inc. | Thermally annealed, low defect density single crystal silicon |
| EP1133590B1 (en) | 1998-10-14 | 2003-12-17 | MEMC Electronic Materials, Inc. | Epitaxial silicon wafers substantially free of grown-in defects |
| US7105050B2 (en) | 2000-11-03 | 2006-09-12 | Memc Electronic Materials, Inc. | Method for the production of low defect density silicon |
| DE10107150C2 (de) * | 2001-02-15 | 2003-02-06 | Infineon Technologies Ag | Verfahren zum Freilegen von polykristallinen Bereichen auf beschädigten oder strukturell entarteten Oxidinseln in einem Halbleitersubstrat |
| EP2027312B1 (en) | 2006-05-19 | 2015-02-18 | MEMC Electronic Materials, Inc. | Controlling agglomerated point defect and oxygen cluster formation induced by the lateral surface of a silicon single crystal during cz growth |
| JP2009035481A (ja) * | 2008-09-24 | 2009-02-19 | Shin Etsu Handotai Co Ltd | シリコン単結晶ウエーハ |
-
1994
- 1994-01-14 JP JP00282694A patent/JP3276500B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＳＡＤＡＭＩＴＳＵ Ｓ．ｅｔ ａｌ．，Ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔｈｅ Ｇｒｏｗｎ−ｉｎ Ｄｅｆｅｃｔ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｎ Ｇｒｏｗｔｈ Ｒａｔｅｓ ｉｎ Ｃｚｏｃｈｒａｌｓｋｉ Ｓｉｌｉｃｏｎ，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｐａｒｔ １，Ｖｏｌ．３２，Ｎｏ．９Ａ，Ｓｅｐ．１９９３，３６７５ − ３６８１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07206591A (ja) | 1995-08-08 |
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