JPH07206591A - シリコンウェーハとその製造方法および品質評価方法 - Google Patents
シリコンウェーハとその製造方法および品質評価方法Info
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- JPH07206591A JPH07206591A JP282694A JP282694A JPH07206591A JP H07206591 A JPH07206591 A JP H07206591A JP 282694 A JP282694 A JP 282694A JP 282694 A JP282694 A JP 282694A JP H07206591 A JPH07206591 A JP H07206591A
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Abstract
するために好適なシリコンウェーハを提供することを目
的とする。 【構成】 CZ法によってシリコン単結晶が引き上げら
れ、この単結晶をスライシング、ラッピング、エッチン
グした後、鏡面研磨して作製するシリコンウェーハにお
いて、凝固後のシリコン単結晶の冷却速度をコントロー
ルすることにより、アンモニア系洗浄したときに表面に
できるエッチピットのサイズ分布が、(0.13μm以
上のピット総数)/(0.11μm以上のピット総数)
>0.3を満たすようにする。
Description
に用いられるシリコンウェーハ、なかでも、とりわけ集
積度の高い1M以上の集積回路用のシリコンウェーハに
関するものである。
ェーハは、チョクラルスキー法(以下、CZ法と記す
る。)によって引き上げられたシリコン単結晶をスライ
ス、ラップ、エッチングした後、鏡面研磨し、最終的
に、表面の汚染およびパーティクルを除去するために、
洗浄を行って出荷されている。
は、例えば特開平3−275598号公報に述べられて
いるように、多数の微小なエッチピットが存在すること
が知られている。同公報では、このエッチピットを形成
する欠陥がOSF(酸化誘起積層欠陥:Oxidation indu
ced Stacking Fault)とは異質のものであること、ま
た、このエッチピットはパーティクルカウンタで測定可
能であること、0.2μm以上のピットが存在するウェ
ーハは、4MB DRAM以上の集積回路には使用でき
ないこと、0.2μm以上のピットをなくすためには、
融液が固化した段階から900℃までを1.2℃/分以
上の冷却速度で結晶を冷却すべきことを述べている。
42893号公報がある。この公報では、このエッチピ
ットがウェーハの電気的特性を損なうこと、0.2μm
程度のエッチピットをなくすために、引き上げられたシ
リコン単結晶が冷却される際、1200℃から800℃
の間を0.4℃/分よりも小さい速度で冷却されるべき
ことを提案している。
回路の集積度が上がってきた現在、0.2μm以上のピ
ットをなくしただけでは、十分なデバイス歩留りが得ら
れないことが明らかとなってきた。例えば、16MB
DRAM用のシリコンウェーハとして0.2μm以上の
ピットのないウェーハを用いても十分に高い歩留りは得
られず、また、4MB DRAM、1MB DRAMに
ついても、0.2μm以上のピットのないウェーハを用
いても、デバイスプロセスとウェーハの適合性の良し悪
しによっては、常に良好な歩留りが得られるとは限らな
いことが明かとなった。そのため、電気的特性に優れ、
高いデバイス歩留りを得られるシリコンウェーハの提供
が切望されるようになった。
が向上していった場合、上記の従来技術では、十分に高
いデバイス歩留りは得られないことが予想され、この点
からも、電気的特性に優れたシリコンウェーハの提供が
望まれている。
に用いた場合にも、高いデバイス歩留りを得られる電気
的性能に優れた高品質のシリコンウェーハを提供するこ
とを目的としている。
ってシリコン単結晶が引き上げられ、この単結晶をスラ
イシング、ラッピング、エッチングした後、鏡面研磨し
て作成するシリコンウェーハにおいて、上記シリコンウ
ェーハをアンモニア系洗浄したとき、シリコンウェーハ
の表面にできるエッチピットのサイズ分布が、 (0.13μm以上のピット総数)/(0.11μm以
上のピット総数)>0.3 または、 (0.13μm以上のピット総数)/(0.10μm以
上のピット総数)>0.2 を満たすような電気的性能に優れた高品質のシリコンウ
ェーハを提供するものである。
ッチピットとデバイス歩留りの関係について、注意深く
研究を重ねた結果、高集積度のデバイス歩留りを左右す
る要因は、単に0.2μm以上の大きなエッチピットを
形成する結晶欠陥のみならず、それよりも小さなエッチ
ピットを形成する結晶欠陥も、デバイス歩留りに影響を
与えうることを見いだした。以下、本発明の作用を、デ
バイス歩留りに対して重要なゲート酸化膜の絶縁耐圧と
pn接合リークについて、エッチピットを形成する結晶
欠陥との関連において、詳述する。
のSiを1000℃前後の酸素雰囲気下で酸化し、Si
O2 とするものであり、シリコンウェーハ中に結晶欠陥
が存在すると、それがゲート酸化膜内の介在物、すなわ
ちウイークスポットとなり、絶縁耐圧を劣化させること
が知られている。しかるに、最近のデバイスの高集積化
に伴い、シリコンウェーハ上へのデバイス形成時のゲー
ト酸化膜厚さは、薄くなっており、従来の25〜15n
m程度の厚さだったものが、最近の4M、16MDRA
Mでは、10nm〜数nmになろうとしている。これに
ともない、ゲート酸化膜の絶縁耐圧を劣化させる結晶欠
陥についても、従来より小さなサイズのものが問題視さ
れるようになってきた。具体的には、ゲート酸化膜厚が
20nmのときには、12nm程度の大きさの結晶欠陥
まで許容されていたものが、ゲート酸化膜厚が10nm
になると、5nm程度の大きさまでしか許容されなくな
ってきた(例えば、K.Yamabe,Y.Ozaw
a,S.Nadaharaand K.Imai:”T
hermally Grown SiliconDio
xid with Higt Reliabilit
y”,Semiconductor Silicon
pp.346−363(1990)参照)。もし、これ
を上回るサイズの欠陥が、酸化膜中に存在すると、スイ
ッチング動作不良等の不良を起こし、結果として、デバ
イス歩留りを低下させることとなる。
デバイスが高集積化してくると、メモリ1個当たりのキ
ャパシタ面積が減少して容量の絶対値が小さくなるこ
と、および、デバイスに対する低電力化ニーズからリフ
レッシュ動作(記憶を保持し続けるために電荷を適時注
入すること)の時間間隔を長くしなければならないこと
から、僅かなリーク電流も防止しなければならなくなっ
てきた。しかるに、このpn接合界面の空乏層内に金属
汚染や結晶欠陥の作る深い準位(電子−正孔対の生成・
再結合中心を形成するバンドギャップ中心近傍に位置す
る準位の)があると、これを通して、リーク電流が僅か
ずつではあるが流れ、電荷を漏洩してしまうのである。
pn接合リーク防止に対しては、従来から、クリーン度
を上げ金属汚染を防止することが行なわれてきたが、今
後は、シリコンウェーハの結晶欠陥についてもこれを極
力少なくして、リーク原因を減らすべきことが要求され
ている。
リコン単結晶を引き上げて、0.2μm以下のエッチピ
ットについて調べてみると、単結晶の引き上げ条件によ
って、大小さまざまな分布ができることがわかった。さ
らに、これらのシリコン単結晶から作製したシリコンウ
ェーハを用いて、デバイス歩留りとの関係を調べてみる
と、そのなかでも、アンモニア系洗浄したときに、比較
的大きなサイズのピットを生成させる欠陥はデバイス歩
留りに対する悪影響が小さく、比較的小さなサイズのピ
ットを形成させる欠陥はデバイス歩留りに対する悪影響
が大きいことがわかった。
質、デバイス歩留りに対する影響については、以下のよ
うに説明できる。即ち、凝固界面で導入された格子間シ
リコンと空孔は、その後の冷却過程で、過飽和となり、
相互に反応・凝集・合体したり、また、同じく過飽和と
なった酸素と複合体を作る。これらの欠陥が、アンモニ
ア系洗浄で選択的にエッチングされて、エッチピットを
形成するのであるが、エッチピットの大きさはこれらの
欠陥のサイズと形態に依存して決まる。本発明者らの実
験によると、アンモニア系洗浄したとき、比較的大きな
サイズのエッチピットを形成させるような欠陥(概ね、
0.13μm以上のエッチピットを形成させる欠陥)は
熱処理により、容易に溶解消滅しやすいという特性を持
つ。このことから、デバイスプロセスにおける900℃
から1000℃程度の酸化膜形成プロセスや、1100
℃から1250℃程度のウエル拡散プロセスにおいて、
比較的容易に、シュリンク・消滅するため、酸化膜内に
介在物を残さないし、また、pn接合界面の空乏層内に
結晶欠陥起因の深い準位を残さない。従って、このよう
な欠陥が、デバイスプロセス前のシリコン単結晶または
シリコンウェーハに存在していたとしても、デバイスプ
ロセス中に、消滅してしまうため、悪影響を与えず、結
果として、高いデバイス歩留りを与える。
トを形成させるような欠陥(概ね、0.13μm以下の
エッチピットを形成させる欠陥)は熱処理に対して安定
であるため、デバイスプロセスにおける900℃から1
000℃程度の酸化膜形成プロセスや、1100℃から
1250℃程度のウエル拡散プロセスにおいても溶解し
にくいため、酸化膜内に介在物を残したり、また、pn
接合界面の空乏層内に結晶欠陥起因の深い準位を残す。
そのため、このような欠陥を多数含有したシリコンウェ
ーハを基板としてその上にデバイスを形成すると、酸化
膜耐圧の絶縁不良を起こしたり、リーク電流が多くてリ
フレッシュ不良率が高くなるという弊害が出てきて、結
果として、デバイス歩留りが低下してしまう。
てであるが、これは、シリコン単結晶の引き上げにおい
て、凝固後の単結晶の冷却速度を所定の範囲に制御する
ことにより可能であることを本発明者らは見いだした。
例えば、凝固後の単結晶の冷却過程の1200℃から9
50℃の冷却速度を小さくすると、0.13μm以上の
エッチピットを形成する結晶欠陥が増加し、また、95
0℃から800℃の冷却速度を大きくすると0.13μ
m以下のエッチピットを形成する結晶欠陥が増加する。
ための好適な冷却速度の範囲は、凝固後の単結晶の冷却
過程の1200℃から950℃の間の冷却速度を2.0
℃//分以下とし、かつ、1200℃から950℃の間
の冷却速度の最小値を1.0℃/分以下とすることであ
り、更に好ましくは、凝固後の単結晶の冷却過程の12
00℃から950℃の間の冷却速度を2.0℃/分以下
とし、かつ、1200℃から950℃の間の冷却速度の
最小値を1.0℃/分以下0.4℃/分以上とすること
である。最低の冷却速度を0.4℃/分以上とする理由
は、これ以上、冷却速度を下げても効果は大きくならな
いこと、極端に冷却温度を下げるとその影響を受けて、
引き上げ速度の低下と生産性の低下をきたしてしまうこ
とによる。
は、凝固後の単結晶の冷却過程の1200℃から950
℃の間の冷却速度を2.0℃/分以下とし、かつ、凝固
後の単結晶の冷却過程の1200℃から950℃の間の
冷却速度の最小値を1.0℃/分以下0.4℃/分以上
とし、なおかつ、950℃から800℃の間の冷却速度
を0.6℃/分以上とすることである。950℃から8
00℃の間の冷却速度を規定する理由は、前述の説明の
とおりで、0.13μm以下のエッチピットを形成する
結晶欠陥を増加させないためである。
10μmとするか、0.11μmとするかについては、
使用するパーティクルカウンタの分解能により使い分け
ればよく、本質的には、0.13μmを境にして、それ
より大きなエッチピットを形成させるような欠陥はデバ
イス歩留りへの悪影響が少なく、それより小さなエッチ
ピットを形成させるような欠陥はデバイス歩留りへの悪
影響が大きいと考えればよい。
き上げ装置である。同図においては、ガス導入口(図示
せず)および排気口1を備えたチャンバー2内にグラフ
ァイト製ルツボ3を回転自在に配置し、このルツボ3に
石英ガラス製ルツボ4を嵌合している。グラファイト製
ルツボ3、石英ガラス製ルツボ4は、16インチサイズ
とした。一方、これらルツボの上方には、先端部に種結
晶をチャック5によって保持する引き上げワイヤー(図
示せず)を配置しており、また、ルツボの周囲には加熱
ヒーター6および炭素繊維製成形断熱材7を配してい
る。さらに、凝固後にシリコン単結晶の冷却速度を所定
範囲に制御するために、炉内のシリコン単結晶8を囲む
ような配置で下拡がりの熱反射材9を取り付けた。熱反
射材9は、炭素繊維製成形断熱材で作製してある。この
石英ガラス製ルツボ4に45kgの多結晶シリコンを装
填・溶解した後、6インチサイズのシリコン単結晶を
1.0〜1.2mm/分の引き上げ速度で引き上げたと
ころ、その冷却速度は、表1に示すような範囲に制御で
きた。
で、スライス・面取り・ラッピング・エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=1:1:5)で洗浄した。
洗浄液の温度は、80℃、10分間の洗浄を2回行な
い、合計洗浄時間を20分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
(日立電子エンジニアリング株式会社製LS6000)
で測定したところ表1および表2に示すような結果とな
った。
ーハ上に厚さ約25nmの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径5mmの2層
ゲート電極を200個形成し、このMOSダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で0.25MV/cmずつ、各
ステップ200msecの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が1μA/
cm2 になったときの印加電圧の値を、6MV/cm以
下、6〜8MV/cm、8MV/cm以上という3つの
範囲に分類し、表2に示した。
で6インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを200個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
Z法による引き上げ装置である。同図においては、ガス
導入口(図示せず)および排気口1を備えたチャンバー
2内にグラファイト製ルツボ3を回転自在に配置し、こ
のルツボ3に石英ガラス製ルツボ4を嵌合している。グ
ラファイト製ルツボ3、石英ガラス製ルツボ4は、18
インチサイズとした。一方、これらルツボの上方には、
先端部に種結晶をチャック5によって保持する引き上げ
ワイヤー(図示せず)を配置しており、また、ルツボの
周囲には、加熱ヒーター6および炭素繊維製成形断熱材
7を配している。さらに、凝固後のシリコン単結晶の冷
却速度を所定範囲に制御するために、炉内のシリコン単
結晶8を囲むような配置で内径300mm、高さ100
mmのサイズの結晶加熱ヒーター10を取り付け、引き
上げの頭部形成から尾部形成までの全期間にわたって7
kwの電力を投入した。この石英ガラス製ルツボ4に5
5kgの多結晶シリコンを装填・溶解した後、8インチ
サイズのシリコン単結晶を0.8〜1.0mm/分の引
き上げ速度で引き上げたところ、その冷却速度は、表1
に示すような範囲に制御できた。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=0.2:1:10)で洗浄
した。洗浄液の温度は、80℃、10分間の洗浄を2回
行ない、合計洗浄時間を20分とした。このウェーハに
発生したエッチピットを、レーザー式パーティクルカウ
ンタ(日立電子エンジニアリング株式会社製LS600
0)で測定したところ表1および表2に示すような結果
となった。
ーハ上に厚さ約25nmの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径5mmの2層
ゲート電極を368個形成し、このMOSダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電解換算で0.25MV/cmずつ、各
ステップ200msecの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が1μA/
cm2 になったときの印加電圧の値を、6MV/cm以
下、6〜8MV/cm、8MV/cm以上という3つの
範囲に分類し、表2に示した。
で8インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを368個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
Z法による引き上げ装置である。同図においては、ガス
導入口(図示せず)および排気口1を備えたチャンバー
11内にグラファイト製ルツボ3を回転自在に配置し、
このルツボ3に石英ガラス製ルツボ4を嵌合している。
グラファイト製ルツボ3、石英ガラス製ルツボ4は、1
8インチサイズとした。一方、これらルツボの上方に
は、先端部に種結晶をチャック5によって保持する引き
上げワイヤー(図示せず)を配置しており、また、ルツ
ボの周囲には加熱ヒーター6および炭素繊維製成形断熱
材7を配している。さらに、凝固後にシリコン単結晶の
冷却速度を所定範囲に制御するために、炉内のシリコン
単結晶8を囲むような配置で内径260mm、高さ10
0mmのサイズの結晶加熱ヒーター10を取り付け、引
き上げの頭部形成から尾部形成までの全期間にわたって
15kwの電力を投入した。また、この引き上げ装置の
水冷チャンバー11は、結晶加熱ヒーター10直上から
結晶が冷却されるように主部がドーム状ではなく、直角
に形成されている。この石英ガラス製ルツボ4に50k
gの多結晶シリコンを装填・溶解した後、6インチサイ
ズのシリコン単結晶を0.9〜1.1mm/分の引上げ
速度で引上げたところ、その冷却速度は、表1に示すよ
うな範囲に制御できた。
で、スライス・面取り・ラッピング・エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=3:1:5)で洗浄した。
洗浄液の温度は、80℃、10分間の洗浄を2回行な
い、合計洗浄時間を20分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
(日立電子エンジニアリング株式会社製LS6000)
で測定したところ表1および表2に示すような結果とな
った。
ーハ上に厚さ約25nmの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径5mmの2層
ゲート電極を200個形成し、このMOSダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で0.25MV/cmずつ、各
ステップ200msecの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が1μA/
cm2 になったときの印加電圧の値を、6MV/cm以
下、6〜8MV/cm、8MV/cm以上という3つの
範囲に分類し、表2に示した。
で6インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを200個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
Z法による引き上げ装置である。同図においては、ガス
導入口(図示せず)および排気口1を備えたチャンバー
2内にグラファイト製ルツボ3を回転自在に配して、こ
のルツボ3に石英ガラス製ルツボ4を嵌合している。グ
ラファイト製ルツボ3、石英ガラス製ルツボ4は、22
インチサイズとした。一方、これらルツボの上方には、
先端部に種結晶をチャック5によって保持する引き上げ
ワイヤー(図示せず)を配置しており、また、ルツボの
周囲には加熱ヒーター6および炭素繊維製成形断熱材7
を配している。さらに、凝固後にシリコン単結晶の冷却
速度を所定範囲に制御するために、炉内のシリコン単結
晶8を囲むような配置で内径280mm、高さ70mm
のサイズの結晶加熱ヒーター10を取り付け、引き上げ
の頭部形成から尾部形成までの全期間にわたって15k
wの電力を投入した。また、ヒーターの熱が効率よくシ
リコン結晶8に当たるように、保温材12をヒーターを
取り巻くように配してある。この石英ガラス製ルツボ4
に100kgの多結晶シリコンを装填・溶解した後、8
インチサイズのシリコン単結晶を0.7〜0.9mm/
分の引上速度で引き上げたところ、その冷却速度は、表
1に示すような範囲に制御できた。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=1:1:5)で洗浄した。
洗浄液の温度は、80℃、5分間の洗浄を4回行ない、
合計洗浄時間を20分とした。このウェーハに発生した
エッチピットを、レーザー式パーティクルカウンタ(日
立電子エンジニアリング株式会社製LS6000)で測
定したところ表1および表2に示すような結果となっ
た。
ーハ上に、厚さ約25nmの酸化膜をつけ、その上に上
層がアルミニウム、下層がドープされた直径5mmの2
層ゲート電極を368個形成し、このMOSダイオード
のそれぞれについて、基板シリコンから多数キャリアが
注入される極性の直流電圧をアルミニウム層と基板シリ
コンの裏面の電極間に印加し、その電圧をステップ的
に、酸化膜にかかる電界換算で0.25MV/cmず
つ、各ステップ200msecの保持時間で次第に高く
していった場合のリーク電流を測定し、リーク電流が1
μA/cm2 になったときの印加電圧の値を、6MV/
cm以下、6〜8MV/cm、8MV/cm以上という
3つの範囲に分類し、表2に示した。
で8インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを368個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
Z法による引き上げ装置である。同図においては、ガス
導入口(図示せず)および排気口1を備えたチャンバー
11内にグラファイト製ルツボ3を回転自在に配して、
このルツボ3に石英ガラス製ルツボ4を嵌合している。
グラファイト製ルツボ3、石英ガラス製ルツボ4は、2
0インチサイズとした。一方、これらルツボの上方に
は、先端部に種結晶をチャック5によって保持する引き
上げワイヤー(図示せず)を配置しており、また、ルツ
ボの周囲には加熱ヒーター6および炭素繊維製成形断熱
材7を配してある。凝固界面から上に向かって結晶8を
取り囲む形の逆円錘状の輻射スクリーン13を配置して
いる。さらに、凝固後のシリコン単結晶の冷却速度を所
定範囲に制御するために、炉内のシリコン単結晶8を囲
むような配置で内径260mm、高さ100mmのサイ
ズの結晶加熱ヒーター10を、引上の頭部形成から尾部
形成までの全期間にわたって15kwの電力を投入し
た。また、ヒーターの熱が効率よくシリコン結晶8に当
たるように、保温材12をヒーターを取り巻くように配
してある。さらにこの引上装置の水冷チャンバー11
は、結晶加熱ヒーター10直上から結晶が冷却されるよ
うに、主部がドーム状ではなく、直角に形成されてい
る。この石英ガラス製ルツボ4に75kgの多結晶シリ
コンを装填・溶解した後、6インチサイズのシリコン単
結晶を0.8〜1.0mm/分の引き上げ速度で引き上
げたところ、その冷却速度は、表1に示すような範囲に
制御できた。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=0.3:1:10)で洗浄
した。洗浄液の温度は、80℃、20分間の洗浄を1回
行なった。このウェーハに発生したエッチピットを、レ
ーザー式パーティクルカウンタ(日立電子エンジニアリ
ング株式会社製LS6000)で測定したところ表1お
よび表2に示すような結果となった。
ーハ上に厚さ約25nmの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径5mmの2層
ゲート電極を200個形成し、このMOSダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で0.25MV/cmずつ、各
ステップ200msecの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が1μA/
cm2 になったときの印加電圧の値を、6MV/cm以
下、6〜8MV/cm、8MV/cm以上という3つの
範囲に分類し、表2に示した。
で6インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを200個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
たCZ法による引き上げ装置である。同図においては、
ガス導入口(図示せず)および排気口1を備えたチャン
バー2内にグラファイト製ルツボ3を回転自在に配し
て、このルツボ3に石英ガラス製ルツボ4を嵌合してい
る。グラファイト製ルツボ3、石英ガラス製ルツボ4
は、16インチサイズとした。一方、これらルツボの上
方には、先端部に種結晶をチャック5によって保持する
引き上げワイヤー(図示せず)を配置しており、また、
ルツボの周囲には加熱ヒーター6および炭素繊維製成形
断熱材7を配してある。この石英ガラス製ルツボ4に4
5kgの多結晶シリコンを装填・溶解した後、6インチ
サイズのシリコン単結晶を0.8〜1.3mm/分の引
き上げ速度で引き上げたところ、その冷却速度は、表1
に示すような範囲となった。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=1:1:5)で洗浄した。
洗浄液の温度は、80℃、10分間の洗浄を2回行な
い、合計洗浄時間を20分とした。このウェーハに発生
したエッチピットを、レーザー式パーティクルカウンタ
(日立電子エンジニアリング株式会社製LS6000)
で測定したところ表1および表2に示すような結果とな
った。
ーハ上に厚さ約25nmの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径5mmの2層
ゲート電極を200個形成し、このMOSダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で0.25MV/cmずつ、各
ステップ200msecの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が1μA/
cm2 になったときの印加電圧の値を、6MV/cm以
下、6〜8MV/cm、8MV/cm以上という3つの
範囲に分類し、表2に示した。
で6インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを200個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
たCZ法による引き上げ装置である。同図においては、
ガス導入口(図示せず)および排気口1を備えたチャン
バー2内にグラファイト製ルツボ3を回転自在に配し
て、このルツボ3に石英ガラス製ルツボ4を嵌合してい
る。グラファイト製ルツボ3、石英ガラス製ルツボ4
は、18インチサイズとした。一方、これらルツボの上
方には、先端部に種結晶をチャック5によって保持する
引き上げワイヤー(図示せず)を配置しており、また、
ルツボの周囲には加熱ヒーター6および炭素繊維製成形
断熱材7を配しており、凝固界面から上に向かって結晶
8を取り囲む形の逆円錘状の輻射スクリーン13を設置
している。この石英ガラス製ルツボ4に50kgの多結
晶シリコンを装填・溶解した後、6インチサイズのシリ
コン単結晶を1.3〜1.7mm/分の引き上げ速度で
引き上げたところ、その冷却速度は、表1に示すような
範囲となった。
で、スライス、面取り、ラッピング、エッチングの後、
鏡面研磨を行ない、最後に、アンモニア系洗浄液(NH
4 OH:H2 O2 :H2 O=0.2:1:10)で洗浄
した。洗浄液の温度は、80℃、10分間の洗浄を2回
行ない、合計洗浄時間を20分とした。このウェーハに
発生したエッチピットを、レーザー式パーティクルカウ
ンタ(日立電子エンジニアリング株式会社製LS600
0)で測定したところ表1および表2に示すような結果
となった。
ーハ上に厚さ約25nmの酸化膜をつけ、その上に上層
がアルミニウム、下層がドープされた直径5mmの2層
ゲート電極を200個形成し、このMOSダイオードの
それぞれについて、基板シリコンから多数キャリアが注
入される極性の直流電圧をアルミニウム層と基板シリコ
ンの裏面の電極間に印加し、その電圧をステップ的に、
酸化膜にかかる電界換算で0.25MV/cmずつ、各
ステップ200msecの保持時間で次第に高くしてい
った場合のリーク電流を測定し、リーク電流が1μA/
cm2 になったときの印加電圧の値を、6MV/cm以
下、6〜8MV/cm、8MV/cm以上という3つの
範囲に分類し、表2に示した。
で6インチサイズの鏡面研磨シリコンウェーハを作製
し、その上に、デザインルール1.3μmのダイナミッ
ク型RAMを200個形成し、リフレッシュ時間(ある
電荷注入から次の電荷注入までの時間)を512サイク
ル/8msecとし、ビット不良を測定したところ、リ
フレッシュ不良率は表2に示すとおりとなった。
形成時に酸化膜絶縁耐圧不良やpn接合リーク不良を引
き起こすような有害な欠陥が少ないシリコンウェーハで
あり、特に、集積度の高いデバイスを歩留りよく製造す
るのに好適なものである。
ば、市販のレーザー式パーティクルカウンタさえあれば
複雑な熱処理を施すことなく容易かつ簡便に、しかも、
非破壊でシリコンウェーハの電気的特性を評価すること
ができる。従って、例えば、シリコン製造段階で、シリ
コンウェーハの品質管理や出荷検査にこの方法を使え
ば、その歩留り向上が図られるし、また、デバイス製造
段階では、使用前のシリコンウェーハを、予め本発明の
評価方法によりウェーハを選別・グレード分けし、デバ
イスの集積度ごとに使い分けすることができるので、全
体として、高いデバイス歩留りを得ることができる。
スを歩留り良く製造するのに貢献する優れた発明であ
る。
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
晶引上げ装置の概略構成を示す図。
装置の概略構成を示す図。
装置の概略構成を示す図。
冷チャンバー 3…グラファイト製ルツボ 4…石英ガラス製ル
ツボ 5…種結晶チャック 6…加熱ヒーター 7…断熱材 8…シリコン単結晶 9…熱反射材 10…結晶加熱ヒータ
ー 11…(天井がフラットな)水冷チャンバー 12…断熱材 13…輻射スクリー
ン
Claims (6)
- 【請求項1】 チョクラルスキー法によってシリコン単
結晶が引き上げられ、この単結晶をスライシング、ラッ
ピング、エッチングした後、鏡面研磨して作成するシリ
コンウェーハにおいて、上記シリコンウェーハをアンモ
ニア系洗浄したとき、シリコンウェーハの表面にできる
エッチピットのサイズ分布が、 (0.13μm以上のピット総数)/(0.11μm以
上のピット総数)>0.3 を満たすことを特徴とするシリコンウェーハ。 - 【請求項2】 チョクラルスキー法によってシリコン単
結晶が引き上げられ、この単結晶をスライシング、ラッ
ピング、エッチングした後、鏡面研磨して作成するシリ
コンウェーハにおいて、上記シリコンウェーハをアンモ
ニア系洗浄したとき、シリコンウェーハの表面にできる
エッチピットのサイズ分布が、 (0.13μm以上のピット総数)/(0.10μm以
上のピット総数)>0.2 を満たすことを特徴とするシリコンウェーハ。 - 【請求項3】 チョクラルスキー法によってシリコン単
結晶を引き上げる方法において、凝固後の単結晶の冷却
過程の1200℃から950℃の間の冷却速度を2.0
℃/分以下とし、かつ、1200℃から950℃の間の
冷却速度の最小値を1.0℃/分以下とすることを特徴
とする請求項1または2に記載のシリコン単結晶の製造
方法。 - 【請求項4】 チョクラルスキー法によってシリコン単
結晶を引き上げる方法において、凝固後の単結晶の冷却
過程の1200℃から950℃の間の冷却速度を2.0
℃/分以下とし、かつ、1200℃から950℃の間の
冷却速度の最小値を1.0℃/分以下0.4℃/分以上
とすることを特徴とする請求項1または2に記載のシリ
コン単結晶の製造方法。 - 【請求項5】 チョクラルスキー法によってシリコン単
結晶を引き上げる方法において、凝固後の単結晶の冷却
過程の1200℃から950℃の間の冷却速度を2.0
℃/分以下とし、かつ、1200℃から950℃の間の
冷却速度の最小値を1.0℃/分以下0.4℃/分以上
とし、なおかつ、950℃から800℃の間の冷却速度
を0.6℃/分以上とすることを特徴とする請求項1ま
たは2に記載のシリコン単結晶の製造方法。 - 【請求項6】 チョクラルスキー法によって引き上げら
れたシリコン単結晶から所定の厚さにウェーハを切り出
し、ラッピング、エッチング、鏡面研磨した後、アンモ
ニア系洗浄を施し、表面に現れたエッチピットのサイズ
と個数を測定し、 (0.13μm以上のピット総数)/(0.11μm以
上のピット総数) または (0.13μm以上のピット総数)/(0.10μm以
上のピット総数) の比率を算出することによりシリコンウェーハ中の結晶
欠陥の質と電気的特性を評価することを特徴とするシリ
コンウェーハの品質評価方法。
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JP00282694A JP3276500B2 (ja) | 1994-01-14 | 1994-01-14 | シリコンウェーハとその製造方法 |
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WO1999057344A1 (fr) * | 1998-05-01 | 1999-11-11 | Nippon Steel Corporation | Plaquette de semi-conducteur en silicium et son procede de fabrication |
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US6913647B2 (en) | 1998-06-26 | 2005-07-05 | Memc Electronic Materials, Inc. | Process for cooling a silicon ingot having a vacancy dominated region to produce defect free silicon |
US7097718B2 (en) | 1998-10-14 | 2006-08-29 | Memc Electronic Materials, Inc. | Single crystal silicon wafer having an epitaxial layer substantially free from grown-in defects |
US7105050B2 (en) | 2000-11-03 | 2006-09-12 | Memc Electronic Materials, Inc. | Method for the production of low defect density silicon |
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US8216362B2 (en) | 2006-05-19 | 2012-07-10 | Memc Electronic Materials, Inc. | Controlling agglomerated point defect and oxygen cluster formation induced by the lateral surface of a silicon single crystal during CZ growth |
-
1994
- 1994-01-14 JP JP00282694A patent/JP3276500B2/ja not_active Expired - Fee Related
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