JPH0997789A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体のゲート酸化膜形成工程において、ゲ
ート酸化膜形成直前にシリコン表面近傍の無欠陥化と、
かつ重金属汚染、マイクロラフネスの増加を押さえる。
これにより後のプロセスで形成されるゲート酸化膜の膜
質をあげ電気特性を向上させ、半導体の歩留まりを向上
させる。 【解決手段】 シリコンウエーハ１を弱酸化性雰囲気で
入炉し１０００℃以上の高温で熱処理を行う。この時シ
リコンウエーハ表面近傍の微小欠陥２が外方拡散し、か
つシリコンウエーハ１の表面に形成される酸化膜４に重
金属汚染物が取り込まれる。この後雰囲気を水素雰囲気
に変更することによりシリコンウエーハ１の表面に形成
されている酸化膜４を還元し、かつ重金属汚染物３の除
去・洗浄が行われる。その後所望の条件でゲート酸化膜
６を形成すると高耐圧ゲート酸化膜を形成することがで
きる。
ート酸化膜形成直前にシリコン表面近傍の無欠陥化と、
かつ重金属汚染、マイクロラフネスの増加を押さえる。
これにより後のプロセスで形成されるゲート酸化膜の膜
質をあげ電気特性を向上させ、半導体の歩留まりを向上
させる。 【解決手段】 シリコンウエーハ１を弱酸化性雰囲気で
入炉し１０００℃以上の高温で熱処理を行う。この時シ
リコンウエーハ表面近傍の微小欠陥２が外方拡散し、か
つシリコンウエーハ１の表面に形成される酸化膜４に重
金属汚染物が取り込まれる。この後雰囲気を水素雰囲気
に変更することによりシリコンウエーハ１の表面に形成
されている酸化膜４を還元し、かつ重金属汚染物３の除
去・洗浄が行われる。その後所望の条件でゲート酸化膜
６を形成すると高耐圧ゲート酸化膜を形成することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板の表面に酸化膜を形成する工
程に関する。
法に関し、特に半導体基板の表面に酸化膜を形成する工
程に関する。
【０００２】
【従来の技術】近年、半導体デバイスの微細化が進み、
それに伴う例えばゲート酸化膜の薄膜化が進んでいる。
しかしながら例えばシリコン結晶の表面近傍に重金属や
パーティクルが存在するとミクロ的に物質の異なった酸
化物が形成されたり、これらが取り込まれ均一な酸化膜
が形成されずゲート酸化膜の絶縁性を劣化させる。この
結果半導体の歩留まりを減少させるため、製造工程の洗
浄技術の改善が行われている。
それに伴う例えばゲート酸化膜の薄膜化が進んでいる。
しかしながら例えばシリコン結晶の表面近傍に重金属や
パーティクルが存在するとミクロ的に物質の異なった酸
化物が形成されたり、これらが取り込まれ均一な酸化膜
が形成されずゲート酸化膜の絶縁性を劣化させる。この
結果半導体の歩留まりを減少させるため、製造工程の洗
浄技術の改善が行われている。
【０００３】従来の技術として乾燥水素雰囲気中でウエ
ーハ表面を洗浄する方法がある（例えば、特開平４−６
８５２６号）。その方法を図９に示す。まず炉内を不活
性雰囲気中（Ｎ2 ）にし、その雰囲気を維持したままシ
リコンウエーハを導入する。その後炉内を水素雰囲気で
置換し、シリコンウエーハ表面を水素にて洗浄を行う。
この時洗浄効果を促進させるため炉内の温度を４００〜
１１００℃まで昇温し処理を行う。そして再度不活性雰
囲気に置換した後、所望の膜ができるような条件に変え
処理を行う（図９では水蒸気雰囲気に変更し熱酸化膜を
形成する）。この方法は水素で洗浄を行った後同一炉内
で膜形成を行うため、出炉する必要がなくパーティク
ル、重金属に汚染される機会を減少させることができ
る。
ーハ表面を洗浄する方法がある（例えば、特開平４−６
８５２６号）。その方法を図９に示す。まず炉内を不活
性雰囲気中（Ｎ2 ）にし、その雰囲気を維持したままシ
リコンウエーハを導入する。その後炉内を水素雰囲気で
置換し、シリコンウエーハ表面を水素にて洗浄を行う。
この時洗浄効果を促進させるため炉内の温度を４００〜
１１００℃まで昇温し処理を行う。そして再度不活性雰
囲気に置換した後、所望の膜ができるような条件に変え
処理を行う（図９では水蒸気雰囲気に変更し熱酸化膜を
形成する）。この方法は水素で洗浄を行った後同一炉内
で膜形成を行うため、出炉する必要がなくパーティク
ル、重金属に汚染される機会を減少させることができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来方法では、不活性雰囲気あるいは水素雰囲気で処理
される。その結果シリコンウエーハ表面が直接還元性雰
囲気にさらされるため、シリコンウエーハ表面が還元さ
れマイクロラフネスの増加がおこる。また水素の様な還
元性雰囲気中で熱処理を行うと炉材が還元され、炉材に
含まれる重金属が雰囲気中に混入する。その時従来技術
のようにシリコンウエーハ表面上が酸化膜等に覆われて
いないとこのような重金属がシリコン表面に吸着される
ため、十分なクリーン化の実現は困難となる。マイクロ
ラフネス増加や汚染による組成の変化や不均一性は、ゲ
ート酸化膜特性を劣化させ、その結果半導体デバイスの
歩留まりを減少させる。以上述べたように従来の技術で
はシリコンウエーハ表面近傍の品質向上や、洗浄による
クリーン化が十分に達成できないという問題点がある。
従来方法では、不活性雰囲気あるいは水素雰囲気で処理
される。その結果シリコンウエーハ表面が直接還元性雰
囲気にさらされるため、シリコンウエーハ表面が還元さ
れマイクロラフネスの増加がおこる。また水素の様な還
元性雰囲気中で熱処理を行うと炉材が還元され、炉材に
含まれる重金属が雰囲気中に混入する。その時従来技術
のようにシリコンウエーハ表面上が酸化膜等に覆われて
いないとこのような重金属がシリコン表面に吸着される
ため、十分なクリーン化の実現は困難となる。マイクロ
ラフネス増加や汚染による組成の変化や不均一性は、ゲ
ート酸化膜特性を劣化させ、その結果半導体デバイスの
歩留まりを減少させる。以上述べたように従来の技術で
はシリコンウエーハ表面近傍の品質向上や、洗浄による
クリーン化が十分に達成できないという問題点がある。
【０００５】そこで本発明は、シリコンウエーハ表面近
傍の品質を向上させ、かつウエーハ表面のマイクロラフ
ネスの発生や重金属の汚染なく、高品質の酸化膜を製造
する方法を提供することを目的とする。
傍の品質を向上させ、かつウエーハ表面のマイクロラフ
ネスの発生や重金属の汚染なく、高品質の酸化膜を製造
する方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、酸化性
雰囲気中で半導体基板に所定期間熱処理を施すことによ
り、前記半導体基板の主面に第１の酸化膜を形成する第
１の工程と、前記主面に前記第１の酸化膜が形成された
状態の前記半導体基板を還元性雰囲気中に置いて、前記
第１の酸化膜を除去し、前記半導体基板を露出表面とし
て露出させる第２の工程と、前記半導体基板の前記露出
表面に第２の酸化膜を形成する第３の工程とを含むこと
を特徴とする半導体装置の製造方法が得られる。
雰囲気中で半導体基板に所定期間熱処理を施すことによ
り、前記半導体基板の主面に第１の酸化膜を形成する第
１の工程と、前記主面に前記第１の酸化膜が形成された
状態の前記半導体基板を還元性雰囲気中に置いて、前記
第１の酸化膜を除去し、前記半導体基板を露出表面とし
て露出させる第２の工程と、前記半導体基板の前記露出
表面に第２の酸化膜を形成する第３の工程とを含むこと
を特徴とする半導体装置の製造方法が得られる。
【０００７】更に本発明によれば、前記酸化性雰囲気が
酸素分圧が５％以下の雰囲気であることを特徴とする半
導体装置の製造方法が得られる。
酸素分圧が５％以下の雰囲気であることを特徴とする半
導体装置の製造方法が得られる。
【０００８】また本発明によれば、前記熱処理が１００
０℃以上の温度にて行われることを特徴とする半導体装
置の製造方法が得られる。
０℃以上の温度にて行われることを特徴とする半導体装
置の製造方法が得られる。
【０００９】更に本発明によれば、前記所定期間が１時
間以上であることを特徴とする半導体装置の製造方法が
得られる。
間以上であることを特徴とする半導体装置の製造方法が
得られる。
【００１０】また本発明によれば、前記還元性雰囲気が
水素を含む雰囲気であることを特徴とする半導体装置の
製造方法が得られる。
水素を含む雰囲気であることを特徴とする半導体装置の
製造方法が得られる。
【００１１】更に本発明によれば、前記第１、前記第
２、及び前記第３の工程が同一炉内で行われることを特
徴とする半導体装置の製造方法が得られる。
２、及び前記第３の工程が同一炉内で行われることを特
徴とする半導体装置の製造方法が得られる。
【００１２】
【発明の実施の形態】本発明の半導体装置の製造方法
は、弱い酸化性雰囲気で例えばシリコンウエーハを熱処
理炉に入炉し、シリコン表面に存在するダメージの回復
や酸素及び微小欠陥の外方拡散を促進するため、１００
０℃以上の弱い酸化性雰囲気で高温熱処理を行い、降温
時シリコンウエーハ上に形成されている第１の酸化膜を
除去するために、水素を含む還元性雰囲気に切り替え降
温し、シリコンウエーハ上の酸化膜をエッチングした
後、所望の温度で第２の酸化膜（例えば、ゲート酸化
膜）を形成することを特徴とある。
は、弱い酸化性雰囲気で例えばシリコンウエーハを熱処
理炉に入炉し、シリコン表面に存在するダメージの回復
や酸素及び微小欠陥の外方拡散を促進するため、１００
０℃以上の弱い酸化性雰囲気で高温熱処理を行い、降温
時シリコンウエーハ上に形成されている第１の酸化膜を
除去するために、水素を含む還元性雰囲気に切り替え降
温し、シリコンウエーハ上の酸化膜をエッチングした
後、所望の温度で第２の酸化膜（例えば、ゲート酸化
膜）を形成することを特徴とある。
【００１３】本発明の半導体装置の製造方法、ゲート酸
化膜形成時炉内を弱い酸化性雰囲気（乾燥Ｏ2 混合比５
％以下）に満たし、その炉内にシリコンウエーハをいれ
る。この時弱い酸化性雰囲気にするのは、不活性ガスや
水素ガスのみで炉内を満たし熱処理を行うと、シリコン
ウエーハ表面上にマイクロラフネスの発生が起こるため
である。そして雰囲気を弱い酸化性雰囲気に保ちながら
昇温をし、１０００℃以上かつ、１時間以上の高温弱酸
化性雰囲気にする。ここで１０００℃以上かつ、１時間
以上の高温にするのはシリコンウエーハ表面発生してい
る欠陥の外方拡散や結晶ダメージを回復させ無欠陥層を
得るためである。またこの雰囲気を弱酸化性雰囲気に保
つのはこの処理によりシリコンウエーハ表面に酸化膜
（第１の酸化膜）を形成し表面荒れを防ぐためと、強酸
化性雰囲気にすると第１の酸化膜が厚く形成され欠陥等
の外方拡散の阻害されるためである。この高温弱酸化性
雰囲気の温度、時間、雰囲気によって形成される第１の
酸化膜を、第２の酸化膜（ゲート酸化膜）を形成するま
でにエッチングできるような条件でこの後水素を含んだ
還元性雰囲気で熱処理を行う。この水素を含んだ還元性
雰囲気で熱処理時第１の酸化膜が還元されると共にパー
ティクルや重金属が同時にエッチングされ洗浄される。
そしてこの第１の酸化膜が完全に除去された時点で、水
素流入を止め次に炉内の条件を所望の第２の酸化膜）ゲ
ート酸化膜）が得られる雰囲気温度に切り替える。この
時表面に形成されている第１の酸化膜が完全に除去され
てから次の第２の酸化膜（ゲート酸化膜）の形成が始ま
るまで５分以内である。つまり第２の酸化膜（ゲート酸
化膜）を形成を行う直前まで表面は第１の酸化膜に覆わ
れているため、シリコンウエーハ表面のマイクロラフネ
スの発生や、パーティクルや重金属の汚染を防ぐことが
できる。この一連の工程を経ることによりシリコンウエ
ーハの無欠陥層から、マイクロラフネスや汚染の影響が
なくゲート酸化膜は形成することができる。
化膜形成時炉内を弱い酸化性雰囲気（乾燥Ｏ2 混合比５
％以下）に満たし、その炉内にシリコンウエーハをいれ
る。この時弱い酸化性雰囲気にするのは、不活性ガスや
水素ガスのみで炉内を満たし熱処理を行うと、シリコン
ウエーハ表面上にマイクロラフネスの発生が起こるため
である。そして雰囲気を弱い酸化性雰囲気に保ちながら
昇温をし、１０００℃以上かつ、１時間以上の高温弱酸
化性雰囲気にする。ここで１０００℃以上かつ、１時間
以上の高温にするのはシリコンウエーハ表面発生してい
る欠陥の外方拡散や結晶ダメージを回復させ無欠陥層を
得るためである。またこの雰囲気を弱酸化性雰囲気に保
つのはこの処理によりシリコンウエーハ表面に酸化膜
（第１の酸化膜）を形成し表面荒れを防ぐためと、強酸
化性雰囲気にすると第１の酸化膜が厚く形成され欠陥等
の外方拡散の阻害されるためである。この高温弱酸化性
雰囲気の温度、時間、雰囲気によって形成される第１の
酸化膜を、第２の酸化膜（ゲート酸化膜）を形成するま
でにエッチングできるような条件でこの後水素を含んだ
還元性雰囲気で熱処理を行う。この水素を含んだ還元性
雰囲気で熱処理時第１の酸化膜が還元されると共にパー
ティクルや重金属が同時にエッチングされ洗浄される。
そしてこの第１の酸化膜が完全に除去された時点で、水
素流入を止め次に炉内の条件を所望の第２の酸化膜）ゲ
ート酸化膜）が得られる雰囲気温度に切り替える。この
時表面に形成されている第１の酸化膜が完全に除去され
てから次の第２の酸化膜（ゲート酸化膜）の形成が始ま
るまで５分以内である。つまり第２の酸化膜（ゲート酸
化膜）を形成を行う直前まで表面は第１の酸化膜に覆わ
れているため、シリコンウエーハ表面のマイクロラフネ
スの発生や、パーティクルや重金属の汚染を防ぐことが
できる。この一連の工程を経ることによりシリコンウエ
ーハの無欠陥層から、マイクロラフネスや汚染の影響が
なくゲート酸化膜は形成することができる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】実施例１ 図１は本発明の実施例１による半導体装置の製造方法に
よるゲート酸化膜形成熱シーケンスを示した図である。
また図２は本発明のゲート酸化膜形成シーケンスを実施
した場合のシリコンウエーハ１の断面を順に示す図であ
る。図１及び図２を参照して、６インチのＰ型のシリコ
ンウエーハ１に化学薬品で洗浄を行った後には、シリコ
ンウエーハ１の表面近傍には微小欠陥２、表面に微量の
重金属汚染物質３が存在している（図２（ａ））。この
シリコンウエーハ１を弱乾燥酸化性雰囲気（酸素分圧２
％）９００℃で入炉し、８℃／ｍｉｎの割合で１１００
℃まで昇温を行った。この入炉時弱酸化性雰囲気にする
ことにより、シリコンウエーハ１上には酸化膜（第１の
酸化膜）４が形成されるためシリコンウエーハの表面荒
れを防ぐ（図２（ｂ））。そして弱酸化性雰囲気（酸素
分圧２％）を保ちながら１１００℃で１時間アニールを
行った。このアニールによりシリコンウエーハ表面近傍
の微小欠陥２が外方拡散され無欠陥層５が形成される
（図２（ｃ））。またこの熱処理によりシリコンウエー
ハ表面上には厚さ２２ｎｍの酸化膜４が形成され、この
酸化膜４中には重金属汚染物質３が取り込まれる。ここ
で雰囲気を弱酸化性雰囲気から１００％水素雰囲気に切
り替え、温度を１１００℃から４℃／ｍｉｎの割合で８
００℃まで降温した。この時シリコンウエーハ１上に形
成されている酸化膜４は除去され、同時重金属汚染物質
３を洗浄する（図２（ｄ））。その後雰囲気を水蒸気雰
囲気に切り替えゲート酸化膜６を８００℃で２０ｎｍ形
成した（図２（ｅ））。
よるゲート酸化膜形成熱シーケンスを示した図である。
また図２は本発明のゲート酸化膜形成シーケンスを実施
した場合のシリコンウエーハ１の断面を順に示す図であ
る。図１及び図２を参照して、６インチのＰ型のシリコ
ンウエーハ１に化学薬品で洗浄を行った後には、シリコ
ンウエーハ１の表面近傍には微小欠陥２、表面に微量の
重金属汚染物質３が存在している（図２（ａ））。この
シリコンウエーハ１を弱乾燥酸化性雰囲気（酸素分圧２
％）９００℃で入炉し、８℃／ｍｉｎの割合で１１００
℃まで昇温を行った。この入炉時弱酸化性雰囲気にする
ことにより、シリコンウエーハ１上には酸化膜（第１の
酸化膜）４が形成されるためシリコンウエーハの表面荒
れを防ぐ（図２（ｂ））。そして弱酸化性雰囲気（酸素
分圧２％）を保ちながら１１００℃で１時間アニールを
行った。このアニールによりシリコンウエーハ表面近傍
の微小欠陥２が外方拡散され無欠陥層５が形成される
（図２（ｃ））。またこの熱処理によりシリコンウエー
ハ表面上には厚さ２２ｎｍの酸化膜４が形成され、この
酸化膜４中には重金属汚染物質３が取り込まれる。ここ
で雰囲気を弱酸化性雰囲気から１００％水素雰囲気に切
り替え、温度を１１００℃から４℃／ｍｉｎの割合で８
００℃まで降温した。この時シリコンウエーハ１上に形
成されている酸化膜４は除去され、同時重金属汚染物質
３を洗浄する（図２（ｄ））。その後雰囲気を水蒸気雰
囲気に切り替えゲート酸化膜６を８００℃で２０ｎｍ形
成した（図２（ｅ））。
【００１６】実施例２ 図３は本発明の実施例２による半導体製造方法によるゲ
ート酸化膜形成熱シーケンスを示した図である。図２及
び図３を参照して、６インチのＰ型のシリコンウエーハ
１に化学薬品で洗浄を行った後（図２（ａ））、弱乾燥
酸化性雰囲気（酸素分圧５％）９００℃で入炉し、５℃
／ｍｉｎの割合で１２００℃まで昇温を行った（図２
（ｂ））。そして弱酸化性雰囲気（酸素分圧５％）を保
つながら１２００℃で４０分間アニールを行った。この
アニールによりシリコンウエーハ１表面には４２ｎｍの
酸化膜４が形成された（図２（ｃ））。その後雰囲気を
弱酸化性雰囲気から水素雰囲気に切り替え１２００℃で
２０分間アニールした後、１２００℃から４℃／ｍｉｎ
の割合で８００℃まで降温した（図２（ｄ））。このと
き１２００℃の高温で水素雰囲気に切り替えるのは形成
された酸化膜４が実施例１と比較して厚いために降温時
のみの水素雰囲気では、酸化膜４を完全に除去すること
ができず洗浄効果が少ないためである。８００℃まで降
温後実施例１と同条件でゲート酸化膜６を２０ｎｍ形成
した（図２（ｅ））。
ート酸化膜形成熱シーケンスを示した図である。図２及
び図３を参照して、６インチのＰ型のシリコンウエーハ
１に化学薬品で洗浄を行った後（図２（ａ））、弱乾燥
酸化性雰囲気（酸素分圧５％）９００℃で入炉し、５℃
／ｍｉｎの割合で１２００℃まで昇温を行った（図２
（ｂ））。そして弱酸化性雰囲気（酸素分圧５％）を保
つながら１２００℃で４０分間アニールを行った。この
アニールによりシリコンウエーハ１表面には４２ｎｍの
酸化膜４が形成された（図２（ｃ））。その後雰囲気を
弱酸化性雰囲気から水素雰囲気に切り替え１２００℃で
２０分間アニールした後、１２００℃から４℃／ｍｉｎ
の割合で８００℃まで降温した（図２（ｄ））。このと
き１２００℃の高温で水素雰囲気に切り替えるのは形成
された酸化膜４が実施例１と比較して厚いために降温時
のみの水素雰囲気では、酸化膜４を完全に除去すること
ができず洗浄効果が少ないためである。８００℃まで降
温後実施例１と同条件でゲート酸化膜６を２０ｎｍ形成
した（図２（ｅ））。
【００１７】実施例３ 図４は本発明の実施例３による半導体製造方法によるゲ
ート酸化膜形成熱シーケンスを示した図である。図２及
び図４を参照して、６インチのＰ型のシリコンウエーハ
１に化学薬品で洗浄を行った後（図２（ａ））、弱乾燥
酸化性雰囲気（酸素分圧１％）９００℃で入炉し、８℃
／ｍｉｎの割合で１０００℃まで昇温を行った（図２
（ｂ））。そして弱酸化性雰囲気（酸素分圧１％）を保
ちながら１０００℃で１時間アニールを行った。その後
１０００℃から４℃／ｍｉｎの割合で９５０℃まで降温
した。このアニールによりシリコンウエーハ１表面には
１５ｎｍの酸化膜４が形成された（図２（ｃ）。その後
雰囲気を水素雰囲気に切り替え、３℃／ｍｉｎの割合で
８００℃まで降温した（図２（ｄ））。降温時雰囲気を
水素雰囲気に切り換えるのは形成されている酸化膜４が
薄く降温が始まった時点で水素雰囲気に切り替えると、
形成されている酸化膜４がオーバーエッチングされ一時
的にシリコンウエーハ１表面が還元雰囲気にさらされ、
マイクロラフネスや重金属汚染の可能性があるためであ
る。８００℃まで降温後、実施例１と同条件でゲート酸
化膜６を２０ｎｍ形成した（図２（ｅ））。
ート酸化膜形成熱シーケンスを示した図である。図２及
び図４を参照して、６インチのＰ型のシリコンウエーハ
１に化学薬品で洗浄を行った後（図２（ａ））、弱乾燥
酸化性雰囲気（酸素分圧１％）９００℃で入炉し、８℃
／ｍｉｎの割合で１０００℃まで昇温を行った（図２
（ｂ））。そして弱酸化性雰囲気（酸素分圧１％）を保
ちながら１０００℃で１時間アニールを行った。その後
１０００℃から４℃／ｍｉｎの割合で９５０℃まで降温
した。このアニールによりシリコンウエーハ１表面には
１５ｎｍの酸化膜４が形成された（図２（ｃ）。その後
雰囲気を水素雰囲気に切り替え、３℃／ｍｉｎの割合で
８００℃まで降温した（図２（ｄ））。降温時雰囲気を
水素雰囲気に切り換えるのは形成されている酸化膜４が
薄く降温が始まった時点で水素雰囲気に切り替えると、
形成されている酸化膜４がオーバーエッチングされ一時
的にシリコンウエーハ１表面が還元雰囲気にさらされ、
マイクロラフネスや重金属汚染の可能性があるためであ
る。８００℃まで降温後、実施例１と同条件でゲート酸
化膜６を２０ｎｍ形成した（図２（ｅ））。
【００１８】上述のようにして、シリコンウエーハ１上
に形成されたゲート酸化膜６の電気特性を評価できるよ
う、実施例１、実施例２、及び実施例３のゲート酸化膜
６上に配線等を形成し、酸化膜Ｑbd評価を行った。酸化
膜Ｑdb評価は測定面積を１０ｍｍ2 、注入電流密度を
０．０１Ａ／ｃｍ2 で行った。
に形成されたゲート酸化膜６の電気特性を評価できるよ
う、実施例１、実施例２、及び実施例３のゲート酸化膜
６上に配線等を形成し、酸化膜Ｑbd評価を行った。酸化
膜Ｑdb評価は測定面積を１０ｍｍ2 、注入電流密度を
０．０１Ａ／ｃｍ2 で行った。
【００１９】比較として従来の乾燥水素雰囲気中でウエ
ーハ表面を洗浄する方法を経てゲート酸化膜を形成した
場合と、本発明の実施例１によって形成されたゲート酸
化膜のＱbd評価結果をワイブルプロットしたものを図５
に示す。真性モード、欠陥モードとも本発明の実施例を
行ったほうが、従来の技術を用いてゲート酸化膜輪形成
するより、よい結果となった。また累積不良率５０％の
Ｑbd値で（以下Ｑ５０と示す）で比較を行ったのが図６
である。このＱ５０で比較しても本発明の実施例によっ
て形成した酸化膜は、乾燥水素雰囲気中でウエーハ表面
を洗浄する方法経て形成したゲート酸化膜と比較しても
約７５〜８０倍Ｑ５０値が高い。
ーハ表面を洗浄する方法を経てゲート酸化膜を形成した
場合と、本発明の実施例１によって形成されたゲート酸
化膜のＱbd評価結果をワイブルプロットしたものを図５
に示す。真性モード、欠陥モードとも本発明の実施例を
行ったほうが、従来の技術を用いてゲート酸化膜輪形成
するより、よい結果となった。また累積不良率５０％の
Ｑbd値で（以下Ｑ５０と示す）で比較を行ったのが図６
である。このＱ５０で比較しても本発明の実施例によっ
て形成した酸化膜は、乾燥水素雰囲気中でウエーハ表面
を洗浄する方法経て形成したゲート酸化膜と比較しても
約７５〜８０倍Ｑ５０値が高い。
【００２０】またシリコンウエーハの表面マイクロラフ
ネスについても比較を示したのが図７である。シリコン
ウエーハの表面マイクロラフネスはゲート酸化後、ＨＦ
にてゲート酸化膜を全てエッチングし、シリコンウエー
ハのマイクロラフネスをＡＦＭにて測定した。このとき
のラフネスベレージ（以下Ｒa と記す）を示したのが図
７である。この図７より従来の技術と比較して本発明は
Ｒa が約半分であり、マイクロラフネスに関しても改善
されている。
ネスについても比較を示したのが図７である。シリコン
ウエーハの表面マイクロラフネスはゲート酸化後、ＨＦ
にてゲート酸化膜を全てエッチングし、シリコンウエー
ハのマイクロラフネスをＡＦＭにて測定した。このとき
のラフネスベレージ（以下Ｒa と記す）を示したのが図
７である。この図７より従来の技術と比較して本発明は
Ｒa が約半分であり、マイクロラフネスに関しても改善
されている。
【００２１】次いで図８にシリコンウエーハ表面の重金
属汚染度を示す。測定は原子吸光分析法によって行っ
た。比較として従来の技術である乾燥水素雰囲気中でウ
エーハ表面を洗浄する方法を経てゲート酸化膜を形成し
た場合とを示す。図８に示すように従来の技術である乾
燥水素雰囲気中でウエーハ表面を洗浄する方法を経てゲ
ート酸化膜を形成した場合１０10ａｔｏｍｓ／ｃｍ2 台
の重金属汚染があるのに対し、実施例１、実施例２、及
び実施例３ではＣｒ、Ｎｉは検出限界以下である。また
Ｆｅに関しても従来技術より検出量が少ない。よって本
発明は重金属汚染に関しても改善されている。
属汚染度を示す。測定は原子吸光分析法によって行っ
た。比較として従来の技術である乾燥水素雰囲気中でウ
エーハ表面を洗浄する方法を経てゲート酸化膜を形成し
た場合とを示す。図８に示すように従来の技術である乾
燥水素雰囲気中でウエーハ表面を洗浄する方法を経てゲ
ート酸化膜を形成した場合１０10ａｔｏｍｓ／ｃｍ2 台
の重金属汚染があるのに対し、実施例１、実施例２、及
び実施例３ではＣｒ、Ｎｉは検出限界以下である。また
Ｆｅに関しても従来技術より検出量が少ない。よって本
発明は重金属汚染に関しても改善されている。
【００２２】本実施例では高温熱処理時、温度・雰囲気
を固定して行っているが、高温処理時温度を１０００℃
以上、雰囲気を酸素分圧５％以下であれば、これら条件
を高温熱処理中変動させても同様の効果が得られること
はいうまでもない。
を固定して行っているが、高温処理時温度を１０００℃
以上、雰囲気を酸素分圧５％以下であれば、これら条件
を高温熱処理中変動させても同様の効果が得られること
はいうまでもない。
【００２３】
【発明の効果】以上説明したように本発明はシリコンウ
エーハの表面近傍の無欠陥化とシリコンウエーハ表面の
金属汚染、マイクロラフネスの増加を押さえることが実
現されたので、高耐圧のゲート酸化膜を製造するが可能
になり、半導体デバイス歩留まりを向上させるという効
果を有する。
エーハの表面近傍の無欠陥化とシリコンウエーハ表面の
金属汚染、マイクロラフネスの増加を押さえることが実
現されたので、高耐圧のゲート酸化膜を製造するが可能
になり、半導体デバイス歩留まりを向上させるという効
果を有する。
【図１】本発明の実施例１による半導体装置の製造方法
を説明するための図である。
を説明するための図である。
【図２】本発明の実施例による半導体装置の製造方法を
行ったときのウエーハ内部と表面の推移を示した断面図
である。
行ったときのウエーハ内部と表面の推移を示した断面図
である。
【図３】本発明の実施例２による半導体装置の製造方法
を説明するための図である。
を説明するための図である。
【図４】本発明の実施例３による半導体装置の製造方法
を説明するための図である。
を説明するための図である。
【図５】本発明の実施例１による半導体装置の製造方法
によって得られたゲート酸化膜Ｑbd値と従来技術によっ
て形成されたゲート酸化膜Ｑbd値をＷｅｉｂｕｌｌプロ
ットした図である。
によって得られたゲート酸化膜Ｑbd値と従来技術によっ
て形成されたゲート酸化膜Ｑbd値をＷｅｉｂｕｌｌプロ
ットした図である。
【図６】本発明によって形成されたゲート酸化膜Ｑbdの
累積不良率５０％のＱbd値（Ｑ５０）と、従来技術によ
って形成されたゲート酸化膜Ｑbdの累積不良率５０％の
Ｑbd値を示した図である。
累積不良率５０％のＱbd値（Ｑ５０）と、従来技術によ
って形成されたゲート酸化膜Ｑbdの累積不良率５０％の
Ｑbd値を示した図である。
【図７】本発明の実施例１、実施例２、及び実施例によ
る半導体装置の製造方法を行ったときのシリコンウエー
ハ表面のラフネスアベレージ（Ｒa ）と従来技術によっ
て処理を行ったときのＲa とを示した図である。
る半導体装置の製造方法を行ったときのシリコンウエー
ハ表面のラフネスアベレージ（Ｒa ）と従来技術によっ
て処理を行ったときのＲa とを示した図である。
【図８】本発明の熱処理工程後の重金属汚染と従来技術
の重金属汚染を示した図である。
の重金属汚染を示した図である。
【図９】従来のシリコンウエーハ洗浄方法の工程を示し
た図である。
た図である。
１ シリコンウエーハ ２ 微小欠陥 ３ 重金属汚染物質 ４ 酸化膜 ５ 無欠陥層 ６ ゲート酸化膜
Claims (6)
- 【請求項１】 酸化性雰囲気中で半導体基板に所定期間
熱処理を施すことにより、前記半導体基板の主面に第１
の酸化膜を形成する第１の工程と、 前記主面に前記第１の酸化膜が形成された状態の前記半
導体基板を還元性雰囲気中に置いて、前記第１の酸化膜
を除去し、前記半導体基板を露出表面として露出させる
第２の工程と、 前記半導体基板の前記露出表面に第２の酸化膜を形成す
る第３の工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記酸化性雰囲気が酸素分圧が５％以下
の雰囲気であることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記熱処理が１０００℃以上の温度にて
行われることを特徴とする請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項４】 前記所定期間が１時間以上であることを
特徴とする請求項１〜３のいずれかに記載の半導体装置
の製造方法。 - 【請求項５】 前記還元性雰囲気が水素を含む雰囲気で
あることを特徴とする請求項１〜４のいずれかに記載の
半導体装置の製造方法。 - 【請求項６】 前記第１、前記第２、及び前記第３の工
程が同一炉内で行われることを特徴とする請求項１〜５
のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07252315A JP3105770B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
| CN96113450A CN1088259C (zh) | 1995-09-29 | 1996-09-27 | 在半导体衬底上制造具有高质量氧化膜的半导体器件的方法 |
| US08/720,376 US5786277A (en) | 1995-09-29 | 1996-09-27 | Method of manufacturing a semiconductor device having an oxide film of a high quality on a semiconductor substrate |
| KR1019960042820A KR100214795B1 (ko) | 1995-09-29 | 1996-09-30 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07252315A JP3105770B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997789A true JPH0997789A (ja) | 1997-04-08 |
| JP3105770B2 JP3105770B2 (ja) | 2000-11-06 |
Family
ID=17235549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07252315A Expired - Fee Related JP3105770B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5786277A (ja) |
| JP (1) | JP3105770B2 (ja) |
| KR (1) | KR100214795B1 (ja) |
| CN (1) | CN1088259C (ja) |
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| KR100611389B1 (ko) * | 2000-06-29 | 2006-08-11 | 주식회사 하이닉스반도체 | 게이트산화막의 형성방법 |
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| JP4453021B2 (ja) | 2005-04-01 | 2010-04-21 | セイコーエプソン株式会社 | 半導体装置の製造方法及び半導体製造装置 |
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