JP3683846B2 - シリコンウェーハの品質評価方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路の製造に用いられるシリコンウェーハの品質評価方法、なかでも、とりわけ集積度の高い１Ｍ以上の集積回路用のシリコンウェーハの品質評価方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路用のシリコンウェーハは、チョクラルスキー法（以下、ＣＺ法と記する。）によって引き上げられたシリコン単結晶をスライス、ラップ、エッチングした後、鏡面研磨し、最終的に、表面の汚染およびパーティクルを除去するために、洗浄を行って出荷されている。
【０００３】
しかるに、このシリコンウェーハの表面には、例えば特開平３−２７５５９８号公報に述べられているように、多数の微小なエッチピットが存在することが知られている。同公報では、このエッチピットを形成する欠陥がＯＳＦ（酸化誘起積層欠陥：Ｏｘｉｄａｔｉｏｎ ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）とは異質のものであること、また、このエッチピットはパーティクルカウンタで測定可能であること、０．２μｍ以上のピットが存在するウェーハは、４ＭＢ ＤＲＡＭ以上の集積回路には使用できないこと、０．２μｍ以上のピットをなくすためには、融液が固化した段階から９００℃までを１．２℃／分以上の冷却速度で結晶を冷却すべきことを述べている。
【０００４】
また、類似の従来技術として、特開平４−４２８９３号公報がある。この公報では、このエッチピットがウェーハの電気的特性を損なうこと、０．２μｍ程度のエッチピットをなくすために、引き上げられたシリコン単結晶が冷却される際、１２００℃から８００℃の間を０．４℃／分よりも小さい速度で冷却されるべきことを提案している。
【０００５】
【本発明が解決しようとする課題】
しかしながら、集積回路の集積度が上がってきた現在、０．２μｍ以上のピットをなくしただけでは、十分なデバイス歩留りが得られないことが明らかとなってきた。例えば、１６ＭＢ ＤＲＡＭ用のシリコンウェーハとして０．２μｍ以上のピットのないウェーハを用いても十分に高い歩留りは得られず、また、４ＭＢ ＤＲＡＭ、１ＭＢ ＤＲＡＭについても、０．２μｍ以上のピットのないウェーハを用いても、デバイスプロセスとウェーハの適合性の良し悪しによっては、常に良好な歩留りが得られるとは限らないことが明かとなった。そのため、電気的特性に優れ、高いデバイス歩留りを得られるシリコンウェーハの提供が切望されるようになった。
【０００６】
更に、今後、６４Ｍから２５６Ｍと集積度が向上していった場合、上記の従来技術では、十分に高いデバイス歩留りは得られないことが予想され、この点からも、電気的特性に優れたシリコンウェーハの提供が望まれている。
【０００７】
そこで、本発明は、集積度の高い集積回路に用いた場合にも、高いデバイス歩留りを得られる電気的性能に優れた高品質のシリコンウェーハの品質評価方法を提供することを目的としている。
【０００８】
【課題を解決しようとする手段】
本発明は、チョクラスキー法によって引上げられたシリコン単結晶から所定の厚さにウェーハを切り出し、ラッピング、エッチング、鏡面研磨した後、アンモニア系洗浄を施し、表面に現われたエッチピットと個数を測定し、
（０．１１μｍ以上のピット総数）に対する（０．１３μｍ以上のピット総数）の比率
または
（０．１０μｍ以上のピット総数）に対する（０．１３μｍ以上のピット総数）の比率
を算出することによりシリコンウェーハ中の結晶欠陥の質と電気的特性を評価することを特徴とするシリコンウェーハの品質評価方法を提供するものである。
【０００９】
【作用】
本発明者らは、アンモニア系洗浄したときのエッチピットとデバイス歩留りの関係について、注意深く研究を重ねた結果、高集積度のデバイス歩留りを左右する要因は、単に０．２μｍ以上の大きなエッチピットを形成する結晶欠陥のみならず、それよりも小さなエッチピットを形成する結晶欠陥も、デバイス歩留りに影響を与えうることを見いだした。以下、本発明の作用を、デバイス歩留りに対して重要なゲート酸化膜の絶縁耐圧とｐｎ接合リークについて、エッチピットを形成する結晶欠陥との関連において、詳述する。
【００１０】
まず、ゲート酸化膜は、シリコンウェーハのＳｉを１０００℃前後の酸素雰囲気下で酸化し、ＳｉＯ2とするものであり、シリコンウェーハ中に結晶欠陥が存在すると、それがゲート酸化膜内の介在物、すなわちウイークスポットとなり、絶縁耐圧を劣化させることが知られている。しかるに、最近のデバイスの高集積化に伴い、シリコンウェーハ上へのデバイス形成時のゲート酸化膜厚さは、薄くなっており、従来の２５〜１５ｎｍ程度の厚さだったものが、最近の４Ｍ、１６ＭＤＲＡＭでは、１０ｎｍ〜数ｎｍになろうとしている。これにともない、ゲート酸化膜の絶縁耐圧を劣化させる結晶欠陥についても、従来より小さなサイズのものが問題視されるようになってきた。具体的には、ゲート酸化膜厚が２０ｎｍのときには、１２ｎｍ程度の大きさの結晶欠陥まで許容されていたものが、ゲート酸化膜厚が１０ｎｍになると、５ｎｍ程度の大きさまでしか許容されなくなってきた（例えば、Ｋ．Ｙａｍａｂｅ，Ｙ．Ｏｚａｗａ，Ｓ．Ｎａｄａｈａｒａａｎｄ Ｋ．Ｉｍａｉ："Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄ ｗｉｔｈ Ｈｉｇｔ Ｒｅｌｉａｂｉｌｉｔｙ"，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ ｐｐ．３４６−３６３（１９９０）参照）。もし、これを上回るサイズの欠陥が、酸化膜中に存在すると、スイッチング動作不良等の不良を起こし、結果として、デバイス歩留りを低下させることとなる。
【００１１】
次に、ｐｎ接合リークについてであるが、デバイスが高集積化してくると、メモリ１個当たりのキャパシタ面積が減少して容量の絶対値が小さくなること、および、デバイスに対する低電力化ニーズからリフレッシュ動作（記憶を保持し続けるために電荷を適時注入すること）の時間間隔を長くしなければならないことから、僅かなリーク電流も防止しなければならなくなってきた。しかるに、このｐｎ接合界面の空乏層内に金属汚染や結晶欠陥の作る深い準位（電子−正孔対の生成・再結合中心を形成するバンドギャップ中心近傍に位置する準位の）があると、これを通して、リーク電流が僅かずつではあるが流れ、電荷を漏洩してしまうのである。ｐｎ接合リーク防止に対しては、従来から、クリーン度を上げ金属汚染を防止することが行なわれてきたが、今後は、シリコンウェーハの結晶欠陥についてもこれを極力少なくして、リーク原因を減らすべきことが要求されている。
【００１２】
以上２つの観点から、いろいろな条件でシリコン単結晶を引き上げて、０．２μｍ以下のエッチピットについて調べてみると、単結晶の引き上げ条件によって、大小さまざまな分布ができることがわかった。さらに、これらのシリコン単結晶から作製したシリコンウェーハを用いて、デバイス歩留りとの関係を調べてみると、そのなかでも、アンモニア系洗浄したときに、比較的大きなサイズのピットを生成させる欠陥はデバイス歩留りに対する悪影響が小さく、比較的小さなサイズのピットを形成させる欠陥はデバイス歩留りに対する悪影響が大きいことがわかった。
【００１３】
エッチピットを作る欠陥のでき方とその特質、デバイス歩留りに対する影響については、以下のように説明できる。即ち、凝固界面で導入された格子間シリコンと空孔は、その後の冷却過程で、過飽和となり、相互に反応・凝集・合体したり、また、同じく過飽和となった酸素と複合体を作る。これらの欠陥が、アンモニア系洗浄で選択的にエッチングされて、エッチピットを形成するのであるが、エッチピットの大きさはこれらの欠陥のサイズと形態に依存して決まる。本発明者らの実験によると、アンモニア系洗浄したとき、比較的大きなサイズのエッチピットを形成させるような欠陥（概ね、０．１３μｍ以上のエッチピットを形成させる欠陥）は熱処理により、容易に溶解消滅しやすいという特性を持つ。このことから、デバイスプロセスにおける９００℃から１０００℃程度の酸化膜形成プロセスや、１１００℃から１２５０℃程度のウエル拡散プロセスにおいて、比較的容易に、シュリンク・消滅するため、酸化膜内に介在物を残さないし、また、ｐｎ接合界面の空乏層内に結晶欠陥起因の深い準位を残さない。従って、このような欠陥が、デバイスプロセス前のシリコン単結晶またはシリコンウェーハに存在していたとしても、デバイスプロセス中に、消滅してしまうため、悪影響を与えず、結果として、高いデバイス歩留りを与える。
【００１４】
反対に、比較的小さなサイズのエッチピットを形成させるような欠陥（概ね、０．１３μｍ以下のエッチピットを形成させる欠陥）は熱処理に対して安定であるため、デバイスプロセスにおける９００℃から１０００℃程度の酸化膜形成プロセスや、１１００℃から１２５０℃程度のウエル拡散プロセスにおいても溶解しにくいため、酸化膜内に介在物を残したり、また、ｐｎ接合界面の空乏層内に結晶欠陥起因の深い準位を残す。そのため、このような欠陥を多数含有したシリコンウェーハを基板としてその上にデバイスを形成すると、酸化膜耐圧の絶縁不良を起こしたり、リーク電流が多くてリフレッシュ不良率が高くなるという弊害が出てきて、結果として、デバイス歩留りが低下してしまう。
【００１５】
ところで、これら欠陥サイズの制御についてであるが、これは、シリコン単結晶の引き上げにおいて、凝固後の単結晶の冷却速度を所定の範囲に制御することにより可能であることを本発明者らは見いだした。例えば、凝固後の単結晶の冷却過程の１２００℃から９５０℃の冷却速度を小さくすると、０．１３μｍ以上のエッチピットを形成する結晶欠陥が増加し、また、９５０℃から８００℃の冷却速度を大きくすると０．１３μｍ以下のエッチピットを形成する結晶欠陥が減少する。
【００１６】
本発明のエッチピットのサイズ分布を得るための好適な冷却速度の範囲は、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度を２．０℃／／分以下とし、かつ、１２００℃から９５０℃の間の冷却速度の最小値を１．０℃／分以下とすることであり、更に好ましくは、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度を２．０℃／分以下とし、かつ、１２００℃から９５０℃の間の冷却速度の最小値を１．０℃／分以下０．４℃／分以上とすることである。最低の冷却速度を０．４℃／分以上とする理由は、これ以上、冷却速度を下げても効果は大きくならないこと、極端に冷却温度を下げるとその影響を受けて、引き上げ速度の低下と生産性の低下をきたしてしまうことによる。
【００１７】
また、更に好ましい冷却速度の範囲としては、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度を２．０℃／分以下とし、かつ、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度の最小値を１．０℃／分以下０．４℃／分以上とし、なおかつ、９５０℃から８００℃の間の冷却速度を０．６℃／分以上とすることである。９５０℃から８００℃の間の冷却速度を規定する理由は、前述の説明のとおりで、０．１３μｍ以下のエッチピットを形成する結晶欠陥を増加させないためである。
【００１８】
なお、エッチピットのサイズの下限を０．１０μｍとするか、０．１１μｍとするかについては、使用するパーティクルカウンタの分解能により使い分ければよく、本質的には、０．１３μｍを境にして、それより大きなエッチピットを形成させるような欠陥はデバイス歩留りへの悪影響が少なく、それより小さなエッチピットを形成させるような欠陥はデバイス歩留りへの悪影響が大きいと考えればよい。
【００１９】
【実施例】
以下、本発明の実施例を説明する。
【００２０】
＜実施例１＞
図１は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配置し、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１６インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後にシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で下拡がりの熱反射材９を取り付けた。熱反射材９は、炭素繊維製成形断熱材で作製してある。この石英ガラス製ルツボ４に４５ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を１．０〜１．２ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００２１】
このシリコン単結晶を、通常の加工方法で、スライス・面取り・ラッピング・エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００２２】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００２３】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００２４】
＜実施例２＞
図２は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配置し、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１８インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には、加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後のシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径３００ｍｍ、高さ１００ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き上げの頭部形成から尾部形成までの全期間にわたって７ｋｗの電力を投入した。この石英ガラス製ルツボ４に５５ｋｇの多結晶シリコンを装填・溶解した後、８インチサイズのシリコン単結晶を０．８〜１．０ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００２５】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．２：１：１０）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００２６】
また、この８インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を３６８個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電解換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００２７】
また、同じシリコン単結晶から同様の手法で８インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを３６８個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００２８】
＜実施例３＞
図３は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー１１内にグラファイト製ルツボ３を回転自在に配置し、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１８インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後にシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径２６０ｍｍ、高さ１００ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き上げの頭部形成から尾部形成までの全期間にわたって１５ｋｗの電力を投入した。また、この引き上げ装置の水冷チャンバー１１は、結晶加熱ヒーター１０直上から結晶が冷却されるように主部がドーム状ではなく、直角に形成されている。この石英ガラス製ルツボ４に５０ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を０．９〜１．１ｍｍ／分の引上げ速度で引上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００２９】
このシリコン単結晶を、通常の加工方法で、スライス・面取り・ラッピング・エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝３：１：５）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００３０】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００３１】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００３２】
＜実施例４＞
図４は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、２２インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後にシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径２８０ｍｍ、高さ７０ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き上げの頭部形成から尾部形成までの全期間にわたって１５ｋｗの電力を投入した。また、ヒーターの熱が効率よくシリコン結晶８に当たるように、保温材１２をヒーターを取り巻くように配してある。この石英ガラス製ルツボ４に１００ｋｇの多結晶シリコンを装填・溶解した後、８インチサイズのシリコン単結晶を０．７〜０．９ｍｍ／分の引上速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００３３】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。洗浄液の温度は、８０℃、５分間の洗浄を４回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００３４】
また、この８インチサイズのシリコンウェーハ上に、厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を３６８個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００３５】
また、同じシリコン単結晶から同様の手法で８インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを３６８個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００３６】
＜実施例５＞
図５は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー１１内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、２０インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配してある。凝固界面から上に向かって結晶８を取り囲む形の逆円錘状の輻射スクリーン１３を配置している。さらに、凝固後のシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径２６０ｍｍ、高さ１００ｍｍのサイズの結晶加熱ヒーター１０を、引上の頭部形成から尾部形成までの全期間にわたって１５ｋｗの電力を投入した。また、ヒーターの熱が効率よくシリコン結晶８に当たるように、保温材１２をヒーターを取り巻くように配してある。さらにこの引上装置の水冷チャンバー１１は、結晶加熱ヒーター１０直上から結晶が冷却されるように、主部がドーム状ではなく、直角に形成されている。この石英ガラス製ルツボ４に７５ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を０．８〜１．０ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００３７】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．３：１：１０）で洗浄した。洗浄液の温度は、８０℃、２０分間の洗浄を１回行なった。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００３８】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００３９】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００４０】
＜比較例１＞
図６は、この比較例に適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１６インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配してある。この石英ガラス製ルツボ４に４５ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を０．８〜１．３ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲となった。
【００４１】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００４２】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００４３】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００４４】
＜比較例２＞
図７は、この比較例に適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１８インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配しており、凝固界面から上に向かって結晶８を取り囲む形の逆円錘状の輻射スクリーン１３を設置している。この石英ガラス製ルツボ４に５０ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を１．３〜１．７ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲となった。
【００４５】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．２：１：１０）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００４６】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００４７】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００４８】
【表１】
【００４９】
【表２】
【００５０】
【発明の効果】
本発明のシリコンウェーハは、デバイス形成時に酸化膜絶縁耐圧不良やｐｎ接合リーク不良を引き起こすような有害な欠陥が少ないシリコンウェーハであり、特に、集積度の高いデバイスを歩留りよく製造するのに好適なものである。
【００５１】
また、本発明の結晶欠陥評価方法によれば、市販のレーザー式パーティクルカウンタさえあれば複雑な熱処理を施すことなく容易かつ簡便に、しかも、非破壊でシリコンウェーハの電気的特性を評価することができる。従って、例えば、シリコン製造段階で、シリコンウェーハの品質管理や出荷検査にこの方法を使えば、その歩留り向上が図られるし、また、デバイス製造段階では、使用前のシリコンウェーハを、予め本発明の評価方法によりウェーハを選別・グレード分けし、デバイスの集積度ごとに使い分けすることができるので、全体として、高いデバイス歩留りを得ることができる。
【００５２】
このように、本発明は、高集積度のデバイスを歩留り良く製造するのに貢献する優れた発明である。
【図面の簡単な説明】
【図１】は、本発明の実施例１において用いられた単結晶引上げ装置の概略構成を示す図。
【図２】は、本発明の実施例２において用いられた単結晶引上げ装置の概略構成を示す図。
【図３】は、本発明の実施例３において用いられた単結晶引上げ装置の概略構成を示す図。
【図４】は、本発明の実施例４において用いられた単結晶引上げ装置の概略構成を示す図。
【図５】は、本発明の実施例５において用いられた単結晶引上げ装置の概略構成を示す図。
【図６】は、比較例１において用いられた単結晶引上げ装置の概略構成を示す図。
【図７】は、比較例２において用いられた単結晶引上げ装置の概略構成を示す図。
【符号の説明】
１…排気孔 ２…（ドーム型）水冷チャンバー
３…グラファイト製ルツボ ４…石英ガラス製ルツボ
５…種結晶チャック ６…加熱ヒーター
７…断熱材 ８…シリコン単結晶
９…熱反射材 １０…結晶加熱ヒーター
１１…（天井がフラットな）水冷チャンバー
１２…断熱材 １３…輻射スクリーン
【産業上の利用分野】
本発明は、半導体集積回路の製造に用いられるシリコンウェーハの品質評価方法、なかでも、とりわけ集積度の高い１Ｍ以上の集積回路用のシリコンウェーハの品質評価方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路用のシリコンウェーハは、チョクラルスキー法（以下、ＣＺ法と記する。）によって引き上げられたシリコン単結晶をスライス、ラップ、エッチングした後、鏡面研磨し、最終的に、表面の汚染およびパーティクルを除去するために、洗浄を行って出荷されている。
【０００３】
しかるに、このシリコンウェーハの表面には、例えば特開平３−２７５５９８号公報に述べられているように、多数の微小なエッチピットが存在することが知られている。同公報では、このエッチピットを形成する欠陥がＯＳＦ（酸化誘起積層欠陥：Ｏｘｉｄａｔｉｏｎ ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）とは異質のものであること、また、このエッチピットはパーティクルカウンタで測定可能であること、０．２μｍ以上のピットが存在するウェーハは、４ＭＢ ＤＲＡＭ以上の集積回路には使用できないこと、０．２μｍ以上のピットをなくすためには、融液が固化した段階から９００℃までを１．２℃／分以上の冷却速度で結晶を冷却すべきことを述べている。
【０００４】
また、類似の従来技術として、特開平４−４２８９３号公報がある。この公報では、このエッチピットがウェーハの電気的特性を損なうこと、０．２μｍ程度のエッチピットをなくすために、引き上げられたシリコン単結晶が冷却される際、１２００℃から８００℃の間を０．４℃／分よりも小さい速度で冷却されるべきことを提案している。
【０００５】
【本発明が解決しようとする課題】
しかしながら、集積回路の集積度が上がってきた現在、０．２μｍ以上のピットをなくしただけでは、十分なデバイス歩留りが得られないことが明らかとなってきた。例えば、１６ＭＢ ＤＲＡＭ用のシリコンウェーハとして０．２μｍ以上のピットのないウェーハを用いても十分に高い歩留りは得られず、また、４ＭＢ ＤＲＡＭ、１ＭＢ ＤＲＡＭについても、０．２μｍ以上のピットのないウェーハを用いても、デバイスプロセスとウェーハの適合性の良し悪しによっては、常に良好な歩留りが得られるとは限らないことが明かとなった。そのため、電気的特性に優れ、高いデバイス歩留りを得られるシリコンウェーハの提供が切望されるようになった。
【０００６】
更に、今後、６４Ｍから２５６Ｍと集積度が向上していった場合、上記の従来技術では、十分に高いデバイス歩留りは得られないことが予想され、この点からも、電気的特性に優れたシリコンウェーハの提供が望まれている。
【０００７】
そこで、本発明は、集積度の高い集積回路に用いた場合にも、高いデバイス歩留りを得られる電気的性能に優れた高品質のシリコンウェーハの品質評価方法を提供することを目的としている。
【０００８】
【課題を解決しようとする手段】
本発明は、チョクラスキー法によって引上げられたシリコン単結晶から所定の厚さにウェーハを切り出し、ラッピング、エッチング、鏡面研磨した後、アンモニア系洗浄を施し、表面に現われたエッチピットと個数を測定し、
（０．１１μｍ以上のピット総数）に対する（０．１３μｍ以上のピット総数）の比率
または
（０．１０μｍ以上のピット総数）に対する（０．１３μｍ以上のピット総数）の比率
を算出することによりシリコンウェーハ中の結晶欠陥の質と電気的特性を評価することを特徴とするシリコンウェーハの品質評価方法を提供するものである。
【０００９】
【作用】
本発明者らは、アンモニア系洗浄したときのエッチピットとデバイス歩留りの関係について、注意深く研究を重ねた結果、高集積度のデバイス歩留りを左右する要因は、単に０．２μｍ以上の大きなエッチピットを形成する結晶欠陥のみならず、それよりも小さなエッチピットを形成する結晶欠陥も、デバイス歩留りに影響を与えうることを見いだした。以下、本発明の作用を、デバイス歩留りに対して重要なゲート酸化膜の絶縁耐圧とｐｎ接合リークについて、エッチピットを形成する結晶欠陥との関連において、詳述する。
【００１０】
まず、ゲート酸化膜は、シリコンウェーハのＳｉを１０００℃前後の酸素雰囲気下で酸化し、ＳｉＯ2とするものであり、シリコンウェーハ中に結晶欠陥が存在すると、それがゲート酸化膜内の介在物、すなわちウイークスポットとなり、絶縁耐圧を劣化させることが知られている。しかるに、最近のデバイスの高集積化に伴い、シリコンウェーハ上へのデバイス形成時のゲート酸化膜厚さは、薄くなっており、従来の２５〜１５ｎｍ程度の厚さだったものが、最近の４Ｍ、１６ＭＤＲＡＭでは、１０ｎｍ〜数ｎｍになろうとしている。これにともない、ゲート酸化膜の絶縁耐圧を劣化させる結晶欠陥についても、従来より小さなサイズのものが問題視されるようになってきた。具体的には、ゲート酸化膜厚が２０ｎｍのときには、１２ｎｍ程度の大きさの結晶欠陥まで許容されていたものが、ゲート酸化膜厚が１０ｎｍになると、５ｎｍ程度の大きさまでしか許容されなくなってきた（例えば、Ｋ．Ｙａｍａｂｅ，Ｙ．Ｏｚａｗａ，Ｓ．Ｎａｄａｈａｒａａｎｄ Ｋ．Ｉｍａｉ："Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄ ｗｉｔｈ Ｈｉｇｔ Ｒｅｌｉａｂｉｌｉｔｙ"，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ ｐｐ．３４６−３６３（１９９０）参照）。もし、これを上回るサイズの欠陥が、酸化膜中に存在すると、スイッチング動作不良等の不良を起こし、結果として、デバイス歩留りを低下させることとなる。
【００１１】
次に、ｐｎ接合リークについてであるが、デバイスが高集積化してくると、メモリ１個当たりのキャパシタ面積が減少して容量の絶対値が小さくなること、および、デバイスに対する低電力化ニーズからリフレッシュ動作（記憶を保持し続けるために電荷を適時注入すること）の時間間隔を長くしなければならないことから、僅かなリーク電流も防止しなければならなくなってきた。しかるに、このｐｎ接合界面の空乏層内に金属汚染や結晶欠陥の作る深い準位（電子−正孔対の生成・再結合中心を形成するバンドギャップ中心近傍に位置する準位の）があると、これを通して、リーク電流が僅かずつではあるが流れ、電荷を漏洩してしまうのである。ｐｎ接合リーク防止に対しては、従来から、クリーン度を上げ金属汚染を防止することが行なわれてきたが、今後は、シリコンウェーハの結晶欠陥についてもこれを極力少なくして、リーク原因を減らすべきことが要求されている。
【００１２】
以上２つの観点から、いろいろな条件でシリコン単結晶を引き上げて、０．２μｍ以下のエッチピットについて調べてみると、単結晶の引き上げ条件によって、大小さまざまな分布ができることがわかった。さらに、これらのシリコン単結晶から作製したシリコンウェーハを用いて、デバイス歩留りとの関係を調べてみると、そのなかでも、アンモニア系洗浄したときに、比較的大きなサイズのピットを生成させる欠陥はデバイス歩留りに対する悪影響が小さく、比較的小さなサイズのピットを形成させる欠陥はデバイス歩留りに対する悪影響が大きいことがわかった。
【００１３】
エッチピットを作る欠陥のでき方とその特質、デバイス歩留りに対する影響については、以下のように説明できる。即ち、凝固界面で導入された格子間シリコンと空孔は、その後の冷却過程で、過飽和となり、相互に反応・凝集・合体したり、また、同じく過飽和となった酸素と複合体を作る。これらの欠陥が、アンモニア系洗浄で選択的にエッチングされて、エッチピットを形成するのであるが、エッチピットの大きさはこれらの欠陥のサイズと形態に依存して決まる。本発明者らの実験によると、アンモニア系洗浄したとき、比較的大きなサイズのエッチピットを形成させるような欠陥（概ね、０．１３μｍ以上のエッチピットを形成させる欠陥）は熱処理により、容易に溶解消滅しやすいという特性を持つ。このことから、デバイスプロセスにおける９００℃から１０００℃程度の酸化膜形成プロセスや、１１００℃から１２５０℃程度のウエル拡散プロセスにおいて、比較的容易に、シュリンク・消滅するため、酸化膜内に介在物を残さないし、また、ｐｎ接合界面の空乏層内に結晶欠陥起因の深い準位を残さない。従って、このような欠陥が、デバイスプロセス前のシリコン単結晶またはシリコンウェーハに存在していたとしても、デバイスプロセス中に、消滅してしまうため、悪影響を与えず、結果として、高いデバイス歩留りを与える。
【００１４】
反対に、比較的小さなサイズのエッチピットを形成させるような欠陥（概ね、０．１３μｍ以下のエッチピットを形成させる欠陥）は熱処理に対して安定であるため、デバイスプロセスにおける９００℃から１０００℃程度の酸化膜形成プロセスや、１１００℃から１２５０℃程度のウエル拡散プロセスにおいても溶解しにくいため、酸化膜内に介在物を残したり、また、ｐｎ接合界面の空乏層内に結晶欠陥起因の深い準位を残す。そのため、このような欠陥を多数含有したシリコンウェーハを基板としてその上にデバイスを形成すると、酸化膜耐圧の絶縁不良を起こしたり、リーク電流が多くてリフレッシュ不良率が高くなるという弊害が出てきて、結果として、デバイス歩留りが低下してしまう。
【００１５】
ところで、これら欠陥サイズの制御についてであるが、これは、シリコン単結晶の引き上げにおいて、凝固後の単結晶の冷却速度を所定の範囲に制御することにより可能であることを本発明者らは見いだした。例えば、凝固後の単結晶の冷却過程の１２００℃から９５０℃の冷却速度を小さくすると、０．１３μｍ以上のエッチピットを形成する結晶欠陥が増加し、また、９５０℃から８００℃の冷却速度を大きくすると０．１３μｍ以下のエッチピットを形成する結晶欠陥が減少する。
【００１６】
本発明のエッチピットのサイズ分布を得るための好適な冷却速度の範囲は、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度を２．０℃／／分以下とし、かつ、１２００℃から９５０℃の間の冷却速度の最小値を１．０℃／分以下とすることであり、更に好ましくは、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度を２．０℃／分以下とし、かつ、１２００℃から９５０℃の間の冷却速度の最小値を１．０℃／分以下０．４℃／分以上とすることである。最低の冷却速度を０．４℃／分以上とする理由は、これ以上、冷却速度を下げても効果は大きくならないこと、極端に冷却温度を下げるとその影響を受けて、引き上げ速度の低下と生産性の低下をきたしてしまうことによる。
【００１７】
また、更に好ましい冷却速度の範囲としては、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度を２．０℃／分以下とし、かつ、凝固後の単結晶の冷却過程の１２００℃から９５０℃の間の冷却速度の最小値を１．０℃／分以下０．４℃／分以上とし、なおかつ、９５０℃から８００℃の間の冷却速度を０．６℃／分以上とすることである。９５０℃から８００℃の間の冷却速度を規定する理由は、前述の説明のとおりで、０．１３μｍ以下のエッチピットを形成する結晶欠陥を増加させないためである。
【００１８】
なお、エッチピットのサイズの下限を０．１０μｍとするか、０．１１μｍとするかについては、使用するパーティクルカウンタの分解能により使い分ければよく、本質的には、０．１３μｍを境にして、それより大きなエッチピットを形成させるような欠陥はデバイス歩留りへの悪影響が少なく、それより小さなエッチピットを形成させるような欠陥はデバイス歩留りへの悪影響が大きいと考えればよい。
【００１９】
【実施例】
以下、本発明の実施例を説明する。
【００２０】
＜実施例１＞
図１は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配置し、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１６インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後にシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で下拡がりの熱反射材９を取り付けた。熱反射材９は、炭素繊維製成形断熱材で作製してある。この石英ガラス製ルツボ４に４５ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を１．０〜１．２ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００２１】
このシリコン単結晶を、通常の加工方法で、スライス・面取り・ラッピング・エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００２２】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００２３】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００２４】
＜実施例２＞
図２は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配置し、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１８インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には、加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後のシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径３００ｍｍ、高さ１００ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き上げの頭部形成から尾部形成までの全期間にわたって７ｋｗの電力を投入した。この石英ガラス製ルツボ４に５５ｋｇの多結晶シリコンを装填・溶解した後、８インチサイズのシリコン単結晶を０．８〜１．０ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００２５】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．２：１：１０）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００２６】
また、この８インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を３６８個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電解換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００２７】
また、同じシリコン単結晶から同様の手法で８インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを３６８個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００２８】
＜実施例３＞
図３は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー１１内にグラファイト製ルツボ３を回転自在に配置し、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１８インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後にシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径２６０ｍｍ、高さ１００ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き上げの頭部形成から尾部形成までの全期間にわたって１５ｋｗの電力を投入した。また、この引き上げ装置の水冷チャンバー１１は、結晶加熱ヒーター１０直上から結晶が冷却されるように主部がドーム状ではなく、直角に形成されている。この石英ガラス製ルツボ４に５０ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を０．９〜１．１ｍｍ／分の引上げ速度で引上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００２９】
このシリコン単結晶を、通常の加工方法で、スライス・面取り・ラッピング・エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝３：１：５）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００３０】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００３１】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００３２】
＜実施例４＞
図４は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、２２インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配している。さらに、凝固後にシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径２８０ｍｍ、高さ７０ｍｍのサイズの結晶加熱ヒーター１０を取り付け、引き上げの頭部形成から尾部形成までの全期間にわたって１５ｋｗの電力を投入した。また、ヒーターの熱が効率よくシリコン結晶８に当たるように、保温材１２をヒーターを取り巻くように配してある。この石英ガラス製ルツボ４に１００ｋｇの多結晶シリコンを装填・溶解した後、８インチサイズのシリコン単結晶を０．７〜０．９ｍｍ／分の引上速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００３３】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。洗浄液の温度は、８０℃、５分間の洗浄を４回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００３４】
また、この８インチサイズのシリコンウェーハ上に、厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を３６８個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００３５】
また、同じシリコン単結晶から同様の手法で８インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを３６８個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００３６】
＜実施例５＞
図５は、本発明を適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー１１内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、２０インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配してある。凝固界面から上に向かって結晶８を取り囲む形の逆円錘状の輻射スクリーン１３を配置している。さらに、凝固後のシリコン単結晶の冷却速度を所定範囲に制御するために、炉内のシリコン単結晶８を囲むような配置で内径２６０ｍｍ、高さ１００ｍｍのサイズの結晶加熱ヒーター１０を、引上の頭部形成から尾部形成までの全期間にわたって１５ｋｗの電力を投入した。また、ヒーターの熱が効率よくシリコン結晶８に当たるように、保温材１２をヒーターを取り巻くように配してある。さらにこの引上装置の水冷チャンバー１１は、結晶加熱ヒーター１０直上から結晶が冷却されるように、主部がドーム状ではなく、直角に形成されている。この石英ガラス製ルツボ４に７５ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を０．８〜１．０ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲に制御できた。
【００３７】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．３：１：１０）で洗浄した。洗浄液の温度は、８０℃、２０分間の洗浄を１回行なった。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００３８】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００３９】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００４０】
＜比較例１＞
図６は、この比較例に適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１６インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配してある。この石英ガラス製ルツボ４に４５ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を０．８〜１．３ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲となった。
【００４１】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００４２】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００４３】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００４４】
＜比較例２＞
図７は、この比較例に適用したＣＺ法による引き上げ装置である。同図においては、ガス導入口（図示せず）および排気口１を備えたチャンバー２内にグラファイト製ルツボ３を回転自在に配して、このルツボ３に石英ガラス製ルツボ４を嵌合している。グラファイト製ルツボ３、石英ガラス製ルツボ４は、１８インチサイズとした。一方、これらルツボの上方には、先端部に種結晶をチャック５によって保持する引き上げワイヤー（図示せず）を配置しており、また、ルツボの周囲には加熱ヒーター６および炭素繊維製成形断熱材７を配しており、凝固界面から上に向かって結晶８を取り囲む形の逆円錘状の輻射スクリーン１３を設置している。この石英ガラス製ルツボ４に５０ｋｇの多結晶シリコンを装填・溶解した後、６インチサイズのシリコン単結晶を１．３〜１．７ｍｍ／分の引き上げ速度で引き上げたところ、その冷却速度は、表１に示すような範囲となった。
【００４５】
このシリコン単結晶を、通常の加工方法で、スライス、面取り、ラッピング、エッチングの後、鏡面研磨を行ない、最後に、アンモニア系洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．２：１：１０）で洗浄した。洗浄液の温度は、８０℃、１０分間の洗浄を２回行ない、合計洗浄時間を２０分とした。このウェーハに発生したエッチピットを、レーザー式パーティクルカウンタ（日立電子エンジニアリング株式会社製ＬＳ６０００）で測定したところ表１および表２に示すような結果となった。
【００４６】
また、この６インチサイズのシリコンウェーハ上に厚さ約２５ｎｍの酸化膜をつけ、その上に上層がアルミニウム、下層がドープされた直径５ｍｍの２層ゲート電極を２００個形成し、このＭＯＳダイオードのそれぞれについて、基板シリコンから多数キャリアが注入される極性の直流電圧をアルミニウム層と基板シリコンの裏面の電極間に印加し、その電圧をステップ的に、酸化膜にかかる電界換算で０．２５ＭＶ／ｃｍずつ、各ステップ２００ｍｓｅｃの保持時間で次第に高くしていった場合のリーク電流を測定し、リーク電流が１μＡ／ｃｍ2になったときの印加電圧の値を、６ＭＶ／ｃｍ以下、６〜８ＭＶ／ｃｍ、８ＭＶ／ｃｍ以上という３つの範囲に分類し、表２に示した。
【００４７】
また、同じシリコン単結晶から同様の手法で６インチサイズの鏡面研磨シリコンウェーハを作製し、その上に、デザインルール１．３μｍのダイナミック型ＲＡＭを２００個形成し、リフレッシュ時間（ある電荷注入から次の電荷注入までの時間）を５１２サイクル／８ｍｓｅｃとし、ビット不良を測定したところ、リフレッシュ不良率は表２に示すとおりとなった。
【００４８】
【表１】
【表２】
【発明の効果】
本発明のシリコンウェーハは、デバイス形成時に酸化膜絶縁耐圧不良やｐｎ接合リーク不良を引き起こすような有害な欠陥が少ないシリコンウェーハであり、特に、集積度の高いデバイスを歩留りよく製造するのに好適なものである。
【００５１】
また、本発明の結晶欠陥評価方法によれば、市販のレーザー式パーティクルカウンタさえあれば複雑な熱処理を施すことなく容易かつ簡便に、しかも、非破壊でシリコンウェーハの電気的特性を評価することができる。従って、例えば、シリコン製造段階で、シリコンウェーハの品質管理や出荷検査にこの方法を使えば、その歩留り向上が図られるし、また、デバイス製造段階では、使用前のシリコンウェーハを、予め本発明の評価方法によりウェーハを選別・グレード分けし、デバイスの集積度ごとに使い分けすることができるので、全体として、高いデバイス歩留りを得ることができる。
【００５２】
このように、本発明は、高集積度のデバイスを歩留り良く製造するのに貢献する優れた発明である。
【図面の簡単な説明】
【図１】は、本発明の実施例１において用いられた単結晶引上げ装置の概略構成を示す図。
【図２】は、本発明の実施例２において用いられた単結晶引上げ装置の概略構成を示す図。
【図３】は、本発明の実施例３において用いられた単結晶引上げ装置の概略構成を示す図。
【図４】は、本発明の実施例４において用いられた単結晶引上げ装置の概略構成を示す図。
【図５】は、本発明の実施例５において用いられた単結晶引上げ装置の概略構成を示す図。
【図６】は、比較例１において用いられた単結晶引上げ装置の概略構成を示す図。
【図７】は、比較例２において用いられた単結晶引上げ装置の概略構成を示す図。
【符号の説明】
１…排気孔 ２…（ドーム型）水冷チャンバー
３…グラファイト製ルツボ ４…石英ガラス製ルツボ
５…種結晶チャック ６…加熱ヒーター
７…断熱材 ８…シリコン単結晶
９…熱反射材 １０…結晶加熱ヒーター
１１…（天井がフラットな）水冷チャンバー
１２…断熱材 １３…輻射スクリーン
Claims (1)
- チョクラルスキー法によって引き上げられたシリコン単結晶から所定の厚さにウェーハを切り出し、ラッピング、エッチング、鏡面研磨した後、アンモニア系洗浄を施し、表面に現れたエッチピットのサイズと個数を測定し、
（０．１１μｍ以上のピット総数）に対する（０．１３μｍ以上のピット総数）の比率
または
（０．１０μｍ以上のピット総数）に対する（０．１３μｍ以上のピット総数）の比率
を算出することによりシリコンウェーハ中の結晶欠陥の質と電気的特性を評価することを特徴とするシリコンウェーハの品質評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001345192A JP3683846B2 (ja) | 2001-11-09 | 2001-11-09 | シリコンウェーハの品質評価方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198407A JP2002198407A (ja) | 2002-07-12 |
| JP3683846B2 true JP3683846B2 (ja) | 2005-08-17 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001345192A Expired - Fee Related JP3683846B2 (ja) | 2001-11-09 | 2001-11-09 | シリコンウェーハの品質評価方法 |
Country Status (1)
| Country | Link |
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