JPH1032210A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1032210A JPH1032210A JP8185838A JP18583896A JPH1032210A JP H1032210 A JPH1032210 A JP H1032210A JP 8185838 A JP8185838 A JP 8185838A JP 18583896 A JP18583896 A JP 18583896A JP H1032210 A JPH1032210 A JP H1032210A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 92
- 239000001301 oxygen Substances 0.000 claims abstract description 28
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 28
- 238000005247 gettering Methods 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 9
- 238000011109 contamination Methods 0.000 abstract description 7
- -1 oxygen ions Chemical class 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】ＳＩＭＯＸ基板への重金属汚染や結晶欠陥の発
生を抑制できない。 【解決手段】単結晶シリコン基板１の裏面に多結晶シリ
コン膜２を形成したのち、基板１を４００〜７００℃に
保持し、酸素イオン３をイオン注入し酸素注入層４を形
成する。次に多結晶シリコン膜２を除去したのち、基板
１を１３００℃以上で熱処理し酸化シリコン層５を形成
する。
生を抑制できない。 【解決手段】単結晶シリコン基板１の裏面に多結晶シリ
コン膜２を形成したのち、基板１を４００〜７００℃に
保持し、酸素イオン３をイオン注入し酸素注入層４を形
成する。次に多結晶シリコン膜２を除去したのち、基板
１を１３００℃以上で熱処理し酸化シリコン層５を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＳＩＭＯＸ基板からの重金属の除去方法
に関する。
法に関し、特にＳＩＭＯＸ基板からの重金属の除去方法
に関する。
【０００２】
【従来の技術】半導体装置の高速化に伴い、接続容量や
配線用量等を小さくする為の素子領域の誘電体分離技術
が開発されてきている。ＳＩＭＯＸ基板はＳＯＩ基板の
一種であり、酸素のイオン注入による埋め込み絶縁層を
用いた誘電体分離基板である。以下従来のＳＩＭＯＸ基
板の製造方法について、図面を用いて説明する。
配線用量等を小さくする為の素子領域の誘電体分離技術
が開発されてきている。ＳＩＭＯＸ基板はＳＯＩ基板の
一種であり、酸素のイオン注入による埋め込み絶縁層を
用いた誘電体分離基板である。以下従来のＳＩＭＯＸ基
板の製造方法について、図面を用いて説明する。
【０００３】先ず図６（ａ）に示すように、単結晶シリ
コン基板１の表面から酸素イオン３を注入する。酸素の
ドーズ量は、通常０．４〜１．８×１０18／ｃｍ2 程度
である。この時の基板温度は、６００℃前後に保持され
る。イオン注入された基板表面には酸素注入層４が形成
される。
コン基板１の表面から酸素イオン３を注入する。酸素の
ドーズ量は、通常０．４〜１．８×１０18／ｃｍ2 程度
である。この時の基板温度は、６００℃前後に保持され
る。イオン注入された基板表面には酸素注入層４が形成
される。
【０００４】次ぎに、図６（ｂ）に示すように、１３０
０℃以上数時間の高温熱処理をおこなう。この処理によ
り酸素と基板のシリコンとが反応し、埋め込み絶縁層と
して酸化シリコン層５が形成される。
０℃以上数時間の高温熱処理をおこなう。この処理によ
り酸素と基板のシリコンとが反応し、埋め込み絶縁層と
して酸化シリコン層５が形成される。
【０００５】この様にして製造されたＳＩＭＯＸ基板に
は、酸素イオン注入時に不注意に重金属が混入する。重
金属の混入については、例えば、ワタナベ等（Ｋ，Ｗａ
ｔａｎａｂｅ ｅｔａｌ．）により、ＩＥＥＥインター
ナショナル（ｉｎｔｅｒｎａｔｉｏｎａｌ）ＳＯＩカン
フアレンス プロシーディングス（ｃｏｎｆｅｒｅｎｃ
ｅ ｐｒｏｃｅｅｄｉｎｇｓ）（１９９４）ｐ９５に、
ＳＩＭＯＸ基板制作中に混入される不純物の分析結果が
報告されている。更に、ＳＩＭＯＸ基板中に形成され
る、貫通転移及び積層欠陥の存在が、ストメノス等
（Ｊ．Ｓｔｏｅｍｅｎｏｓ ｅｔａｌ．）により、プロ
シーディングス オブ シックス インターナショナル
シンポジューム オン ＳＯＩ テクノロジー アン
ド デバイセス（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｓｉ
ｘｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＳＯＩ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ｄ
ｅｖｉｃｅｓ）（１９９４）ｐ１６に報告されている。
デバイス領域内のこの貫通転移や積層欠陥は、リーク電
流の増大等のデバイス特性の劣化を起こす。ＳＩＭＯＸ
基板中の重金属の除去方法については、従来試みられた
例は報告されていない。
は、酸素イオン注入時に不注意に重金属が混入する。重
金属の混入については、例えば、ワタナベ等（Ｋ，Ｗａ
ｔａｎａｂｅ ｅｔａｌ．）により、ＩＥＥＥインター
ナショナル（ｉｎｔｅｒｎａｔｉｏｎａｌ）ＳＯＩカン
フアレンス プロシーディングス（ｃｏｎｆｅｒｅｎｃ
ｅ ｐｒｏｃｅｅｄｉｎｇｓ）（１９９４）ｐ９５に、
ＳＩＭＯＸ基板制作中に混入される不純物の分析結果が
報告されている。更に、ＳＩＭＯＸ基板中に形成され
る、貫通転移及び積層欠陥の存在が、ストメノス等
（Ｊ．Ｓｔｏｅｍｅｎｏｓ ｅｔａｌ．）により、プロ
シーディングス オブ シックス インターナショナル
シンポジューム オン ＳＯＩ テクノロジー アン
ド デバイセス（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｓｉ
ｘｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＳＯＩ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ｄ
ｅｖｉｃｅｓ）（１９９４）ｐ１６に報告されている。
デバイス領域内のこの貫通転移や積層欠陥は、リーク電
流の増大等のデバイス特性の劣化を起こす。ＳＩＭＯＸ
基板中の重金属の除去方法については、従来試みられた
例は報告されていない。
【０００６】通常のシリコン基板の重金属汚染は、既存
の分析装置の検出限界以下であるが、デバイスプロセス
中に混入する重金属不純物をゲッタリングする方法とし
て、シリコン基板の表面に窒素やアルゴンをイオン注入
したり、裏面に多結晶シリコン膜を形成する方法（特開
平１−２３５２４２号公報）や、熱処理と多結晶シリコ
ン膜の形成を行う方法（特開平４−５３１４０号公報、
特開平４−１７１８２７号公報）等が報告されている。
の分析装置の検出限界以下であるが、デバイスプロセス
中に混入する重金属不純物をゲッタリングする方法とし
て、シリコン基板の表面に窒素やアルゴンをイオン注入
したり、裏面に多結晶シリコン膜を形成する方法（特開
平１−２３５２４２号公報）や、熱処理と多結晶シリコ
ン膜の形成を行う方法（特開平４−５３１４０号公報、
特開平４−１７１８２７号公報）等が報告されている。
【０００７】
【発明が解決しようとする課題】上述したように、ＳＩ
ＭＯＸ基板の重金属汚染や転移及び積層欠陥は、酸化膜
耐圧の劣化やリーク電流の増加をもたらす。従って、Ｓ
ＩＭＯＸ基板にデバイスを制作し、高性能で高信頼性の
デバイス特性を得るためには、ＳＩＭＯＸ基板中の重金
属不純物を低減し、転移や積層欠陥の発生を抑制するこ
とが必要となってくる。ＳＩＭＯＸ基板中の重金属の除
去方法については、試みられていない。
ＭＯＸ基板の重金属汚染や転移及び積層欠陥は、酸化膜
耐圧の劣化やリーク電流の増加をもたらす。従って、Ｓ
ＩＭＯＸ基板にデバイスを制作し、高性能で高信頼性の
デバイス特性を得るためには、ＳＩＭＯＸ基板中の重金
属不純物を低減し、転移や積層欠陥の発生を抑制するこ
とが必要となってくる。ＳＩＭＯＸ基板中の重金属の除
去方法については、試みられていない。
【０００８】シリコン基板の場合と同様に、ＳＩＭＯＸ
基板の表面に窒素やアルゴンをイオン注入したり、裏面
に多結晶シリコン膜を形成する方法を安易に応用しても
効果は得られない。即ち、窒素やアルゴンのイオン注入
では、基板中に混入された重金属は、熱処理中にイオン
注入時に形成された欠陥に捕獲され、又多結晶シリコン
膜の形成では、結晶粒界で重金属は捕獲される。従っ
て、イオン注入による欠陥と多結晶シリコン膜中の粒界
が回復（再結晶により粒界の面積の割合が小さくなる）
してしまうと、ゲッタリング効果は低下することにな
る。故に、通常１３００℃以上の高温熱処理が施される
ＳＩＭＯＸ基板の作製工程中には、上記方法を適用して
も十分な効果は得られない。
基板の表面に窒素やアルゴンをイオン注入したり、裏面
に多結晶シリコン膜を形成する方法を安易に応用しても
効果は得られない。即ち、窒素やアルゴンのイオン注入
では、基板中に混入された重金属は、熱処理中にイオン
注入時に形成された欠陥に捕獲され、又多結晶シリコン
膜の形成では、結晶粒界で重金属は捕獲される。従っ
て、イオン注入による欠陥と多結晶シリコン膜中の粒界
が回復（再結晶により粒界の面積の割合が小さくなる）
してしまうと、ゲッタリング効果は低下することにな
る。故に、通常１３００℃以上の高温熱処理が施される
ＳＩＭＯＸ基板の作製工程中には、上記方法を適用して
も十分な効果は得られない。
【０００９】本発明の目的は、重金属汚染や結晶欠陥密
度の低減されたＳＩＭＯＸ基板を有する半導体装置の製
造方法を提供することにある。
度の低減されたＳＩＭＯＸ基板を有する半導体装置の製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板の裏面にゲッタリング用の膜
を形成する工程と、膜が形成された前記半導体基板を４
００〜７００℃に保持し、基板表面に酸素をイオン注入
した後、前記膜を除去する工程と、裏面の膜が除去され
た前記半導体基板を１３００℃以上の温度で熱処理する
工程とを有することを特徴とするものである。
の製造方法は、半導体基板の裏面にゲッタリング用の膜
を形成する工程と、膜が形成された前記半導体基板を４
００〜７００℃に保持し、基板表面に酸素をイオン注入
した後、前記膜を除去する工程と、裏面の膜が除去され
た前記半導体基板を１３００℃以上の温度で熱処理する
工程とを有することを特徴とするものである。
【００１１】第２の発明の半導体装置の製造方法は、半
導体基板の裏面にゲッタリング用の膜を形成する工程
と、膜が形成された前記半導体基板を４００〜７００℃
に保持し、基板表面に酸素をイオン注入する工程と、酸
素がイオン注入された前記半導体基板を５００〜１００
０℃の温度で熱処理した後、基板裏面に形成された前記
膜を除去する工程と、裏面の膜が除去された前記半導体
基板を１３００℃以上の温度で熱処理する工程とを有す
ることを特徴とするものである。
導体基板の裏面にゲッタリング用の膜を形成する工程
と、膜が形成された前記半導体基板を４００〜７００℃
に保持し、基板表面に酸素をイオン注入する工程と、酸
素がイオン注入された前記半導体基板を５００〜１００
０℃の温度で熱処理した後、基板裏面に形成された前記
膜を除去する工程と、裏面の膜が除去された前記半導体
基板を１３００℃以上の温度で熱処理する工程とを有す
ることを特徴とするものである。
【００１２】第３の発明の半導体装置の製造方法は、半
導体基板の裏面にゲッタリング用の第１の膜を形成する
工程と、第１の膜が形成された前記半導体基板を４００
〜７００℃に保持し、基板表面に酸素をイオン注入する
工程と、酸素がイオン注入された前記半導体基板を５０
０〜１０００℃の温度で熱処理した後、基板裏面に形成
された前記第１の膜を除去する工程と、第１の膜が除去
された前記半導体基板の少なくとも裏面にゲッタリング
用の第２の膜を形成する工程と、第２の膜が形成された
前記半導体基板を１３００℃以上の温度で熱処理した
後、前記第２の膜を除去する工程とを有することを特徴
とするものである。
導体基板の裏面にゲッタリング用の第１の膜を形成する
工程と、第１の膜が形成された前記半導体基板を４００
〜７００℃に保持し、基板表面に酸素をイオン注入する
工程と、酸素がイオン注入された前記半導体基板を５０
０〜１０００℃の温度で熱処理した後、基板裏面に形成
された前記第１の膜を除去する工程と、第１の膜が除去
された前記半導体基板の少なくとも裏面にゲッタリング
用の第２の膜を形成する工程と、第２の膜が形成された
前記半導体基板を１３００℃以上の温度で熱処理した
後、前記第２の膜を除去する工程とを有することを特徴
とするものである。
【００１３】
【発明の実施の形態】次に本発明について、図面を用い
て説明する。図１（ａ）〜（ｄ）は、本発明の第１の実
施の形態を説明するための工程順に示した半導体チップ
の断面図である。
て説明する。図１（ａ）〜（ｄ）は、本発明の第１の実
施の形態を説明するための工程順に示した半導体チップ
の断面図である。
【００１４】先ず図１（ａ）に示すように、単結晶シリ
コン基板１の裏面に多結晶シリコン膜を１〜２μｍの厚
さに堆積する。この時の多結晶シリコン膜の堆積はＣＶ
Ｄ法（化学気相成長法）で行うが、ゲッタリング効果の
点から結晶粒を小さくすることが効果的である為、成長
温度は６００℃程度が望ましい。ゲッタリング用の膜と
して非晶質シリコン膜を形成する場合は、減圧ＣＶＤ法
を用い、５５０℃４時間の条件で１μｍ程度成長させ
る。窒化シリコン膜の場合は、減圧ＣＶＤ法又はプラズ
マＣＶＤ法によりＳｉＨ2 Ｃｌ2 とＮＨ4 ガスで、０．
５μｍ程度成長させる。ゲッタリング用の膜としては、
この他酸化シリコン膜や、これらの膜を積層したもので
あってもよい。
コン基板１の裏面に多結晶シリコン膜を１〜２μｍの厚
さに堆積する。この時の多結晶シリコン膜の堆積はＣＶ
Ｄ法（化学気相成長法）で行うが、ゲッタリング効果の
点から結晶粒を小さくすることが効果的である為、成長
温度は６００℃程度が望ましい。ゲッタリング用の膜と
して非晶質シリコン膜を形成する場合は、減圧ＣＶＤ法
を用い、５５０℃４時間の条件で１μｍ程度成長させ
る。窒化シリコン膜の場合は、減圧ＣＶＤ法又はプラズ
マＣＶＤ法によりＳｉＨ2 Ｃｌ2 とＮＨ4 ガスで、０．
５μｍ程度成長させる。ゲッタリング用の膜としては、
この他酸化シリコン膜や、これらの膜を積層したもので
あってもよい。
【００１５】次に図１（ｂ）に示すように、単結晶シリ
コン基板１を４００〜７００℃に保持した後、基板表面
に酸素イオン３を注入し、酸素注入層４を形成する。こ
の時の酸素のドーズ量は０．４〜１．８×１０18であ
る。この高温時に裏面に形成された多結晶シリコン膜２
に重金属不純物がゲッタリングされる。保持温度４００
℃以下ではＦｅの拡散長から考えると１０時間以上を必
要とする為実用的ではない。更に多結晶シリコン膜又は
窒化シリコン膜は、格子間シリコンの吸収源になる為、
イオン注入時に発生した格子間シリコンを吸収（又は空
孔の放出）する。この格子間シリコンの吸収は、その後
の高温熱処理時の酸化シリコン膜の形成の際、形成され
る積層欠陥密度の低減につながる。
コン基板１を４００〜７００℃に保持した後、基板表面
に酸素イオン３を注入し、酸素注入層４を形成する。こ
の時の酸素のドーズ量は０．４〜１．８×１０18であ
る。この高温時に裏面に形成された多結晶シリコン膜２
に重金属不純物がゲッタリングされる。保持温度４００
℃以下ではＦｅの拡散長から考えると１０時間以上を必
要とする為実用的ではない。更に多結晶シリコン膜又は
窒化シリコン膜は、格子間シリコンの吸収源になる為、
イオン注入時に発生した格子間シリコンを吸収（又は空
孔の放出）する。この格子間シリコンの吸収は、その後
の高温熱処理時の酸化シリコン膜の形成の際、形成され
る積層欠陥密度の低減につながる。
【００１６】次に図１（ｃ）に示すように、この重金属
や格子間シリコンが吸収された多結晶シリコン膜２を、
例えばＫＯＨ溶液（シリコン窒化膜の場合は、Ｈ3 ＰＯ
4 溶液等で）でエッチングする。
や格子間シリコンが吸収された多結晶シリコン膜２を、
例えばＫＯＨ溶液（シリコン窒化膜の場合は、Ｈ3 ＰＯ
4 溶液等で）でエッチングする。
【００１７】次に図１（ｄ）に示すように、１３００℃
以上で熱処理することにより、注入された酸素が基板の
シリコンと反応し埋め込まれた酸化シリコン層５が形成
される。この酸化シリコン層５の形成時には、多量の格
子間シリコンが放出されるので積層欠陥が発生するが、
多結晶シリコン膜に既に吸収されている為、酸化シリコ
ン層５の形成による積層欠陥の発生は抑制される。
以上で熱処理することにより、注入された酸素が基板の
シリコンと反応し埋め込まれた酸化シリコン層５が形成
される。この酸化シリコン層５の形成時には、多量の格
子間シリコンが放出されるので積層欠陥が発生するが、
多結晶シリコン膜に既に吸収されている為、酸化シリコ
ン層５の形成による積層欠陥の発生は抑制される。
【００１８】このように構成された第１の実施の形態に
より製造したＳＩＭＯＸ基板の、重金属としてのＦｅの
汚染量とエッチピット密度を調べた結果を図４及び図５
に示す。Ｆｅの濃度は、基板表面層を原子吸光分析装置
により分析した結果であるが、本実施の形態では装置の
検出限界以下に低減されていた。又、基板表面をＳＥＣ
ＣＯエッチングした時のエッチピット密度に関しては、
１０3 個／ｃｍ2 以下となり、従来例に比べ１桁低減さ
れていた。
より製造したＳＩＭＯＸ基板の、重金属としてのＦｅの
汚染量とエッチピット密度を調べた結果を図４及び図５
に示す。Ｆｅの濃度は、基板表面層を原子吸光分析装置
により分析した結果であるが、本実施の形態では装置の
検出限界以下に低減されていた。又、基板表面をＳＥＣ
ＣＯエッチングした時のエッチピット密度に関しては、
１０3 個／ｃｍ2 以下となり、従来例に比べ１桁低減さ
れていた。
【００１９】図２（ａ）〜（ｄ）は、本発明の第２の実
施の形態を説明するための工程順に示した半導体チップ
の断面図である。この第２の実施の形態は、酸素イオン
注入後に高温の熱処理工程を加えた以外は、第１の実施
の形態と同じである。
施の形態を説明するための工程順に示した半導体チップ
の断面図である。この第２の実施の形態は、酸素イオン
注入後に高温の熱処理工程を加えた以外は、第１の実施
の形態と同じである。
【００２０】先ず図２（ａ）に示すように、第１の実施
の形態と同様に操作して、単結晶シリコン基板１の裏面
に多結晶シリコン膜２を形成した後、シリコン基板１を
４００〜７００℃に保持した後、基板表面に酸素をイオ
ン注入し、酸素注入層４を形成する。多結晶シリコン膜
の代わりに、非晶質シリコン膜、窒化シリコン膜、酸化
シリコン膜及びこれらの積層膜を用いてもよい。
の形態と同様に操作して、単結晶シリコン基板１の裏面
に多結晶シリコン膜２を形成した後、シリコン基板１を
４００〜７００℃に保持した後、基板表面に酸素をイオ
ン注入し、酸素注入層４を形成する。多結晶シリコン膜
の代わりに、非晶質シリコン膜、窒化シリコン膜、酸化
シリコン膜及びこれらの積層膜を用いてもよい。
【００２１】次に図２（ｂ）に示すように、この単結晶
シリコン基板１を５００〜１０００℃に保持する。酸素
イオン注入時には、重金属が混入され続けられている
が、基板表面近傍に混入された重金属は、裏面の多結晶
シリコン膜２まで拡散する時間の熱処理が必要である。
従って、イオン注入の終了と同時に高温保持（４００〜
７００℃）を止めると基板表面に注入された重金属は、
基板裏面の多結晶シリコン膜まで拡散しきれずに基板表
面に残留する。このゲッタリングされなかった重金属を
更に熱処理することにより、除去する必要がある。この
熱処理工程は、高温保持したイオン注入機内で行っても
よいが、イオン注入時の温度よりも高くする必要があ
る。イオン注入時に導入された重金属元素は、基板温度
が室温にまで低下すると固溶度以上のものは析出する。
従って析出した重金属を固溶状態にしゲッタリングする
ためには、イオン注入時の温度より高くする必要があ
り、５００〜１０００℃が有効である。
シリコン基板１を５００〜１０００℃に保持する。酸素
イオン注入時には、重金属が混入され続けられている
が、基板表面近傍に混入された重金属は、裏面の多結晶
シリコン膜２まで拡散する時間の熱処理が必要である。
従って、イオン注入の終了と同時に高温保持（４００〜
７００℃）を止めると基板表面に注入された重金属は、
基板裏面の多結晶シリコン膜まで拡散しきれずに基板表
面に残留する。このゲッタリングされなかった重金属を
更に熱処理することにより、除去する必要がある。この
熱処理工程は、高温保持したイオン注入機内で行っても
よいが、イオン注入時の温度よりも高くする必要があ
る。イオン注入時に導入された重金属元素は、基板温度
が室温にまで低下すると固溶度以上のものは析出する。
従って析出した重金属を固溶状態にしゲッタリングする
ためには、イオン注入時の温度より高くする必要があ
り、５００〜１０００℃が有効である。
【００２２】次に図２（ｃ）に示すように、この重金属
が吸収された多結晶シリコン膜を、例えばＫＯＨ溶液で
エッチングする。次で図２（ｄ）に示すように、１３０
０℃以上で熱処理することにより、埋め込まれた酸化シ
リコン層５を形成する。
が吸収された多結晶シリコン膜を、例えばＫＯＨ溶液で
エッチングする。次で図２（ｄ）に示すように、１３０
０℃以上で熱処理することにより、埋め込まれた酸化シ
リコン層５を形成する。
【００２３】図３（ａ）〜（ｄ）は、本発明の第３の実
施の形態を説明するための工程順に示した半導体チップ
の断面図である。この第３の実施の形態は、１３００℃
以上で熱処理する工程の前に、ゲッタリング用の第２の
膜を形成して高温熱処理時に混入される重金属を除去す
る点が、第２の実施の形態と異なる。
施の形態を説明するための工程順に示した半導体チップ
の断面図である。この第３の実施の形態は、１３００℃
以上で熱処理する工程の前に、ゲッタリング用の第２の
膜を形成して高温熱処理時に混入される重金属を除去す
る点が、第２の実施の形態と異なる。
【００２４】先ず図３（ａ）に示すように、第２の実施
の形態と同様に操作して、単結晶シリコン基板１の裏面
に多結晶シリコン膜を形成した後、シリコン基板１を４
００〜７００℃に保持した後、基板表面に酸素をイオン
注入し、酸素注入層４を形成する。多結晶シリコン膜の
代わりに、非晶質シリコン膜、窒化シリコン膜、酸化シ
リコン膜及びこれらの積層膜を用いてもよい。次にこの
単結晶シリコン基板１を５００〜１０００℃に保持した
のち、基板裏面の多結晶シリコン膜を除去する。
の形態と同様に操作して、単結晶シリコン基板１の裏面
に多結晶シリコン膜を形成した後、シリコン基板１を４
００〜７００℃に保持した後、基板表面に酸素をイオン
注入し、酸素注入層４を形成する。多結晶シリコン膜の
代わりに、非晶質シリコン膜、窒化シリコン膜、酸化シ
リコン膜及びこれらの積層膜を用いてもよい。次にこの
単結晶シリコン基板１を５００〜１０００℃に保持した
のち、基板裏面の多結晶シリコン膜を除去する。
【００２５】次に図３（ｂ）に示すように、全面にゲッ
タリング用の第２の膜として、例えば厚さ１０ｎｍの酸
化シリコン膜と厚さ１００ｎｍの窒化シリコン膜からな
る積層膜６を形成する。尚、この第２の膜は基板の裏面
にのみ形成てもよい。
タリング用の第２の膜として、例えば厚さ１０ｎｍの酸
化シリコン膜と厚さ１００ｎｍの窒化シリコン膜からな
る積層膜６を形成する。尚、この第２の膜は基板の裏面
にのみ形成てもよい。
【００２６】次に図３（ｃ）に示すように、１３００℃
以上で熱処理することにより、埋め込まれた酸化シリコ
ン層５を形成する。この熱処理により、外部雰囲気から
混入される重金属の拡散防止膜として積層膜６が働く。
又、窒化シリコン膜は重金属のゲッタリングにも有効に
作用する。次で図３（ｄ）に示すように、積層膜６をウ
エットエッチング法により除去する。
以上で熱処理することにより、埋め込まれた酸化シリコ
ン層５を形成する。この熱処理により、外部雰囲気から
混入される重金属の拡散防止膜として積層膜６が働く。
又、窒化シリコン膜は重金属のゲッタリングにも有効に
作用する。次で図３（ｄ）に示すように、積層膜６をウ
エットエッチング法により除去する。
【００２７】
【発明の効果】以上説明したように本発明は、ゲッタリ
ング用の膜形成と熱処理とを組み合わせた処理をＳＩＭ
ＯＸ基板に施すことにより、重金属汚染が少なく、結晶
欠陥密度の少ないＳＩＭＯＸ基板がえられるという効果
がある。この為、デバイス特性の劣化を防止出来るた
め、半導体装置の製造歩留まりを向上させ、コストを低
減させることが出来る。
ング用の膜形成と熱処理とを組み合わせた処理をＳＩＭ
ＯＸ基板に施すことにより、重金属汚染が少なく、結晶
欠陥密度の少ないＳＩＭＯＸ基板がえられるという効果
がある。この為、デバイス特性の劣化を防止出来るた
め、半導体装置の製造歩留まりを向上させ、コストを低
減させることが出来る。
【図１】本発明の第１の実施の形態を説明するための工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
【図２】本発明の第２の実施の形態を説明するための工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
【図３】本発明の第３の実施の形態を説明するための工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
【図４】本発明と従来例のＦｅ汚染量を示す図。
【図５】本発明と従来例のエッチピット密度を示す図。
【図６】従来のＳＩＭＯＸ基板の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
１ 単結晶シリコン基板 ２ 多結晶シリコン基板 ３ 酸素イオン ４ 酸素注入層 ５ 酸化シリコン層 ６ 積層膜
Claims (6)
- 【請求項１】 半導体基板の裏面にゲッタリング用の膜
を形成する工程と、膜が形成された前記半導体基板を４
００〜７００℃に保持し、基板表面に酸素をイオン注入
した後、前記膜を除去する工程と、裏面の膜が除去され
た前記半導体基板を１３００℃以上の温度で熱処理する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 ゲッタリング用の膜は、多結晶シリコン
膜、非晶質シリコン膜、窒化シリコン膜、酸化シリコン
膜の１種又はこれらの膜を積層した多層構造膜である請
求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の裏面にゲッタリング用の膜
を形成する工程と、膜が形成された前記半導体基板を４
００〜７００℃に保持し、基板表面に酸素をイオン注入
する工程と、酸素がイオン注入された前記半導体基板を
５００〜１０００℃の温度で熱処理した後、基板裏面に
形成された前記膜を除去する工程と、裏面の膜が除去さ
れた前記半導体基板を１３００℃以上の温度で熱処理す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】 ゲッタリング用の膜は、多結晶シリコン
膜、非晶質シリコン膜、窒化シリコン膜、酸化シリコン
膜の１種又はこれらの膜を積層した多層構造膜である請
求項３記載の半導体装置の製造方法。 - 【請求項５】 半導体基板の裏面にゲッタリング用の第
１の膜を形成する工程と、第１の膜が形成された前記半
導体基板を４００〜７００℃に保持し、基板表面に酸素
をイオン注入する工程と、酸素がイオン注入された前記
半導体基板を５００〜１０００℃の温度で熱処理した
後、基板裏面に形成された前記第１の膜を除去する工程
と、第１の膜が除去された前記半導体基板の少なくとも
裏面にゲッタリング用の第２の膜を形成する工程と、第
２の膜が形成された前記半導体基板を１３００℃以上の
温度で熱処理した後、前記第２の膜を除去する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項６】 ゲッタリング用の第１及び第２の膜は、
多結晶シリコン膜、非晶質シリコン膜、窒化シリコン
膜、酸化シリコン膜の１種又はこれらの膜を積層した多
層構造膜である請求項５記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185838A JP2856157B2 (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
| FR9709036A FR2752330B1 (fr) | 1996-07-16 | 1997-07-16 | Procede d'elimination de contaminants metalliques d'un substrat simox |
| US08/895,034 US5970366A (en) | 1996-07-16 | 1997-07-16 | Method of removing metallic contaminants from simox substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185838A JP2856157B2 (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032210A true JPH1032210A (ja) | 1998-02-03 |
| JP2856157B2 JP2856157B2 (ja) | 1999-02-10 |
Family
ID=16177770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185838A Expired - Fee Related JP2856157B2 (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5970366A (ja) |
| JP (1) | JP2856157B2 (ja) |
| FR (1) | FR2752330B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007502541A (ja) * | 2003-08-14 | 2007-02-08 | アイビス・テクノロジー・コーポレイション | Ｓｉｍｏｘ・ｓｏｉシリコン基板中の内部ゲッタリング |
| KR100775799B1 (ko) | 2005-06-13 | 2007-11-12 | 가부시키가이샤 사무코 | Ｓｉｍｏｘ 웨이퍼의 제조 방법 및 ｓｉｍｏｘ 웨이퍼 |
| US9060572B2 (en) | 2010-07-26 | 2015-06-23 | Ykk Corporation | Button fixing member and button structure |
| KR20160121384A (ko) * | 2016-02-26 | 2016-10-19 | 엔비스아나(주) | 기판 오염물 분석 장치 및 기판 오염물 분석 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197377A (ja) * | 1997-09-24 | 1999-04-09 | Nec Corp | Ｓｏｉ基板の製造方法 |
| US6211095B1 (en) * | 1998-12-23 | 2001-04-03 | Agilent Technologies, Inc. | Method for relieving lattice mismatch stress in semiconductor devices |
| JP2000294549A (ja) * | 1999-02-02 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
| US7232742B1 (en) * | 1999-11-26 | 2007-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film |
| US6821827B2 (en) * | 1999-12-28 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6620632B2 (en) * | 2000-04-06 | 2003-09-16 | Seh America, Inc. | Method for evaluating impurity concentrations in semiconductor substrates |
| DE60206084T2 (de) * | 2001-02-06 | 2006-01-12 | Shibuya Kogyo Co., Ltd., Kanazawa | Verfahren und Vorrichtung zum Modifizieren der inneren Oberfläche von Behältern aus Kunststoff |
| US6841433B2 (en) * | 2001-12-29 | 2005-01-11 | Lg.Philips Lcd Co., Ltd. | Method of fabricating polysilicon thin film transistor |
| JP4992246B2 (ja) * | 2006-02-22 | 2012-08-08 | 株式会社Ｓｕｍｃｏ | シリコンウェーハ中のＣｕ評価方法 |
| JP5654206B2 (ja) * | 2008-03-26 | 2015-01-14 | 株式会社半導体エネルギー研究所 | Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176241A (ja) * | 1984-02-23 | 1985-09-10 | Nec Corp | 半導体基板の製造方法 |
| FR2581795B1 (fr) * | 1985-05-10 | 1988-06-17 | Golanski Andrzej | Procede de fabrication d'une couche isolante continue enterree dans un substrat semi-conducteur, par implantation ionique |
| JPH01235242A (ja) * | 1988-03-15 | 1989-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0719839B2 (ja) * | 1989-10-18 | 1995-03-06 | 株式会社東芝 | 半導体基板の製造方法 |
| JPH0453140A (ja) * | 1990-06-18 | 1992-02-20 | Fujitsu Ltd | シリコン単結晶ウエハの処理方法 |
| JPH04171827A (ja) * | 1990-11-05 | 1992-06-19 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US5244819A (en) * | 1991-10-22 | 1993-09-14 | Honeywell Inc. | Method to getter contamination in semiconductor devices |
| US5441899A (en) * | 1992-02-18 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing substrate having semiconductor on insulator |
| JPH06104268A (ja) * | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| JP2806277B2 (ja) * | 1994-10-13 | 1998-09-30 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-07-16 JP JP8185838A patent/JP2856157B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-16 FR FR9709036A patent/FR2752330B1/fr not_active Expired - Fee Related
- 1997-07-16 US US08/895,034 patent/US5970366A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007502541A (ja) * | 2003-08-14 | 2007-02-08 | アイビス・テクノロジー・コーポレイション | Ｓｉｍｏｘ・ｓｏｉシリコン基板中の内部ゲッタリング |
| KR100775799B1 (ko) | 2005-06-13 | 2007-11-12 | 가부시키가이샤 사무코 | Ｓｉｍｏｘ 웨이퍼의 제조 방법 및 ｓｉｍｏｘ 웨이퍼 |
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| KR20160121384A (ko) * | 2016-02-26 | 2016-10-19 | 엔비스아나(주) | 기판 오염물 분석 장치 및 기판 오염물 분석 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2752330A1 (fr) | 1998-02-13 |
| US5970366A (en) | 1999-10-19 |
| JP2856157B2 (ja) | 1999-02-10 |
| FR2752330B1 (fr) | 2003-10-03 |
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