JPH03116820A - ミスフィット転位制御方法 - Google Patents

ミスフィット転位制御方法

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JPH03116820A
JPH03116820A JP1253822A JP25382289A JPH03116820A JP H03116820 A JPH03116820 A JP H03116820A JP 1253822 A JP1253822 A JP 1253822A JP 25382289 A JP25382289 A JP 25382289A JP H03116820 A JPH03116820 A JP H03116820A
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epitaxial layer
epitaxial
wafer
misfit
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Katsuhiko Miki
克彦 三木
Yukio Naruge
成毛　幸夫
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Shin Etsu Handotai Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、エピタキシャルウェーハの製造方法において
、特に半導体基板とエピタキシャル層の界面近傍に形成
されるミスフィツト転位の発生を制御する技術に関する
ものである。
［従来の技術］ 低抵抗率の半導体基板上に、比較的高抵抗率のエピタキ
シャル層を成長させた所謂エピタキシャルウェーハは集
積度の高いＤＲＡＭあるいは高速ＣＭＯＳデバイスの始
発ウェーハとして近年注目されている。
一方、結晶中に元来台まれているか、あるいは上記デバ
イスの製造工程においてウェーハの中に浸入する金属不
純物は、ウェーハ中の接合近傍にあって、各種結晶欠陥
の原因となってリークあるいは耐圧劣化を起こし、デバ
イス特性の劣化の原因となるので、これらを避けるため
に各種の試みがウェーハになされてきた。
ウェーハとして特にエピタキシャルウェーハを取り上げ
てみると、構造的にエピタキシャル成長層と基板の結合
されたものであるため、デバイスが形成されるエピタキ
シャル層の表面近傍はその基板裏面より離れており、こ
の基板裏面に外因性歪を加えることによっては、目的と
するゲッター効果を得ることはできないと考えられてき
た。
例えばＡ、Ｓ、５ａｌｉｈ等は、Ａｐｐｌ、Ｐｈｙｓ、
Ｌｅｔｔ、、Ｖｏｌ、４６．Ｎｏ、４．ｐｐ、４１９〜
４２１．１５　Ｆｅｂ、１９８５の中で述べている。
一方、Ｈ，Ｋｉｋｕｃｈｉ等は、Ａｐｐｌ、Ｐｈｙｓ、
Ｌｅｔｔ、、Ｖｏｌ、５４、Ｎｏ、５．ｐｐ、４６３〜
４６５．３０　Ｊａｎ、１９８９の中で、Ｐ／Ｐ１エピ
タキシャル構造において、そのハイトープされ基板の縮
小した結晶格子と、エピタキシャル成長層の正常な格子
との間のミスフィツトに基づくミスフィツト転位を界面
近傍、特に基板の成長表面近傍に発見し、かかるミスフ
ィツト転位が金属不純物のゲッターを行なうことを報告
している。
第５図にはかかるｐ／ｐ＋のエピタキシャルウェーハの
縦断面図が示されている。
同図において符号１はエピタキシャルウェーハを表して
おり、このエピタキシャルウェーハ１はｐ＋型の半導体
基板１ａの一主面上にｐ型のエピタキシャル層１ｂを形
成してなる。
ここで、半導体基板１ａの不純物濃度について言えば、
その濃度はｌ　Ｏ’　”　ａｔｏｍｓ／ｃｃ以上であり
、一方、エピタキシャル層１ｂの不純物（ボロン）濃度
は約Ｉ　Ｘ　１０”ａｔｏｍｓ／ｃｃであり、その濃度
差は３桁以上となっている。
このように不純物濃度の差が大きいｐ／ｐ＋のエピタキ
シャルウェーハｌにおいては、エピタキシャルウェーハ
のその他の仕様にもよるが、半導体基板１ａとエピタキ
シャル層１ｂの界面にミスフィツト転位が発生し易く、
そのミスフィツト転位によって、重金属のゲッターがな
される。
第６図には前述したｐ／ｐ＋のエピタキシャル層及び基
板の深さ方向に、意図的にドープしたＣＵ及びミスフィ
ツト転位密度の分布を測定した結果が示されている。
この図からも、ミスフィツト転位が半導体基板ｌａとエ
ピタキシャル層１ｂの界面に生じていること、その密度
分布とＣｕ濃度分布がよく一致し、ミスフィツト転位の
多いところでＣｕが効果的にゲッターされていることが
容易に判る。
［発明が解決しようとする課題］ しかしながら、本発明者らは、ミスフィツト転位がエピ
タキシャル成長条件によってどのようにその影響を受け
るかについて詳しい実験を行なったところ、ミスフィツ
ト転位の発生状態は、エピタキシャル成長層と基板の不
純物濃度の差及びそれぞれの厚さ等によって、著しく影
響を受けることを見出した。
また、かかるエピタキシャルウェーハに内在する自然発
生的なミスフィツト転位は、ウェーハの全面において不
均一にしか発生せず、しかもその量が少ないことを見出
した。
第７図及び第８図には、（１１１）及び〈１００〉の結
晶方位をもつｐ＋型、厚さ、５３０μｍのシリコン結晶
基板上に、ｐ型、１０００ｍのエピタキシャル層を成長
させた場合に、シリコン結晶基板の抵抗率と、エピタキ
シャル層の厚さによって、ミスフィツト転位がどのよう
に発生したかが示されており、図中の口及び■はミスフ
ィツト転位がｌＯｏカ所以上、△およびムは５０〜１０
０カ所、Ｏ及び・は５０カ所以下を示している。なお、
各点線に重ねて記載された数値はウェーハのソリを示し
ている。
この第７図及び第８図において、ソリとミスフィツト転
位を比較すると、ソリの大きい方がミスフィツト転位も
多いことが判る。ここでミスフィツト転位の密度は、Ｘ
線ラング法によって（４００）回折を行ない、ウェーハ
全面の写真撮影後ウェーハ内のミスフィツトをカウント
した。
以上の説明から判るように、本来的なミスフィツト転位
はエピタキシャルウェーハの仕様で決まる。しかし、実
際の高集積度半導体回路素子の製造工程において期待さ
れるウェーハ自身のゲッター効果は、この自然発生的ミ
スフィツト転位のみでは不十分であり、またエピタキシ
ャルウェーハの仕様によってミスフィツト転位の発生度
、従ってゲッター効果が異なるのは実用的でない。
なお、この他、エピタキシャルウェーハのゲッター法と
しては、基板中の溶解度を超える酸素濃度の析出による
微小欠陥を利用する所謂ＩＣ効果が考えられるが、ウェ
ーハ全面でのゲッター効果の不均一性、再現性の乏しさ
で実用性に問題があり、また、Ａ、Ｓ、５ａｌｉｈ等が
前述の報告で提案するエピタキシャル層成長期間のＧｅ
混晶層の形成は、前述したミスフィツト転位を利用する
ものであるが、Ｇｅ混晶比の形成とそれによるミスフィ
ツト転位の制御に技術的問題がある。
本発明は、以上の問題点に鑑み、半導体基板上に不純物
濃度の異なるエピタキシャル層を析出するエピタキシャ
ルウェーハの製造において、上記半導体基板と上記エピ
タキシャル層の界面近傍のミスフィツト転位を効果的に
増加制御でき、エピタキシャル層に対する実用的なゲッ
ター作用を有する手段を提供することを課題とする。
［課題を解決するための手段］ 本発明者らは、半導体基板の上に不純物濃度の異なった
所謂エピタキシャルウェーへの基板と成長層界面に発生
するミスフィツト転位について、種々検討を試み・た結
果、エピタキシャル成長の前に予め一定の外因性の機械
的歪を基板の背面に加えることによって、かかるエピタ
キシャルウェーハに内在する自然発生的なミスフィツト
転位を更に増加させ、且つ制御できることを見出し、本
発明に到達したのである。
本発明は、かかる知見に基づいてなされたもので、半導
体基板上に不純物濃度の異なるエピタキシャル層を析出
させるにあたり、上記エピタキシャル層形成前の上記半
導体基板裏面側の表面に、外因性の機械的歪発生方法、
例えばサンドブラストを適用することによって機械的歪
を発生させ、次いで、この上にエピタキシャル層を析出
させることによって、本来的に発生する、上記半導体基
板と上記エピタキシャル層界面近傍のミスフィツト転位
を更に増加させ、且つその密度を制御するようにしたも
のである。この場合の半導体基板裏面への機械的歪の発
生方法としては、硬質針によるスクライビング、遊離砥
石の押しつけなども有効であるが、その機械的歪みを定
量的に制御できる方法が好ましい。またサンドブラスト
にはウェット及びドライの両方法がいずれも有効であり
、また用いる硬質粒子としては、汚染防止の観点から高
純度のシリカ（Ｓ　ｉ　Ｏ，）細粉が好ましい。
［作用］ エピタキシャルウェーハにおいて、その構成がｐ／ｐ＋
で、例えば添加不純物をボロンとすると基板側において
結晶格子間隔は小さくなり、このためエピタキシャル層
の界面近傍ではその結晶格子が圧縮され、その結晶界面
近傍では当然のことながら、格子歪が生じ、それが本来
的なミスフィツト転位を発生させるが、エピタキシャル
成長の前に予め一定の外因性の機械的歪を基板の背面に
加えることによって、かかるエピタキシャルウェーハに
内在する自然発生的（本来的）なミスフィツト転位を更
に増加させることができる。そして、このように増加さ
れたミスフィツト転位によって、効果的に、エピタキシ
ャル層中の主として金属不純物をゲッター除去され、エ
ピタキシャル層外表面近傍に形成された各種デバイスの
性能を高め、よって本発明のエピタキシャルウェーハか
ら作られる、例えば高集積度半導体回路素子の良品収率
を著しく高めることができる。
なお、因に、ｐ＋基板裏面にサンドブラスト等で機械的
な外因性型を形成すると、これはｐ＋基板の収縮した格
子と逆方向の作用をエピタキシャル層に与えることとな
るので、かかる外因性型が何故界面のミスフィツト転位
の増加に寄与するのか理由は定かではない。しかし、機
械的な外因性型を基板裏面に加えると、定量的に高密度
のミスフィツト転位を界面近傍に発生することは後述す
る本発明の実施例によって明らかである。
［実施例］ 以下、本発明に係るエピタキシャルウェーハの製造方法
の実施例を説明する。
第１図（Ｂ）にはエピタキシャルウェーハの縦断面図が
示されている。
同図において符号ｌはエピタキシャルウェーハを表して
おり、このエピタキシャルウェーハ１は第１図（Ａ）に
示すｐ＋型の半導体基板１ａの−主面上にｐ型のエピタ
キシャル層１ｂを形成してなる。
ここで半導体基板１ａの不純物濃度は１０“”ａｔｏｍ
ｓ／ｃｃ以上であり、エピタキシャル層１ｂの不純物濃
度は〜１０　”　ａｔｏｍｓ／ｃｃであり、半導体基板
１ａおよびエピタキシャル層１ｂのドーパントとしては
共にボロン（Ｂ）が用いられている。
そして、この実施例では、ミスフィツト転位を発生させ
たい場合、ｐ型エピタキシャル層１ｂ形成前に、第２図
に示すように、サンドブラスト法によって半導体基板１
ａの裏面にＳｉｎ、細粒をウェーハの裏面に噴射して外
部歪（外因性歪）層ＩＣを導入するようにしている。
このようにして形成されるエピタキシャルウェーハのミ
スフィツト転位の発生効果を確かめるため、下記のよう
な実験を行なった。
■０条件 ■半導体基板 半導体基板としてはチョクラルスキー法によって形成さ
れたｐ型のものを用いた。この半導体基板の直径は１０
０ｍｍφで、結晶方位は（１００＞、抵抗率は０．００
２Ωｃｍ（ボロン濃度５．７ｘ　１０”ａｔｏｍｓ／ｃ
ｃ）　、厚さは５２５μｍである。
■エピタキシャル層 エピタキシャル層としてはｐ型、厚さ３．３μｍ１低抗
率１２Ωｃｍ（ボロン濃度］、ｌＸｌ０’ａｔｏｍｓ／
ｃｃ）のものを形成した。
この場合のエピタキシャル層の形成は、シリンダ型炉を
用いて以下の条件で成長を行なった、水素流ｆＪ、　　
　　　１４０　Ｑ　／　ｍ　ｉ　ｎ１１、圧力　　　　
　　７６０　ｔ　ｏ　ｒ’ｒｉｎ、Ｓｉソース　　　５
ｉＨＣＱ。
■、ドープガス　　　Ｂ、Ｈ。
■、成長速度　　　　１．０μｍ／ｍｉｎ■外部歪 サンドブラスト法による裏面への全作成を行なった。こ
の場合の外部歪は、ＬＤ密度にして４５ＸＩＯ’個であ
る。
、Ｓｉｎ、粒径　　　４〜５μｍψ ■、ダメージ深さ　　　１μｍ ｉ、吹き出し圧力　　　１．０ｋｇ／ｃＩｄ■ミスフィ
ツト転位の評価 Ｘ線トポグラフィのラング法にて（４００）回折を用い
て写真撮影を行なった場合のエピタキシャル層ウェーへ
の裏面模式図が、第３図（Ａ）。
（Ｂ）に示されている。このうち、第３図（Ａ）は外部
歪を導入したエピタキシャルウェーハにおけるミスフィ
ツト転位（ミスフィツトライン）の発生状態を、第３図
（Ｂ）は外部歪を導入しないエピタキシャルウェーハに
おけるミスフィツト転位の発生状態を示している。
この第３図（Ａ）、（Ｂ）からは、外部歪を導入したエ
ピタキシャルウェーハについてだけミスフィツト転位が
格子状に存在していることが判る。
また、その他の条件は同じにして製造した外部歪（ＬＤ
密度にして４５Ｘ１０’個）が導入されているエピタキ
シャルウェーハと外部歪の存在しないエピタキシャルウ
ェーハとのミスフィツト転位密度を調べたのが第４図で
ある。
ミスフィツト転位密度の測定に関しては、外部歪の存在
しないエピタキシャルウェーハについては、Ｘ線トポグ
ラフィの写真より、直接ウェーハ内のミスフィツト転位
を計数した。また、外部歪の導入されたエピタキシャル
ウェーハについては、Ｘ線トポグラフィの写真より、そ
の一部分、約１ｃｍ１当たりのミスフィツト転位を計数
し、ウェーハ全面の発生数に換算し、ウェーハ内のミス
フィツト転位発生数を算出した。
その結果、外部歪の存在しない半導体基板１ａの上にエ
ピタキシャル層１ｂを形成したものでは、ミスフィツト
転位があまり発生しておらず、−力、外部歪の存在する
半導体基板１ａの上にエピタキシャル層１ｂを形成した
ものでは、ミスフィツト転位が多く（５０倍近く）発生
していることが判る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例では、外部歪の形成を５ｉ０８細粒
の吹き付けによって行なっているが、半導体基板の裏面
にシリコン窒化膜、ポリシリコン膜の形成を行なうこと
によって、半導体基板の裏面に外部歪を形成するように
しても良い。さらにＡｒ等のイオンプランテーションに
よって外部歪を形成するようにしても良い。
また、上記実施例では、ｎ型半導体基板の上にｐ型のエ
ピタキシャル層を形成する場合について説明したが、ｎ
型半導体基板の上にｎ型エピタキシャル層を形成する場
合にも適用できる。さらに、ｎ型半導体基板の上にｎ型
エピタキシャル層を形成する場合、又はｎ型半導体基板
の上にｎ型エピタキシャル層を形成する場合にも適用で
きる。
［発明の効果］ 本願において開示される発明のうち代表的なもの効果を
説明すれば下記のとおりである。
即ち、本発明によれば、半導体基板上に、それとは不純
物濃度が異なるエピタキシャル層を形成してエピタキシ
ャルウェーハを製造するにあたり、上記エピタキシャル
層形成前の上記半導体基板裏面の外部歪量を制御するこ
とにより上記半導体基板と上記エピタキシャル層との界
面に形成されるミスフィツト転位の発生量を制御するよ
うにしたので、ゲッタリング効果への利用ができる。
また、外部歪の導入量の制御によって、ミスフィツト転
位の発生レベルを制御できる。また、半導体基板の裏面
に外部歪を均一に導入することによってミスフィツト転
位を均一に発生させることもできる。
【図面の簡単な説明】
第１図（Ａ）、（Ｂ）は本発明の実施例に係るエピタキ
シャルウェーハの製造方法を説明するための各工程にお
ける半導体基板又はエピタキシャルウェーハの縦断面図
、 第２図は外部歪を導入した半導体基板の縦断面図、 第３図（Ａ）、（Ｂ）は外部歪を導入したエピタキシャ
ルウェーハと外部歪を導入しないエピタキシャルウェー
ハでのミスフィツト転位の発生状況を比較するためのエ
ピタキシャルウェーハの模式図、 第４図は外部歪を導入したエピタキシャルウェーハと外
部歪を導入しないエピタキシャルウェーハでのミスフィ
ツト転位の発生状況を比較するためのグラフ、 第５図はエピタキシャルウェーハの縦断面図、第６図は
ミスフィツト転位のＴＥＭ像とその頻度分布、およびウ
ェーハ表面をＣｕで強制汚染したときのＣｕの深さ方向
プロファイルの２次イオン質量分析結果を示すグラフ、 第７図は半導体基板の抵抗率およびエピタキシャル層の
厚さを変化させた場合のミスフィツト転位の発生状態を
示すグラフ、 第８図は半導体基板の厚さおよびエピタキシャル層の抵
抗率を変えた場合のミスフィツト転位の発生状態を示す
グラフである。 １・・・・エピタキシャルウェーハ、１ａ・・・・半導
体基板、ｌｂ・・・・エピタキシャル層、１ｃ・・・・
外部歪層。 第 図 （Ａ） 第 図 Ｉｃ（デ園櫨確） 第 ６ 図 　　６８ 擺て（）ｔｍ） ！０ ２ 第 図 ０．００５ ０．０１ 薬瓶／）弗わ卆 （Ｑ、Ｃｍ）

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に不純物濃度の異なるエピタキシャル
    層を析出するにあたり、当該エピタキシャル層形成前の
    上記半導体基板裏面の外因性歪量を制御することを特徴
    とする上記半導体基板と上記エピタキシャル層との界面
    近傍に形成されるミスフィット転位の制御方法。 ２、上記半導体基板裏面の外因性歪をサンドブラストな
    どの機械的歪発生方法によって、発生且つ制御すること
    を特徴とする請求項１記載のミスフィット転位制御方法
    。
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