WO2017145470A1 - エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ - Google Patents

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Definitions

  • the present invention relates to an epitaxial wafer manufacturing method and an epitaxial wafer.
  • the gettering method includes an intrinsic gettering method (Intrinsic Gettering method, IG method) in which oxygen is precipitated inside the silicon wafer and the formed oxygen precipitate is used as a gettering site, and on the back surface of the silicon wafer, There is an extrinsic gettering method (EG method) in which mechanical strain is applied using a sandblast method or the like, or a polycrystalline silicon film or the like is formed as a gettering site.
  • Intrinsic Gettering method IG method
  • EG method extrinsic gettering method
  • a silicon wafer having a diameter of 300 mm or more is usually subjected to mirror polishing not only on the main surface but also on the back surface, and mechanical strain is applied to the back surface of the silicon wafer. And a polycrystalline silicon film or the like cannot be formed.
  • the wafer manufacturing process is a process in which a gettering layer is formed in the surface layer region of the support substrate wafer, and then an epitaxial layer is formed on the surface of the support substrate wafer by a known CVD method or the like.
  • Patent Document 1 discloses that after silicon ions are implanted into the surface of a silicon wafer to form a gettering layer containing a high concentration of carbon in the surface region of the wafer, this silicon A method for forming an epitaxial layer on the surface of a wafer is described.
  • the gettering layer is formed by the above-described carbon ion implantation method, in order to avoid the diffusion of carbon into the epitaxial layer as much as possible, the carbon ion implantation range is increased to a relatively deep position from the wafer surface. An ion implantation process is performed so as to form a gettering layer.
  • Patent Document 2 molecular ion constituent elements are introduced into a silicon wafer with a reduced acceleration voltage per atom by irradiating the surface of the silicon wafer as a support substrate wafer with molecular ions.
  • a technique that can improve the gettering capability without increasing the crystal defects of the epitaxial layer by forming a modified layer containing the above constituent elements and using the modified layer as a gettering layer is described. Yes.
  • the epitaxial layer formation process is performed at a high temperature. Because the process is a silicon wafer as a support substrate wafer, the constituent elements of the gettering layer, impurities such as dopants and oxygen contained in the silicon wafer diffuse into the epitaxial layer, and the photodiode is used in the subsequent device formation process. There is a concern that device characteristic defects such as abnormal charge state and pn junction leakage may occur.
  • an object of the present invention is to provide an epitaxial wafer manufacturing method capable of suppressing diffusion of constituent elements of the gettering layer and impurities such as oxygen in the support substrate wafer into the epitaxial layer during the formation of the epitaxial layer. And providing an epitaxial wafer.
  • the inventor has intensively studied how to solve the above problems.
  • the support substrate wafer having the gettering layer is inevitably exposed to a high temperature environment when the epitaxial layer is formed, the gettering layer in the support substrate wafer is removed.
  • it is difficult to prevent the constituent elements and impurities such as oxygen from diffusing into the epitaxial layer.
  • the present inventor has intensively studied how to provide an epitaxial layer on the support substrate wafer without exposing the support substrate wafer to a high temperature environment.
  • the epitaxial layer is not directly formed on the support substrate wafer having the gettering layer, but is formed on the separately prepared active layer wafer, and the active layer wafer and the support substrate wafer are vacuumed.
  • the inventors came up with a method of removing the active layer wafer, and completed the present invention.
  • the gist of the present invention is as follows. (1) An epitaxial layer forming step of forming an epitaxial layer on the surface of the active layer wafer, and a gettering layer containing an element that contributes to gettering of heavy metal inside at least one of the support substrate wafer and the epitaxial layer. A gettering layer forming step to be formed, and after forming an amorphous layer on both surfaces by applying an activation treatment to the surface of the epitaxial layer and the surface of the wafer for the support substrate in a vacuum at room temperature, A bonding step of bonding the active layer wafer and the support substrate wafer through the amorphous layers on both surfaces; and a substrate removal step of removing the active layer wafer to expose the epitaxial layer.
  • An epitaxial wafer manufacturing method characterized by the above.
  • the activation treatment is a treatment of sputtering the surface of the epitaxial wafer according to (1), wherein the neutralized element is made to collide with the surface of the epitaxial layer or the wafer for supporting substrate and the surface is sputtered. Production method.
  • the gettering layer forming step is performed by irradiating at least one surface of the support substrate wafer and the epitaxial layer with molecular ions containing an element contributing to gettering of heavy metal.
  • the gettering layer forming step is performed by implanting monomer ions of an element that contributes to heavy metal gettering into at least one surface of the support substrate wafer and the epitaxial layer. 8. The method for producing an epitaxial wafer according to any one of 8).
  • An epitaxial wafer comprising:
  • the epitaxial layer is not directly formed on the support substrate wafer having the gettering layer, but is formed on the separately prepared active layer wafer, and the active layer wafer and the support substrate wafer are formed. Are bonded to each other in a vacuum and at room temperature, and then the active layer wafer is removed, so that when the epitaxial layer is formed, impurities such as oxygen in the gettering layer constituent element and support substrate wafer are epitaxially formed. Diffusion to the layer can be suppressed.
  • the amorphous layer is provided at the interface between the epitaxial layer and the support substrate wafer, the diffusion of impurities such as oxygen from the support substrate wafer to the epitaxial layer is suppressed in the device formation process. be able to.
  • FIG. 1 It is a flowchart of the manufacturing method of the epitaxial wafer which concerns on one Embodiment of this invention. It is a figure which shows an example of a vacuum room temperature bonding apparatus. It is a flowchart of the manufacturing method of the epitaxial wafer which concerns on suitable embodiment of this invention. It is a carbon concentration profile with respect to (a) a prior art example and (b) invention example 1. FIG. It is the oxygen concentration profile with respect to (a) a prior art example and (b) invention example 1. FIG. It is a figure which shows the result of the infrared observation with respect to the epitaxial wafer manufactured in the example 1 of an invention. 2 is a cross-sectional TEM image of an epitaxial wafer immediately after being manufactured in Invention Example 1. FIG.
  • FIG. 1 is a flowchart of an epitaxial wafer manufacturing method according to an embodiment of the present invention.
  • an epitaxial layer forming step (FIGS. 1A and 1B) for forming an epitaxial layer 17 on the surface of the active layer wafer 11, the supporting substrate wafer 12 and the epitaxial layer is performed.
  • a gettering layer forming step (FIGS. 1C and 1D) for forming a gettering layer 16 containing an element that contributes to gettering of heavy metal inside at least one of 17, and in a vacuum and room temperature environment
  • FIG. 1 is a flowchart of an epitaxial wafer manufacturing method according to an embodiment of the present invention.
  • the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 are activated to form the amorphous layer 18 on both surfaces (FIG. 1E), and then the active layer wafer 11 and the support substrate are formed.
  • an active layer wafer 11 and a support substrate wafer 12 are prepared.
  • the active layer wafer 11 is a wafer used as a temporary support substrate for the epitaxial layer 17 used as a device formation region.
  • a single crystal silicon ingot grown by a known method such as the Czochralski (Czochralski, CZ) method or the floating zone melting (Floating Zone, FZ) method is used. can do.
  • Arbitrary impurities can be added to obtain n-type or p-type, and the impurity concentration can be adjusted to adjust the resistivity, oxygen concentration, or the like.
  • the oxygen concentration of the active layer wafer 11 when the epitaxial layer 17 is formed on the active layer wafer 11, if the oxygen concentration of the active layer wafer 11 is high, the diffusion of oxygen into the epitaxial layer 17 is large. Become. Therefore, it is preferable to use a wafer having a low oxygen concentration as the active layer wafer 11.
  • a silicon wafer prepared by the FZ method or a silicon wafer having a low oxygen concentration of 3 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or less prepared by the CZ method is used as the active layer wafer 11. it can.
  • a non-doped silicon wafer to which no dopant is added, a high-resistance silicon wafer having a resistance of 100 ⁇ ⁇ cm or more, and the like are preferably used as the active layer wafer 11.
  • the diffusion region in which the dopant has diffused into the epitaxial layer 17 during the formation of the epitaxial layer 17 is thinned (polishing treatment).
  • the epitaxial layer 17 having a quality level that does not cause a problem as a product can be obtained.
  • an epitaxial layer 17 that is thick enough to be removed by thinning is formed in advance.
  • the support substrate wafer 12 is a wafer that supports the epitaxial layer 17 that is a device formation region, and a gettering layer 16 that captures heavy metals attached to the epitaxial layer 17 is formed in the surface layer region.
  • the support substrate wafer 12 it is desirable to use a single crystal silicon wafer made of a silicon single crystal, like the active layer wafer 11.
  • Arbitrary impurities can be added to obtain n-type or p-type, and the impurity concentration can be adjusted to adjust the resistivity, oxygen concentration, or the like.
  • the oxygen concentration in the support substrate wafer 12 is high, the amount of oxygen diffused into the epitaxial layer 17 in the device formation process is increased. Therefore, it is preferable that the oxygen concentration is low.
  • the oxygen concentration in the support substrate wafer 12 is low, the gettering effect by the BMD formation in the support substrate wafer 12 becomes low. Therefore, from the viewpoint of obtaining the gettering ability by forming the BMD, the oxygen concentration of the support substrate wafer 12 is preferably 8 ⁇ 10 17 atoms / cm 3 or more.
  • the dopant concentration of the support substrate wafer 12 can be appropriately set based on the specifications.
  • an epitaxial layer forming step for forming an epitaxial layer 17 on the surface of the active layer wafer 11 is performed.
  • the epitaxial layer 17 include a silicon epitaxial layer, which can be formed under general conditions.
  • hydrogen (H) is used as a carrier gas and a source gas such as dichlorosilane (H 2 Cl 2 Si) or trichlorosilane (HCl 3 Si) is introduced into the chamber, and the growth temperature differs depending on the source gas used.
  • the silicon epitaxial layer 17 can be epitaxially grown on the active layer wafer 11 by the CVD (Chemical Vapor Deposition) method at a temperature in the temperature range of approximately 1000 to 1200 ° C.
  • the thickness of the epitaxial layer 17 is not particularly limited, and may be appropriately set based on the specification of the device formation region.
  • the oxygen concentration of the epitaxial layer 17 is preferably 1 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or less over the entire thickness direction of the epitaxial layer 17.
  • FIG. 1C a gettering layer forming step of forming a gettering layer 16 containing an element contributing to metal gettering inside at least one of the support substrate wafer 12 and the epitaxial layer 17 is performed.
  • FIG. 1 illustrates the case where the gettering layer 16 is formed inside the support substrate wafer 12.
  • ions (monomer ions) of elements that contribute to the gettering of heavy metals are implanted into the wafer surface, or molecular ions are introduced into the support substrate wafer 12 as shown in FIG. This can be done by irradiating the surface.
  • the “molecular ion” is not only ionized by giving a positive charge or negative charge to a single molecule, but also ions in which a plurality of molecules are combined to form a lump, and one or more molecules Also included is an ionization of a mass formed by combining one or more atoms.
  • the number of such molecules and atoms can be, for example, 2 to 200.
  • the element constituting the monomer ion or molecular ion is not particularly limited as long as it contributes to gettering.
  • the gettering layer 16 can be formed immediately below the device formation region.
  • the gettering layer 16 is formed by applying molecular ions to at least one of the surface 12A of the support substrate wafer 12 and the surface of the epitaxial layer 17 as shown in FIG. It is preferable to carry out by irradiation. That is, when the gettering layer 16 is formed by irradiating at least one of the wafer surface 12A and the surface of the epitaxial layer 17 with molecular ions, the acceleration voltage per atom is reduced as compared with the case where the monomer ions are implanted. In this state, the constituent elements of molecular ions can be introduced into the wafer.
  • the constituent elements of molecular ions can be confined in a narrow region in the wafer thickness direction, and the peak concentration of the constituent elements can be increased to increase the gettering ability. Moreover, as described above, since the acceleration energy per atom can be reduced, damage when introducing the constituent elements of molecular ions into the wafer can be reduced, and epitaxial defects caused by the introduction of ions can be reduced. Can be reduced.
  • Known or general conditions may be adopted as conditions for injecting (irradiating) monomer ions or molecular ions into the substrate, for example, acceleration voltage, dose, etc. in consideration of gettering ability.
  • a conventional apparatus can be used as the monomer ion generator or the molecular ion generator. Note that the epitaxial layer forming step and the gettering layer forming step may be performed first or in parallel.
  • an activation process is performed on the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 on the gettering layer 16 side in a vacuum at room temperature.
  • Amorphous layer 18 is formed on the surface, and then, as shown in FIG. 1 (F), the bonding step of bonding the active layer wafer 11 and the support substrate wafer 12 through the amorphous layers 18 on both surfaces. I do.
  • the active layer wafer 11 and the support substrate wafer 12 that have undergone the steps up to FIG. 1D are bonded together in a vacuum at room temperature (hereinafter, this bonding process is referred to as “vacuum room temperature bonding”). ").
  • vacuum room temperature bonding As a pretreatment for that purpose, when the bonding surface of the active layer wafer 11 and the support substrate wafer 12, that is, the gettering layer 16 is formed inside the support substrate wafer 12 in an environment of vacuum and room temperature. Then, an activation process for activating the bonded surface is performed on each of the surface of the epitaxial layer 17 of the wafer for active layer 11 and the surface of the support substrate wafer 12 on the gettering layer 16 side. When the gettering layer 16 is formed in the epitaxial layer 17, an activation process for activating the bonding surface is performed on each of the surface of the epitaxial layer 17 and one surface of the support substrate wafer 12. .
  • an amorphous layer 18 is formed on each bonding surface, and dangling bonds of elements constituting the amorphous layer 18 are formed on the surface. Since this dangling bond is unstable in terms of energy, when both bonded surfaces are brought into contact with each other in subsequent processing, a bonding force acts between the wafers so that the dangling bonds on both surfaces disappear. Therefore, the active layer wafer 11 and the support substrate wafer 12 can be firmly bonded to each other without a non-bonded region (void) without performing a treatment such as a heat treatment.
  • the activation process of the bonding surface is performed by causing the ionized neutral element accelerated by the ion beam apparatus to collide with the bonding surface and sputtering the surface, or by accelerating the neutral element ionized in the plasma atmosphere to the wafer surface. It can be performed by performing a plasma etching process for etching.
  • FIG. 2 shows an example of a vacuum room temperature bonding apparatus for bonding two wafers after activating the bonding surface by a plasma etching method.
  • the apparatus 50 includes a plasma chamber 51, a gas inlet 52, a vacuum pump 53, a pulse voltage application device 54, and wafer fixing bases 55A and 55B.
  • the active layer wafer 11 and the support substrate wafer 12 are mounted and fixed on the wafer fixing bases 55A and 55B in the plasma chamber 51, respectively.
  • the source gas is introduced into the plasma chamber 51 from the gas inlet 52.
  • a negative voltage is applied in a pulsed manner to the wafer fixing bases 55A and 55B (wafers 11 and 12) by the pulse voltage application device 54.
  • plasma of the source gas is generated, and ions of the source gas contained in the generated plasma are accelerated toward the wafers 11 and 12 and irradiated.
  • the amorphous layer 18 can be formed on the wafer surface, and dangling bonds of the elements constituting the amorphous layer 18 can be formed on the irradiated surface.
  • the neutral element to be irradiated is preferably at least one selected from the group consisting of argon (Ar), neon (Ne), xenon (Xe), hydrogen (H), helium (He), and silicon (Si). .
  • the pressure (degree of vacuum) in the plasma chamber 51 is preferably 1 ⁇ 10 ⁇ 5 Pa or less. Thereby, it is possible to suppress activation of the elements sputtered on the wafer surface and perform the activation process without lowering the dangling bond formation rate.
  • the pulse voltage applied to the active layer wafer 11 and the support substrate wafer 12 is set so that the acceleration energy of the irradiation element with respect to the wafer surface is 100 eV or more and 10 keV or less.
  • the acceleration energy is less than 100 eV, the irradiated neutral element is deposited on the wafer surface, and a dangling bond cannot be formed on the wafer surface.
  • the acceleration energy exceeds 10 keV, the irradiated element is injected into the wafer, and even in this case, dangling bonds cannot be formed on the wafer surface.
  • the frequency of the pulse voltage determines the number of times the wafers 11 and 12 are irradiated with ions.
  • the frequency of the pulse voltage is preferably 10 Hz to 10 kHz.
  • the frequency is set to 10 Hz or more, variations in ion irradiation can be absorbed, and the ion irradiation amount is stabilized.
  • the plasma formation by glow discharge is stabilized by setting it as 10 kHz or less.
  • the pulse width of the pulse voltage determines the time for which the wafers 11 and 12 are irradiated with ions.
  • the pulse width is preferably 1 ⁇ sec or more and 10 ms or less. By setting it to 1 microsecond or more, the wafers 11 and 12 can be stably irradiated with ions. Moreover, the plasma formation by glow discharge is stabilized by setting it as 10 milliseconds or less.
  • the temperature is room temperature (usually 30 ° C. to 90 ° C.).
  • the activation treatment is preferably performed so that the thickness of the amorphous layer 18 is 2 nm or more.
  • the function of the amorphous layer 18 as a block layer that blocks thermal diffusion of impurities in the support substrate wafer 12 into the epitaxial layer 17 can be enhanced.
  • the thickness of the amorphous layer 18 can be adjusted by adjusting the acceleration voltage of ions.
  • the activation treatment is preferably performed so that the amorphous layer 18 has a thickness of 10 nm or more.
  • the function of the amorphous layer 18 as a block layer that suppresses thermal diffusion of interstitial oxygen in the support substrate wafer 12 to the epitaxial layer 17 can be further enhanced.
  • the active layer wafer 11 and the support substrate wafer 12 are bonded together in a vacuum at room temperature, the support substrate wafer 12 on which the gettering layer 16 is formed, There is no exposure to the high temperature environment associated with the formation of the epitaxial layer 17.
  • the epitaxial layer 17 is formed, thermal diffusion of elements constituting the gettering layer 16 and impurities such as dopants and oxygen contained in the support substrate wafer 12 does not occur in principle.
  • an amorphous layer 18 is formed on the bonding surface, and this amorphous layer 18 functions as an impurity diffusion block layer in the support substrate wafer 18. Therefore, thermal diffusion of oxygen contained in the support substrate wafer 12 to the epitaxial layer 17 can be suppressed during the heat treatment in the subsequent device formation process.
  • the epitaxial layer 17 is not formed on the surface of the wafer that has been subjected to monomer ion implantation or molecular ion irradiation for forming the gettering layer 16 as in the prior art, there is an epitaxial defect due to implantation (irradiation) damage. do not do.
  • a substrate removing step is performed to remove the active layer wafer 11 and expose the epitaxial layer 17.
  • known surface grinding and mirror polishing methods can be suitably used.
  • this substrate removal step may be performed using other techniques such as a known smart cut method.
  • the epitaxial layer 17 may be thinned to a predetermined thickness after the active layer wafer 11 is removed.
  • the epitaxial wafer 1 according to the present invention can be manufactured.
  • the epitaxial wafer 1 according to the present invention thus obtained is a novel epitaxial wafer formed by bonding, that is, joining two wafers, unlike the conventional method of directly forming an epitaxial layer on a support substrate wafer. It is.
  • Such an epitaxial wafer 1 according to the present invention can be called a “bonded epitaxial wafer” or a “bonded epitaxial wafer”.
  • a step of containing at least one element selected from the group consisting of hydrogen, nitrogen, fluorine, and oxygen FOG. 3H.
  • At least one of the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 on the gettering layer 16 side is made of at least one selected from the group consisting of hydrogen, nitrogen, fluorine, and oxygen. It can carry out by immersing in the liquid containing the element which becomes.
  • liquid containing the above elements include aqueous solutions such as hydrofluoric acid (containing hydrogen and fluorine), ammonia water (containing nitrogen), hydrogen peroxide water and ozone water (containing oxygen). Can do.
  • concentration of the liquid can be 0.05% to 50% by weight, and the immersion time can be 1 minute to 30 minutes.
  • At least one element selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen is applied to at least one of the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 on the gettering layer 16 side. It can be performed by supplying ions to be contained. This ion supply can be performed by the ion implantation method or the molecular ion irradiation method used in the formation of the gettering layer 16.
  • ions such as H, N, and O are accelerated by an ion implantation apparatus at an acceleration voltage of 0.1 keV to 10 keV and a dose of 1 ⁇ 10 14 atoms / cm It can be performed under conditions of 2 to 1 ⁇ 10 18 atoms / cm 2 .
  • molecules such as C 3 H 5 and C 16 H 10 are accelerated at an acceleration voltage of 0.3 keV / molecule to 30 keV.
  • dose 1 ⁇ 10 14 atoms / cm 2 to 1 ⁇ 10 18 atoms / cm 2
  • the element which consists of at least 1 sort (s) chosen from the group which consists of hydrogen, nitrogen, a fluorine, and oxygen with a 3B group element.
  • the step of containing at least one element selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen is performed between the epitaxial layer forming step or the gettering layer forming step and the bonding step.
  • the device diffuses out of the amorphous layer 18 before the EOR defect is terminated in the device formation process.
  • the group 3B element is supplied together with the element, a stable strong bond is generated between the element and the group 3B element. As a result, it becomes difficult for the element to thermally diffuse from the amorphous layer 18, and the EOR defect can be more effectively terminated in the device formation process.
  • the group 3B element is a group 3B (group 13) element of the periodic table, and is an element such as boron (B), aluminum (Al), gallium (Ga), etc., and these can be used.
  • boron (B) is preferably used because it forms a strong and stable bond with hydrogen, nitrogen, fluorine, or oxygen.
  • the epitaxial wafer 1 according to the present invention shown in FIG. 1G includes a support substrate wafer 11, an amorphous layer 18 on the support substrate wafer 11, and an epitaxial layer 17 on the amorphous layer 18.
  • a gettering layer 16 is provided inside at least one of the layer 17 and the support substrate wafer 12.
  • the epitaxial layer 17 is not directly formed on the support substrate wafer 12 having the gettering layer 16, but is formed on the separately prepared active layer wafer 11, After the active layer wafer 11 and the support substrate wafer 12 are bonded together in a vacuum at room temperature, the active layer wafer 11 is removed. For this reason, when the epitaxial layer 17 is formed, thermal diffusion of the elements constituting the gettering layer 16 and impurities such as dopants and oxygen contained in the support substrate wafer 12 does not occur in principle.
  • the amorphous layer 18 functions as a diffusion block layer for impurities such as oxygen and elements contained in the gettering layer 16 in the support substrate wafer 12. Therefore, it is possible to suppress thermal diffusion of impurities contained in the support substrate wafer 12 into the epitaxial layer 17 during heat treatment in the subsequent device formation process.
  • the function of blocking the impurities of the amorphous layer 18 can be enhanced, and further, by setting the thickness of the amorphous layer 18 to 10 nm or more, As described above, the function as a block layer for blocking interstitial oxygen in the support substrate wafer 12 from thermally diffusing into the epitaxial layer 17 can be further improved.
  • the amorphous layer 18 contains at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen, and that the amorphous layer 18 further contains a group 3B element. is there.
  • the oxygen concentration of the epitaxial layer 17 is preferably 1 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or less over the entire thickness direction of the epitaxial layer 17, and the oxygen concentration of the support substrate wafer 12. As described above, it is preferably 8 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more.
  • Invention Example 1 The epitaxial wafer according to Invention Example 1 was manufactured according to the flowchart shown in FIG. First, as an active layer wafer, a silicon wafer having a diameter of 200 mm and a thickness of 725 ⁇ m (oxygen concentration: 2.0 ⁇ 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 4.4 ⁇ 10 14 atoms / cm 3 , Target resistivity: 10 ⁇ ⁇ cm) was prepared.
  • a silicon wafer having a diameter of 200 mm and a thickness of 725 ⁇ m oxygen concentration: 8.0 ⁇ 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 1.4 ⁇ 10 14 atoms / cm 3 , Target resistivity: 30 ⁇ ⁇ cm was prepared.
  • an epitaxial layer of silicon (thickness: 8 ⁇ m, dopant: phosphorus, 4.4 ⁇ 10 14 atoms / cm 3) is formed on the active layer wafer by CVD at 1150 ° C. using hydrogen as a carrier gas and dichlorosilane as a source gas. , Target resistivity: 10 ⁇ ⁇ cm).
  • C 3 H 5 ions are generated using a molecular ion generator (manufactured by Nissin Ion Equipment Co., Ltd., model number: CLARIS), and the acceleration voltage is 80 keV / molecule and the dose is 1
  • the surface of the support substrate wafer was irradiated under the condition of ⁇ 10 15 molecules / cm 2 to form a gettering layer inside the support substrate wafer.
  • the wafer for active layers and the wafer for support substrates were bonded together in the environment of vacuum and normal temperature.
  • the active layer wafer and the support substrate wafer are introduced into the vacuum room temperature bonding apparatus shown in FIG. 2, and the pressure in the chamber is set to 5.0 ⁇ 10 ⁇ 5 Pa, and then Ar ions are accelerated. It is injected into the surface of the epitaxial layer and the surface of the support substrate wafer 12 on the gettering layer side under the conditions of voltage: 1.0 keV, frequency: 140 Hz, pulse width: 55 ⁇ 10 ⁇ 6 seconds, and both are activated. An amorphous layer was formed on the surface. Then, the wafer for active layers and the wafer for support substrates were bonded together through the amorphous layer of both surfaces.
  • the surface of the active layer wafer is ground and polished to remove the active layer wafer and thin the epitaxial layer so as to leave 4 ⁇ m, thereby obtaining the epitaxial wafer according to the embodiment of the present invention. It was.
  • Invention Example 2 Similar to Invention Example 1, an epitaxial wafer according to an example of the present invention was manufactured. However, according to the flowchart shown in FIG. 3, between the epitaxial layer forming step (gettering layer forming step) and the bonding step, both the surface of the epitaxial layer and the surface of the support substrate wafer on the gettering layer side, Fluorine and hydrogen were supplied to the wafer surface and contained in a 0.5 wt% hydrofluoric acid aqueous solution for 10 minutes. Other conditions are the same as those of Invention Example 1.
  • Invention Example 3 Similarly to Invention Example 2, an epitaxial wafer according to an example of the present invention was manufactured. However, in the element supply step, B 5 H 5 ions are generated using a molecular ion generator (manufactured by Nissin Ion Equipment Co., Ltd., model number: CLARIS), acceleration voltage: 80 keV / molecule, dose: 2 ⁇ 10 14 molecules This was performed by irradiating the surface of the wafer for supporting substrate under the condition of / cm 2 and supplying boron (B) and hydrogen (H) for inclusion. All other conditions are the same as in Invention Example 2.
  • a molecular ion generator manufactured by Nissin Ion Equipment Co., Ltd., model number: CLARIS
  • acceleration voltage 80 keV / molecule
  • dose 2 ⁇ 10 14 molecules
  • FIG. 4A shows that in the epitaxial wafer manufactured in the conventional example, carbon contained in the modified layer is largely diffused in the epitaxial layer.
  • FIG. 4B in the epitaxial wafer produced in Invention Example 1, the carbon contained in the modified layer is not diffused into the epitaxial layer, and the carbon concentration of the concentration profile peak is the conventional example. You can see that it is expensive.
  • FIG. 5A shows a conventional example
  • FIG. 5B shows an oxygen concentration profile for Example 1.
  • the oxygen concentration in the support substrate wafer is diffused and captured in the modified layer and has a high peak oxygen concentration, while in the support substrate wafer It can be seen that oxygen diffuses into the epitaxial layer.
  • FIG. 5B in the epitaxial wafer produced in Invention Example 1, oxygen in the support substrate wafer is not diffused into the epitaxial layer, and the interface between the epitaxial layer and the support substrate wafer. It can be seen that the oxygen concentration changes sharply.
  • FIG. 6 shows the result of infrared observation of the epitaxial wafer manufactured in Invention Example 1.
  • the epitaxial wafer of Invention Example 1 in the bonding process for bonding the active layer wafer and the support substrate wafer, no void which is a non-bonded region is formed between the two wafers. It can be seen that a good bonding interface is formed. Similarly, in the epitaxial wafers of Invention Examples 2 and 3, a good bonded interface was formed.
  • FIG. 7 shows a cross-sectional TEM image of the epitaxial wafer immediately after being manufactured in Invention Example 1.
  • an amorphous layer is formed between the epitaxial layer and the silicon wafer as the support substrate wafer. It can also be seen that there are no secondary defects such as dislocations due to the crystal structure of the supporting wafer in the epitaxial layer.
  • ⁇ Device formation process simulation> The device formation process simulation process was performed on the epitaxial wafers of Invention Examples 2 and 3 and the conventional example prepared as described above. Specifically, as an upstream process, an ion implantation device is used to forcibly implant He ions from the epitaxial layer surface side at a dose of 1 ⁇ 10 12 cm ⁇ 2 and an acceleration voltage of 200 keV, thereby forcing the epitaxial layer. After forming the implantation defects therein, an epitaxial wafer was introduced into a heat treatment furnace as a simulated heat treatment, the temperature was raised at a rate of 5 ° C./second, held at 1100 ° C. for 2 hours, and 2.5 ° C. / The temperature was lowered to room temperature at a temperature drop rate of seconds.
  • the EOR defect after the device formation process simulation treatment was evaluated by the cathode luminescence (Cathode Luminescence, CL) method. Specifically, each epitaxial wafer was irradiated with an electron beam at 34 K and 15 keV, the signal intensity of the D line (1450 nm) was measured, and the defect density was evaluated based on the intensity. As a result, in the conventional example, C i O i defects were detected in the region of the epitaxial layer, and it was confirmed that carbon and oxygen diffused into the epitaxial layer to form defects. On the other hand, in Invention Examples 2 and 3, no C i O i defect was detected.
  • the epitaxial layer is not formed on the support substrate wafer having the gettering layer, but is formed on the separately prepared active layer wafer, and the active layer wafer and the support substrate wafer are evacuated.
  • the active layer wafer is removed to prevent impurities from diffusing from the support substrate wafer to the epitaxial layer during the epitaxial layer formation or device formation process. Can be useful in the semiconductor industry.

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Abstract

支持基板からエピタキシャル層への不純物の拡散を抑制することができるエピタキシャルウェーハの製造方法およびエピタキシャルウェーハを提供する。　活性層用ウェーハ１１の表面上にエピタキシャル層１７を形成するエピタキシャル層形成工程と、支持基板用ウェーハ１２およびエピタキシャル層１７の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層１６を形成するゲッタリング層形成工程と、真空かつ常温の環境下において、エピタキシャル層１７の表面および支持基板用ウェーハ１２の表面に対して活性化処理を施して両表面にアモルファス層１８を形成した後、活性層用ウェーハ１１と支持基板用ウェーハ１２とを、両表面のアモルファス層１８を介して貼り合わせる貼り合わせ工程と、活性層用ウェーハ１１を除去してエピタキシャル層１７を露出する基板除去工程とを有することを特徴とする。

Description

エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
　本発明は、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハに関する。
　半導体ウェーハ製造プロセスやデバイス形成プロセスにおいて、デバイスの基板となる半導体ウェーハ中に重金属が混入すると、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。そのため、従来、代表的な基板であるシリコンウェーハの表面において、デバイスを形成する領域であるデバイス形成領域に重金属が拡散するのを抑制するために、ゲッタリング法によりゲッタリング能力を付与してきた。
　ゲッタリング法としては、シリコンウェーハ内部に酸素を析出させ、形成された酸素析出物をゲッタリングサイトとして利用するイントリンシック・ゲッタリング法（Ｉｎｔｒｉｎｓｉｃ　Ｇｅｔｔｅｒｉｎｇ　ｍｅｔｈｏｄ、ＩＧ法）、およびシリコンウェーハの裏面に、サンドブラスト法等を用いて機械的歪みを与えたり、多結晶シリコン膜等を形成してゲッタリングサイトとしたりする、エクストリンシック・ゲッタリング法（Ｅｘｔｒｉｎｓｉｃ　Ｇｅｔｔｅｒｉｎｇ　ｍｅｔｈｏｄ、ＥＧ法）がある。
　しかし近年、デバイス形成プロセスの低温化およびシリコンウェーハの大口径化により、シリコンウェーハに対してゲッタリング能力を十分に付与できない問題が生じている。すなわち、ＩＧ法については、製造プロセス温度の低温化により、シリコンウェーハ内部に酸素析出物を形成させることが困難となっている。
　また、ＥＧ法については、３００ｍｍ以上の口径を有するシリコンウェーハに対しては、その主面ばかりでなく裏面に対しても鏡面研磨処理を施すのが通例であり、シリコンウェーハの裏面に機械的歪みを与えたり、多結晶シリコン膜等を形成したりできない状況にある。
　シリコンウェーハに十分なゲッタリング能力を付与できない場合、拡散速度の非常に遅い金属、例えばチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）がウェーハ表面に付着すると、上記デバイス形成プロセスの低温化のためにデバイス形成領域から十分に離れることができなくなり、デバイス特性不良（例えば、固体撮像素子の場合では白傷不良）が発生する。そのため、こうした拡散速度が遅い金属を捕獲できるよう、デバイス形成領域の直下にゲッタリング層を形成することが必要となる。
　また近年、デバイス形成領域には結晶欠陥が存在しないことが要求されており、シリコンウェーハ上にエピタキシャル層を形成し、このエピタキシャル層をデバイス形成領域として用いられている。そのため、ウェーハ製造プロセスは、支持基板用ウェーハの表層域にゲッタリング層を形成し、その後、支持基板用ウェーハの表面に公知のＣＶＤ法などによりエピタキシャル層を形成するプロセスとなる。
　こうしたエピタキシャルウェーハにゲッタリング層を形成する方法として、特許文献１には、炭素イオンをシリコンウェーハ表面に注入してウェーハの表層域に高濃度の炭素を含むゲッタリング層を形成した後、このシリコンウェーハの表面上にエピタキシャル層を形成する方法が記載されている。
　上記炭素イオンを注入する法によりゲッタリング層を形成する場合には、エピタキシャル層への炭素の拡散を極力避けるために、炭素イオンの注入飛程距離を大きくして、ウェーハ表面から比較的深い位置にゲッタリング層が形成されるようにイオン注入処理を行う。
　しかし、ウェーハ表面から比較的深い位置にゲッタリング層を形成すると、上記したデバイス形成プロセスの低温化により、拡散速度の遅い重金属がデバイス形成領域から離れることができず、重金属をゲッタリング層に捕獲できない懸念がある。
　また、ウェーハ表面から深い位置に炭素イオンを高濃度で注入してゲッタリング層を形成するためには、炭素イオンの加速電圧を高める必要があるが、その場合、ウェーハ表面の結晶性が悪化して、その上に成長させるエピタキシャル層に結晶欠陥が発生する問題もある。
　そこで、特許文献２には、分子イオンを支持基板用ウェーハとしてのシリコンウェーハの表面に照射することにより、１原子当たりの加速電圧を小さくした状態で分子イオンの構成元素をシリコンウェーハ内に導入して上記構成元素を含む改質層を形成し、この改質層をゲッタリング層とすることにより、エピタキシャル層の結晶欠陥を増加させることなくゲッタリング能力を向上させることができる技術について記載されている。
特許第３３８４５０６号公報 国際公開第２０１２／１５７１６２号公報
　しかしながら、特許文献２の方法により支持基板用ウェーハとしてのシリコンウェーハの表層域にゲッタリング層を形成し、その上にエピタキシャル層を形成してエピタキシャルウェーハを製造すると、上記エピタキシャル層の形成プロセスが高温プロセスであるため、支持基板用ウェーハとしてのシリコンウェーハから、ゲッタリング層の構成元素や、シリコンウェーハに含まれるドーパントや酸素等の不純物がエピタキシャル層に拡散し、後のデバイス形成プロセスにおいて、フォトダイオードの電荷状態異常やｐｎ接合リークといったデバイス特性不良が発生する惧れがあった。
　そこで、本発明の目的は、エピタキシャル層の形成時に、ゲッタリング層の構成元素や支持基板用ウェーハ中の酸素等の不純物等がエピタキシャル層へ拡散するのを抑制することができるエピタキシャルウェーハの製造方法およびエピタキシャルウェーハを提供することにある。
　本発明者は、上記課題を解決する方途について鋭意検討した。上述のように、従来のエピタキシャルウェーハの製造方法においては、エピタキシャル層の形成時にゲッタリング層を有する支持基板用ウェーハが必然的に高温環境に晒されるため、支持基板用ウェーハ中におけるゲッタリング層を構成する元素や酸素等の不純物がエピタキシャル層に拡散するのを抑制するのは原理的に困難である。
　そこで、本発明者は、支持基板用ウェーハを高温環境に晒すことなく支持基板用ウェーハ上にエピタキシャル層を設ける方途について鋭意検討した。その結果、エピタキシャル層を、ゲッタリング層を有する支持基板用ウェーハ上に直接には形成せずに、別途用意した活性層用ウェーハ上に形成し、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハを除去する方法に想到し、本発明を完成させるに至った。
　すなわち、本発明の要旨構成は以下の通りである。
（１）活性層用ウェーハの表面上にエピタキシャル層を形成するエピタキシャル層形成工程と、支持基板用ウェーハおよび前記エピタキシャル層の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層を形成するゲッタリング層形成工程と、真空かつ常温の環境下において、前記エピタキシャル層の表面および前記支持基板用ウェーハの表面に対して活性化処理を施して両表面にアモルファス層を形成した後、前記活性層用ウェーハと前記支持基板用ウェーハとを、両表面の前記アモルファス層を介して貼り合わせる貼り合わせ工程と、前記活性層用ウェーハを除去して前記エピタキシャル層を露出する基板除去工程とを有することを特徴とするエピタキシャルウェーハの製造方法。
（２）前記活性化処理は、イオン化させた中性元素を前記エピタキシャル層または前記支持基板用ウェーハの表面に衝突させて前記表面をスパッタリングする処理である、前記（１）に記載のエピタキシャルウェーハの製造方法。
（３）前記中性元素は、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも１種である、前記（２）に記載のエピタキシャルウェーハの製造方法。
（４）前記活性化処理は、プラズマエッチング処理である、前記（１）～（３）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（５）前記活性化処理は、前記アモルファス層の厚みが２ｎｍ以上となるように行う、前記（１）～（４）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（６）前記活性化処理は、前記アモルファス層の厚みが１０ｎｍ以上となるように行う、前記（１）～（４）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（７）前記エピタキシャル層形成工程または前記ゲッタリング層形成工程と、前記貼り合わせ工程との間に、前記エピタキシャル層の表面および前記支持基板用ウェーハの表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素を含有させる工程を有する、前記（１）～（６）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（８）前記水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素とともに３Ｂ族元素を含有させる、前記（７）に記載のエピタキシャルウェーハの製造方法。
（９）前記ゲッタリング層形成工程は、前記支持基板用ウェーハおよび前記エピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素を含む分子イオンを照射することにより行う、前記（１）～（８）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（１０）前記ゲッタリング層形成工程は、前記支持基板用ウェーハおよび前記エピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素のモノマーイオンを注入することにより行う、前記（１）～（８）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（１１）前記活性層用ウェーハおよび前記支持基板用ウェーハはシリコンウェーハであり、前記エピタキシャル層はシリコンエピタキシャル層である、前記（１）～（１０）のいずれか１項に記載のエピタキシャルウェーハの製造方法。
（１２）支持基板用ウェーハと、該支持基板用ウェーハ上のアモルファス層と、該アモルファス層上のエピタキシャル層とを備え、前記エピタキシャル層および前記支持基板用ウェーハの少なくとも一方の内部にゲッタリング層を有することを特徴とするエピタキシャルウェーハ。
（１３）前記エピタキシャル層の厚み方向全域に亘る酸素濃度が１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以下である、前記（１２）に記載のエピタキシャルウェーハ。
（１４）前記支持基板用ウェーハの酸素濃度が８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である、前記（１２）または（１３）に記載のエピタキシャルウェーハ。
（１５）前記アモルファス層の厚みが２ｎｍ以上である、前記（１２）～（１４）のいずれか１項に記載のエピタキシャルウェーハ。
（１６）前記アモルファス層の厚みが１０ｎｍ以上である、前記（１２）～（１４）のいずれか１項に記載のエピタキシャルウェーハ。
（１７）前記アモルファス層が、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種を含む、前記（１２）～（１６）のいずれか１項に記載のエピタキシャルウェーハ。
（１８）前記アモルファス層がさらに３Ｂ族元素を含む、前記（１７）に記載のエピタキシャルウェーハ。
　本発明によれば、エピタキシャル層を、ゲッタリング層を有する支持基板用ウェーハ上に直接には形成せずに、別途用意した活性層用ウェーハ上に形成し、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハを除去するように構成したため、エピタキシャル層形成時に、ゲッタリング層の構成元素や支持基板用ウェーハ中の酸素等の不純物がエピタキシャル層へ拡散するのを抑制することができる。
　また、本発明によれば、エピタキシャル層と支持基板用ウェーハとの界面にアモルファス層を備えているため、デバイス形成プロセスにおいて、支持基板用ウェーハからエピタキシャル層への酸素等の不純物の拡散を抑制することができる。
本発明の一実施形態に係るエピタキシャルウェーハの製造方法のフローチャートである。 真空常温接合装置の一例を示す図である。 本発明の好適な実施形態に係るエピタキシャルウェーハの製造方法のフローチャートである。 （ａ）従来例、および（ｂ）発明例１に対する炭素の濃度プロファイルである。 （ａ）従来例、および（ｂ）発明例１に対する酸素の濃度プロファイルである。 発明例１において製造されたエピタキシャルウェーハに対する赤外線観察の結果を示す図である。 発明例１において製造された直後のエピタキシャルウェーハの断面ＴＥＭ像である。
　以下、図面を参照して、本発明の実施形態について説明する。図１は、本発明の一実施形態に係るエピタキシャルウェーハの製造方法のフローチャートを示している。この図に示した方法は、活性層用ウェーハ１１の表面上にエピタキシャル層１７を形成するエピタキシャル層形成工程（図１（Ａ）、図１（Ｂ））と、支持基板用ウェーハ１２およびエピタキシャル層１７の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層１６を形成するゲッタリング層形成工程（図１（Ｃ）、図１（Ｄ））と、真空かつ常温の環境下において、エピタキシャル層１７の表面および支持基板用ウェーハ１２の表面に対して活性化処理を施して両表面にアモルファス層１８を形成した後（図１（Ｅ））、活性層用ウェーハ１１と支持基板用ウェーハ１２とを、両表面のアモルファス層１８を介して貼り合わせる貼り合わせ工程（図１（Ｆ））と、活性層用ウェーハ１１を除去してエピタキシャル層１７を露出する基板除去工程（図１（Ｇ））とを有することを特徴とする。以下、各工程について説明する。
　まず、図１（Ａ）に示すように、活性層用ウェーハ１１および支持基板用ウェーハ１２を用意する。活性層用ウェーハ１１は、デバイス形成領域として利用されるエピタキシャル層１７の一時的な支持基板として使用されるウェーハである。この活性層用ウェーハ１１として、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。
　単結晶シリコンウェーハとしては、チョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ、ＣＺ）法や浮遊帯域溶融（Ｆｌｏａｔｉｎｇ　Ｚｏｎｅ、ＦＺ）法等の既知の方法により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、任意の不純物を添加して、ｎ型またはｐ型とすることができ、不純物の濃度を調整して抵抗率や酸素濃度等を調整することができる。
　活性層用ウェーハ１１の酸素濃度について、活性層用ウェーハ１１上にエピタキシャル層１７を形成する際に、活性層用ウェーハ１１の酸素濃度が高い場合には、エピタキシャル層１７への酸素の拡散が大きくなる。そのため、活性層用ウェーハ１１としては、酸素濃度が低いものを用いることが好ましい。この場合、例えばＦＺ法によって用意したシリコンウェーハや、ＣＺ法により用意した３×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以下の低酸素濃度のシリコンウェーハを活性層用ウェーハ１１として用いることができる。
　また、活性層用ウェーハ１１中のドーパント濃度について、活性層用ウェーハ１１中のドーパントがエピタキシャル層１７に拡散するのを低減する観点からは、エピタキシャル層１７と同じ仕様（ドーパント種およびその濃度が同じ）のシリコンウェーハや、ドーパントを添加しないノンドープシリコンウェーハ、抵抗が１００Ω・ｃｍ以上の高抵抗シリコンウェーハ等を活性層用ウェーハ１１として使用することが好ましい。
　活性層用ウェーハ１１として、低酸素シリコンウェーハや高抵抗シリコンウェーハ等を使用しない場合には、エピタキシャル層１７の形成時にエピタキシャル層１７にドーパントが拡散してしまった拡散領域を薄膜化処理（研磨処理）により削除することにより、製品として問題のない品質レベルのエピタキシャル層１７を得ることができる。この場合、薄膜化処理して削除する分だけ厚いエピタキシャル層１７を予め形成しておく。
　また、支持基板ウェーハ１２は、デバイス形成領域であるエピタキシャル層１７を支持するウェーハであり、その表層域に、エピタキシャル層１７に付着した重金属を捕獲するゲッタリング層１６が形成される。この支持基板用ウェーハ１２としては、活性層用ウェーハ１１と同様に、シリコン単結晶からなる単結晶シリコンウェーハを用いることが望ましい。また、任意の不純物を添加して、ｎ型またはｐ型とすることができ、不純物の濃度を調整して抵抗率や酸素濃度等を調整することができる。
　支持基板用ウェーハ１２中の酸素濃度が高い場合には、デバイス形成プロセスにおけるエピタキシャル層１７への酸素拡散量が増えるため、酸素濃度が低い方が好ましい。一方で、支持基板用ウェーハ１２中の酸素濃度が低い場合には、支持基板用ウェーハ１２におけるＢＭＤ形成によるゲッタリング効果が低くなる。そこで、ＢＭＤを形成させてゲッタリング能力を得る観点から、支持基板用ウェーハ１２の酸素濃度は８×１０17ａｔｏｍｓ／ｃｍ3以上であることが好ましい。
　また、支持基板用ウェーハ１２のドーパント濃度については、仕様に基づいて適切に設定することができる。
　次いで、図１（Ｂ）に示すように、活性層用ウェーハ１１の表面上にエピタキシャル層１７を形成するエピタキシャル層形成工程を行う。エピタキシャル層１７としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。例えば、水素（Ｈ）をキャリアガスとして、ジクロロシラン（Ｈ2Ｃｌ2Ｓｉ）、トリクロロシラン（ＨＣｌ3Ｓｉ）等のソースガスをチャンバ内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００～１２００℃の温度範囲の温度でＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、活性層用ウェーハ１１上にシリコンエピタキシャル層１７をエピタキシャル成長させることができる。エピタキシャル層１７の厚みは、特に限定されず、デバイス形成領域の仕様に基づいて適切に設定すればよい。
　また、エピタキシャル層１７の酸素濃度は、エピタキシャル層１７の厚み方向全域に亘って１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以下であることが好ましい。
　続いて、図１（Ｃ）に示すように、支持基板用ウェーハ１２およびエピタキシャル層１７の少なくとも一方の内部に金属のゲッタリングに寄与する元素を含むゲッタリング層１６を形成するゲッタリング層形成工程を行う。図１は、支持基板用ウェーハ１２の内部にゲッタリング層１６を形成する場合を例示している。このゲッタリング層形成工程は、重金属のゲッタリングに寄与する元素のイオン（モノマーイオン）をウェーハ表面に注入するか、あるいは図１（Ｃ）に示すように、分子イオンを支持基板用ウェーハ１２の表面に照射することにより行うことができる。
　ここで、「分子イオン」は、単一の分子に正電荷または負電荷を与えてイオン化したもののみならず、複数の分子が結合して塊となったもののイオン、および１つ以上の分子と１つ以上の原子とが結合して塊になったものをイオン化したものも含む。こうした分子および原子の個数は、例えば２～２００とすることができる。
　モノマーイオンあるいは分子イオンを構成する元素は、ゲッタリングに寄与する元素であれば特に限定されない。例えば、水素（Ｈ）、ヘリウム（Ｈｅ）、炭素（Ｃ）、アルゴン（Ａｒ）およびシリコン（Ｓｉ）からなる群から選択される少なくとも一種とすることが好ましい。これは、上記元素は、エピタキシャルウェーハの抵抗率に影響を与えないためである。こうした元素をイオン化して、支持基板用ウェーハ１２およびエピタキシャル層１７の少なくとも一方の内部に導入することにより、デバイス形成領域の直下にゲッタリング層１６を形成できる。
　より高いゲッタリング能力を得る観点からは、ゲッタリング層１６の形成は、図１（Ｃ）に示すように、支持基板用ウェーハ１２の表面１２Ａおよびエピタキシャル層１７の表面の少なくとも一方に分子イオンを照射することにより行うことが好ましい。すなわち、分子イオンをウェーハ表面１２Ａおよびエピタキシャル層１７の表面の少なくとも一方に照射してゲッタリング層１６を形成すると、モノマーイオンを注入して形成する場合に比べて、１原子当たりの加速電圧を小さくした状態で、分子イオンの構成元素をウェーハ内に導入することができる。
　そのため、分子イオンの構成元素をウェーハ厚み方向の狭い領域に閉じ込めることができ、構成元素のピーク濃度を高めてゲッタリング能力を高めることができる。しかも、上述のように、１原子当たりの加速エネルギーを小さくすることができるため、分子イオンの構成元素をウェーハに導入する際のダメージを小さくすることができ、イオンの導入に起因するエピタキシャル欠陥を低減することができる。
　モノマーイオンや分子イオンを基板に注入（照射）する際の条件、例えば加速電圧、ドーズ量等は、ゲッタリング能力を考慮しつつ公知または一般的な条件を採用すればよい。また、モノマーイオンの発生装置または分子イオンの発生装置も、従来の装置を用いることができる。なお、上記エピタキシャル層形成工程およびゲッタリング層形成工程は、何れを先に行っても、同時並行して行ってもよい。
　続いて、図１（Ｅ）に示すように、真空かつ常温の環境下において、エピタキシャル層１７の表面および支持基板用ウェーハ１２のゲッタリング層１６側の表面に対して活性化処理を施して両表面にアモルファス層１８を形成し、続いて、図１（Ｆ）に示すように、活性層用ウェーハ１１と支持基板用ウェーハ１２とを、両表面のアモルファス層１８を介して貼り合わせる貼り合わせ工程を行う。
　本発明においては、図１（Ｄ）までの工程を経た活性層用ウェーハ１１と支持基板用ウェーハ１２とを、真空かつ常温の環境下で貼り合わせる（以下、この貼り合わせ処理を「真空常温接合」とも言う）。そのための前処理として、真空および常温の環境下において、活性層用ウェーハ１１および支持基板用ウェーハ１２の貼り合わせ面、すなわち、ゲッタリング層１６を支持基板用ウェーハ１２の内部に形成した場合には、活性層用ウェーハ１１のエピタキシャル層１７の表面および支持基板用ウェーハ１２のゲッタリング層１６側の表面の各々に対して、貼り合わせ面を活性化する活性化処理を施す。ゲッタリング層１６をエピタキシャル層１７の内部に形成した場合には、エピタキシャル層１７の表面および支持基板用ウェーハ１２の一方の表面の各々に対して、貼り合わせ面を活性化する活性化処理を施す。
　上記活性化処理により、各貼り合わせ面にはアモルファス層１８が形成され、その表面にはアモルファス層１８を構成する元素のダングリングボンドが形成される。このダングリングボンドはエネルギー的に不安定であるため、続く処理において両貼り合わせ面を接触させると、両表面のダングリングボンドを消滅させるようにウェーハ間で接合力が働く。そのため、熱処理等の処理を施すことなく、非結合領域（ボイド）なしに活性層用ウェーハ１１と支持基板用ウェーハ１２とを強固に貼り合わせることができる。
　上記貼り合わせ面の活性化処理は、イオンビーム装置により加速したイオン化した中性元素を貼り合わせ面に衝突させて表面をスパッタリングしたり、プラズマ雰囲気でイオン化した中性元素をウェーハ表面へ加速させてエッチングするプラズマエッチング処理を施したりすることにより行うことができる。
　図２は、プラズマエッチング法により貼り合わせ面を活性化した後、２枚のウェーハを貼り合わせる真空常温接合装置の一例を示している。この装置５０は、プラズマチャンバ５１と、ガス導入口５２と、真空ポンプ５３と、パルス電圧印加装置５４と、ウェーハ固定台５５Ａ、５５Ｂとを有する。
　まず、プラズマチャンバ５１内のウェーハ固定台５５Ａ、５５Ｂに活性層用ウェーハ１１および支持基板用ウェーハ１２をそれぞれ載置して固定する。次に、真空ポンプ５３によりプラズマチャンバ５１内を減圧した後、ガス導入口５２からプラズマチャンバ５１内に原料ガスを導入する。続いて、パルス電圧印加装置５４によりウェーハ固定台５５Ａ、５５Ｂ（ウェーハ１１および１２）に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンをウェーハ１１および１２に向けて加速して照射する。その結果、ウェーハ表面にアモルファス層１８を形成して、照射表面に、アモルファス層１８を構成する元素のダングリングボンドを形成することができる。
　照射する中性元素は、アルゴン（Ａｒ）、ネオン（Ｎｅ）、キセノン（Ｘｅ）、水素（Ｈ）、ヘリウム（Ｈｅ）およびシリコン（Ｓｉ）からなる群から選択される少なくとも一種とすることが好ましい。
　また、プラズマチャンバ５１内の圧力（真空度）は、１×１０-5Ｐａ以下とすることが好ましい。これにより、ウェーハ表面へスパッタされた元素が再付着するのを抑制して、ダングリングボンドの形成率が低下させることなく、活性化処理を行うことができる。
　活性層用ウェーハ１１および支持基板用ウェーハ１２に印加するパルス電圧は、ウェーハ表面に対する照射元素の加速エネルギーが１００ｅＶ以上１０ｋｅＶ以下となるように設定する。当該加速エネルギーが１００ｅＶ未満の場合には、照射した中性元素がウェーハ表面へ堆積し、ウェーハ表面にダングリングボンドを形成することができない。一方、当該加速エネルギーが１０ｋｅＶを超えると、照射した元素がウェーハ内部へ注入し、この場合にもウェーハ表面にダングリングボンドを形成することができない。
　パルス電圧の周波数は、ウェーハ１１および１２にイオンが照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすることが好ましい。ここで、１０Ｈｚ以上とすることにより、イオン照射のばらつきを吸収でき、イオン照射量が安定する。また、１０ｋＨｚ以下とすることにより、グロー放電によるプラズマ形成が安定する。
　パルス電圧のパルス幅は、ウェーハ１１および１２にイオンが照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。１μ秒以上とすることにより、安定してイオンをウェーハ１１および１２に照射できる。また、１０ｍ秒以下とすることにより、グロー放電によるプラズマ形成が安定する。
　上記処理において、ウェーハ１１および１２は加熱しないため、その温度は常温（通常、３０℃～９０℃）となる。
　また、活性化処理は、アモルファス層１８の厚みが２ｎｍ以上となるように行うことが好ましい。これにより、アモルファス層１８の、支持基板用ウェーハ１２中の不純物がエピタキシャル層１７に熱拡散するのをブロックするブロック層としての機能をより高めることができる。アモルファス層１８の厚みの調整は、イオンの加速電圧を調整することにより行うことができる。
　また、活性化処理は、アモルファス層１８の厚みが１０ｎｍ以上となるように行うことが好ましい。これにより、アモルファス層１８を、支持基板用ウェーハ１２中の格子間酸素がエピタキシャル層１７に熱拡散するのを抑制するブロック層としての機能をさらに高めることができる。
　このように、本発明においては、真空かつ常温の環境下において、活性層用ウェーハ１１と支持基板用ウェーハ１２とが貼り合わされるため、ゲッタリング層１６が形成された支持基板用ウェーハ１２が、エピタキシャル層１７の形成に伴う高温環境に晒されることがない。その結果、エピタキシャル層１７の形成時に、支持基板用ウェーハ１２に含まれる、ゲッタリング層１６を構成する元素や、ドーパントや酸素等の不純物の熱拡散は、原理的に起こらない。
　また、貼り合わせ工程における活性化処理の際に、貼り合わせ面にはアモルファス層１８が形成され、このアモルファス層１８は、支持基板用ウェーハ１８における不純物の拡散ブロック層として機能する。そのため、後のデバイス形成プロセスにおける熱処理時に、支持基板用ウェーハ１２に含まれる酸素が、エピタキシャル層１７に熱拡散するのを抑制することができる。
　さらに、エピタキシャル層１７は、従来のようにゲッタリング層１６を形成するためのモノマーイオン注入や分子イオン照射がなされたウェーハ表面上に形成されないため、注入（照射）ダメージに起因するエピタキシャル欠陥が存在しない。
　最後に、図１（Ｇ）に示すように、活性層用ウェーハ１１を除去してエピタキシャル層１７を露出する基板除去工程を行う。この基板除去工程は、周知の平面研削および鏡面研磨法を好適に用いることができる。また、この基板除去工程は、周知のスマートカット法等の他の技術を用いて行ってもよい。なお、活性層用ウェーハ１１を除去した後に、エピタキシャル層１７を所定の厚みまで薄膜化してもよい。こうして、本発明に係るエピタキシャルウェーハ１を製造することができる。
　こうして得られた本発明に係るエピタキシャルウェーハ１は、従来の支持基板用ウェーハ上にエピタキシャル層を直接形成するものとは異なり、２枚のウェーハの貼り合わせ、すなわち接合により形成された新規なエピタキシャルウェーハである。こうした本発明に係るエピタキシャルウェーハ１は、「接合エピタキシャルウェーハ」あるいは「貼り合わせエピタキシャルウェーハ」と呼ぶことができる。
　なお、図３に示すように、エピタキシャル層形成工程またはゲッタリング層形成工程と貼り合わせ工程との間に、エピタキシャル層１７の表面および支持基板用ウェーハ１２のゲッタリング層１６側の表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素を含有させる工程（図３（Ｈ））をさらに有することが好ましい。これにより、デバイス形成プロセスにおける熱処理時に、上記元素が熱拡散して、デバイス形成プロセスにおけるイオン注入に起因する残存（Ｅｎｄ　Ｏｆ　Ｒａｎｇｅ、ＥＯＲ）欠陥を終端し、電気的に不活性にすることができる。
　上記工程は、具体的には、エピタキシャル層１７の表面および支持基板用ウェーハ１２のゲッタリング層１６側の表面の少なくとも一方を、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素を含有する液体に浸漬することにより行うことができる。
　上記元素を含有する液体としては、具体的には、フッ酸（水素およびフッ素を含有）やアンモニア水（窒素を含有）、過酸化水素水やオゾン水（酸素を含有）等の水溶液を挙げることができる。また、上記液体の濃度は、０．０５重量％～５０重量％とすることができ、浸漬時間は、１分～３０分とすることができる。
　また、上記工程は、エピタキシャル層１７の表面および支持基板用ウェーハ１２のゲッタリング層１６側の表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素を含有するイオンを供給することにより行うことができる。このイオンの供給は、ゲッタリング層１６の形成において使用した、イオン注入法や、分子イオン照射法を用いることができる。
　上記イオンの供給をイオン注入法により行う場合、具体的には、イオン注入装置により、ＨやＮ、Ｏ等のイオンを加速電圧：０．１ｋｅＶ～１０ｋｅＶ、ドーズ量：１×１０14ａｔｏｍｓ／ｃｍ2～１×１０18ａｔｏｍｓ／ｃｍ2の条件により行うことができる。
　また、イオンの供給を分子イオン照射法により行う場合、具体的には、クラスターイオン照射装置を用いて、Ｃ3Ｈ5やＣ16Ｈ10等の分子を加速電圧：０．３ｋｅＶ／分子～３０ｋｅＶ／分子、ドーズ量：１×１０14ａｔｏｍｓ／ｃｍ2～１×１０18ａｔｏｍｓ／ｃｍ2の条件で行うことができる。
　なお、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素は、３Ｂ族元素とともに含有させることが好ましい。上述のように、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素を含有させる工程は、エピタキシャル層形成工程またはゲッタリング層形成工程と、貼り合わせ工程との間に行うが、デバイス形成プロセスにおいてＥＯＲ欠陥を終端する前にアモルファス層１８外に熱拡散してしまう惧れがある。ここで、上記元素とともに３Ｂ族元素を供給すると、上記元素と３Ｂ族元素との間で安定な強い結合が生じる。その結果、上記元素がアモルファス層１８から熱拡散しにくくなり、デバイス形成プロセスにおいてＥＯＲ欠陥をより効果的に終端することができるようになる。
　上記３Ｂ族元素は、周期律表の３Ｂ族（第１３族）元素であり、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の元素であり、これらを使用することができる。中でも、水素、窒素、フッ素または酸素と強く安定な結合を形成することから、ホウ素（Ｂ）を用いることが好ましい。
（エピタキシャルウェーハ）
　次に、本発明に係るエピタキシャルウェーハについて説明する。図１（Ｇ）に示す本発明に係るエピタキシャルウェーハ１は、支持基板用ウェーハ１１と、該支持基板用ウェーハ１１上のアモルファス層１８と、該アモルファス層１８上のエピタキシャル層１７とを備え、エピタキシャル層１７および支持基板用ウェーハ１２の少なくとも一方の内部にゲッタリング層１６を備えることを特徴とする。
　上記本発明に係るエピタキシャルウェーハ１においては、エピタキシャル層１７は、ゲッタリング層１６を有する支持基板用ウェーハ１２上に直接には形成せずに、別途用意した活性層用ウェーハ１１上に形成し、活性層用ウェーハ１１と支持基板用ウェーハ１２とを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハ１１を除去して形成されている。そのため、エピタキシャル層１７の形成時に、支持基板用ウェーハ１２に含まれる、ゲッタリング層１６を構成する元素や、ドーパントや酸素等の不純物の熱拡散は、原理的に起こらない。
　また、アモルファス層１８は、支持基板用ウェーハ１２における酸素やゲッタリング層１６に含まれる元素等の不純物の拡散ブロック層として機能する。そのため、後のデバイス形成プロセスにおける熱処理時に、支持基板用ウェーハ１２に含まれる不純物が、エピタキシャル層１７に熱拡散するのを抑制することができる。
　ここで、アモルファス層１８の厚みを２ｎｍ以上とすることにより、アモルファス層１８の、不純物をブロックする機能を高めることができること、さらにアモルファス層１８の厚みを１０ｎｍ以上とすることにより、アモルファス層１８の、支持基板用ウェーハ１２中の格子間酸素がエピタキシャル層１７に熱拡散するのをブロックするブロック層としての機能をさらに高めることができることは既述の通りである。
　また、アモルファス層１８が、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種を含むことが好ましいこと、アモルファス層１８がさらに３Ｂ族元素を含むことが好ましいことも既述の通りである。
　さらに、エピタキシャル層１７の酸素濃度は、エピタキシャル層１７の厚み方向全域に亘って１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以下であることが好ましいこと、支持基板用ウェーハ１２の酸素濃度が８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上であることが好ましいことも既述の通りである。
　以下、実施例を用いて本発明を更に詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
（発明例１）
　図１に示したフローチャートに従って、発明例１に係るエピタキシャルウェーハを製造した。まず、活性層用ウェーハとして、直径：２００ｍｍ、厚み：７２５μｍのシリコンウェーハ（酸素濃度：２．０×１０17ａｔｏｍｓ／ｃｍ3、ドーパント：リン、ドーパント濃度：４．４×１０14ａｔｏｍｓ／ｃｍ3、目標抵抗率：１０Ω・ｃｍ）を用意した。また、支持基板用ウェーハとして、直径：２００ｍｍ、厚み：７２５μｍのシリコンウェーハ（酸素濃度：８．０×１０17ａｔｏｍｓ／ｃｍ3、ドーパント：リン、ドーパント濃度：１．４×１０14ａｔｏｍｓ／ｃｍ3、目標抵抗率：３０Ω・ｃｍ）を用意した。
　次いで、水素をキャリアガス、ジクロロシランをソースガスとして１１５０℃でＣＶＤ法により、活性層用ウェーハ上にシリコンのエピタキシャル層（厚さ：８μｍ、ドーパント：リン、４．４×１０14ａｔｏｍｓ／ｃｍ3、目標抵抗率：１０Ω・ｃｍ）を形成した。
　また、上記エピタキシャル層の形成と並行して、分子イオン発生装置（日新イオン機器社製、型番：CLARIS）を用いてＣ3Ｈ5イオンを生成し、加速電圧８０ｋｅＶ／分子、ドーズ量：１×１０15分子／ｃｍ2の条件で支持基板用ウェーハの表面に照射して、支持基板用ウェーハの内部にゲッタリング層を形成した。
　続いて、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた。具体的には、活性層用ウェーハおよび支持基板用ウェーハを、図２に示した真空常温接合装置に導入し、チャンバ内の圧力を５．０×１０-5Ｐａとした後、Ａｒイオンを加速電圧：１．０ｋｅＶ、周波数：１４０Ｈｚ、パルス幅：５５×１０-6秒の条件でエピタキシャル層の表面および支持基板用ウェーハ１２のゲッタリング層側の表面に注入し、活性化処理を施して両表面にアモルファス層を形成した。その後、活性層用ウェーハと支持基板用ウェーハとを、両表面のアモルファス層を介して貼り合わせた。
　最後に、活性層用ウェーハの表面に対して研削処理および研磨処理を施して、活性層用ウェーハを除去し、エピタキシャル層を４μｍ残すように薄膜化し、本発明の実施例に係るエピタキシャルウェーハを得た。
（従来例）
　発明例１と同様に本発明の従来例に係るエピタキシャルウェーハを製造した。ただし、エピタキシャル層形成工程において、エピタキシャル層は活性層用ウェーハ上に形成せず、ゲッタリング層を形成した後の支持基板用ウェーハ上に形成し、貼り合わせ工程および基板除去工程は行わなかった。その他の条件は発明例１と全て同じである。
（発明例２）
　発明例１と同様に、本発明の実施例に係るエピタキシャルウェーハを製造した。ただし、図３に示したフローチャートに従って、エピタキシャル層形成工程（ゲッタリング層形成工程）と貼り合わせ工程との間に、エピタキシャル層の表面および支持基板用ウェーハのゲッタリング層側の表面の双方を、０．５重量％のフッ酸水溶液に１０分間し、フッ素および水素をウェーハ表面に供給して含有させた。その他の条件は発明例１と全て同じである。
（発明例３）
　発明例２と同様に、本発明の実施例に係るエピタキシャルウェーハを製造した。ただし、元素供給工程は、分子イオン発生装置（日新イオン機器社製、型番：ＣＬＡＲＩＳ）を用いてＢ5Ｈ5イオンを生成し、加速電圧：８０ｋｅＶ／分子、ドーズ量：２×１０14分子／ｃｍ2の条件で支持基板用ウェーハの表面に照射して、ホウ素（Ｂ）および水素（Ｈ）を供給して含有させることにより行った。その他の条件は発明例２と全て同じである。
＜炭素濃度プロファイル＞
　従来例および発明例１で作製した直後のエピタキシャルウェーハについてＳＩＭＳ測定を行い、炭素の濃度プロファイルを得た。図４（ａ）は従来例、図４（ｂ）は発明例１に対する炭素の濃度プロファイルを示している。
　図４（ａ）から、従来例で作製したエピタキシャルウェーハにおいては、改質層に含まれる炭素がエピタキシャル層に大きく拡散していることが分かる。これに対して、図４（ｂ）から、発明例１で作製したエピタキシャルウェーハにおいては、改質層に含まれる炭素がエピタキシャル層に拡散しておらず、濃度プロファイルピークの炭素濃度が従来例に比べて高いことが分かる。
＜酸素濃度プロファイル＞
　従来例および発明例１で作製した直後のエピタキシャルウェーハについてＳＩＭＳ測定を行い、酸素の濃度プロファイルを得た。図５（ａ）は従来例、図５（ｂ）は発明例１に対する酸素の濃度プロファイルを示している。
　図５（ａ）から、従来例で作製したエピタキシャルウェーハにおいては、支持基板用ウェーハ中の酸素濃度が改質層に拡散して捕獲され、高いピーク酸素濃度を有する一方、支持基板用ウェーハ中の酸素がエピタキシャル層に拡散していることが分かる。これに対して、図５（ｂ）から、発明例１で作製したエピタキシャルウェーハにおいては、支持基板用ウェーハ中の酸素がエピタキシャル層に拡散しておらず、エピタキシャル層と支持基板用ウェーハとの界面で酸素濃度が急峻に変化していることが分かる。
＜エピタキシャルウェーハの品質評価＞
　図６は、発明例１において製造されたエピタキシャルウェーハに対する赤外線観察の結果を示している。この図から明らかなように、発明例１のエピタキシャルウェーハにおいて、活性層用ウェーハと支持基板用ウェーハとを貼り合わせる貼り合わせ工程において、両ウェーハ間に非接合領域であるボイドが形成されておらず、良好な貼り合わせ界面が形成されていることが分かる。同様に、発明例２および３のエピタキシャルウェーハにおいても、良好な貼り合わせ界面が形成されていた。
　また、図７は、発明例１において製造された直後のエピタキシャルウェーハの断面ＴＥＭ像を示している。図７から明らかなように、発明例１のエピタキシャルウェーハにおいては、エピタキシャル層と支持基板用ウェーハであるシリコンウェーハとの間にアモルファス層が形成されていることが分かる。また、エピタキシャル層には支持用ウェーハの結晶構造に起因した転位等の二次欠陥が存在しないことが分かる。
＜デバイス形成プロセス模擬処理＞
　上述のように用意した発明例２および３、並びに従来例のエピタキシャルウェーハに対して、デバイス形成プロセス模擬処理を施した。具体的には、前段処理として、イオン注入装置を用いて、エピタキシャル層表面側からＨｅイオンをドーズ量：１×１０12ｃｍ-2、加速電圧：２００ｋｅＶで注入することにより、強制的にエピタキシャル層内に注入欠陥を形成した後、模擬熱処理として、熱処理炉にエピタキシャルウェーハを導入し、５℃／秒の昇温速度で昇温した後、１１００℃にて２時間保持し、２．５℃／秒の降温速度で室温まで降温した。
　発明例２および３、並びに従来例について、デバイス形成プロセス模擬処理後におけるＥＯＲ欠陥をカソードルミネッセンス（Ｃａｔｈｏｄｅ　Ｌｕｍｉｎｅｓｃｅｎｃｅ、ＣＬ）法により評価した。具体的には、各エピタキシャルウェーハに対して電子線を３４Ｋ、１５ｋｅＶで照射し、Ｄ線（１４５０ｎｍ）の信号強度を測定し、その強度で欠陥密度を評価した。その結果、従来例において、エピタキシャル層の領域においてＣiＯi欠陥を検出し、炭素と酸素がエピタキシャル層へ拡散し、欠陥を形成したことを確認した。一方、発明例２および３においては、ＣiＯi欠陥を検出しなかった。
　本発明によれば、エピタキシャル層を、ゲッタリング層を有する支持基板用ウェーハ上に形成せずに、別途用意した活性層用ウェーハ上に形成し、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハを除去するように構成して、エピタキシャル層形成時やデバイス形成プロセスにおいて、不純物が支持基板用ウェーハからエピタキシャル層へ拡散するのを抑制することができるため、半導体産業において有用である。
１，２　エピタキシャルウェーハ
１１　活性層用ウェーハ
１２　支持基板用ウェーハ
１２Ａ　支持基板用ウェーハの表面
１６　ゲッタリング層
１７　エピタキシャル層
１８　アモルファス層
５０　真空常温接合装置
５１　プラズマチャンバ
５２　ガス導入口
５３　真空ポンプ
５４　パルス電圧印加装置
５５Ａ，５５Ｂ　ウェーハ固定台

Claims (18)

  1. 　活性層用ウェーハの表面上にエピタキシャル層を形成するエピタキシャル層形成工程と、
    　支持基板用ウェーハおよび前記エピタキシャル層の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層を形成するゲッタリング層形成工程と、
    　真空かつ常温の環境下において、前記エピタキシャル層の表面および前記支持基板用ウェーハの表面に対して活性化処理を施して両表面にアモルファス層を形成した後、前記活性層用ウェーハと前記支持基板用ウェーハとを、両表面の前記アモルファス層を介して貼り合わせる貼り合わせ工程と、
    　前記活性層用ウェーハを除去して前記エピタキシャル層を露出する基板除去工程と、
    を有することを特徴とするエピタキシャルウェーハの製造方法。
  2. 　前記活性化処理は、イオン化させた中性元素を前記エピタキシャル層または前記支持基板用ウェーハの表面に衝突させて前記表面をスパッタリングする処理である、請求項１に記載のエピタキシャルウェーハの製造方法。
  3. 　前記中性元素は、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも１種である、請求項２に記載のエピタキシャルウェーハの製造方法。
  4. 　前記活性化処理は、プラズマエッチング処理である、請求項１～３のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  5. 　前記活性化処理は、前記アモルファス層の厚みが２ｎｍ以上となるように行う、請求項１～４のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  6. 　前記活性化処理は、前記アモルファス層の厚みが１０ｎｍ以上となるように行う、請求項１～４のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  7. 　前記エピタキシャル層形成工程または前記ゲッタリング層形成工程と、前記貼り合わせ工程との間に、前記エピタキシャル層の表面および前記支持基板用ウェーハの表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素を含有させる工程を有する、請求項１～６のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  8. 　前記水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種からなる元素とともに３Ｂ族元素を含有させる、請求項７に記載のエピタキシャルウェーハの製造方法。
  9. 　前記ゲッタリング層形成工程は、前記支持基板用ウェーハおよび前記エピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素を含む分子イオンを照射することにより行う、請求項１～８のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  10. 　前記ゲッタリング層形成工程は、前記支持基板用ウェーハおよび前記エピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素のモノマーイオンを注入することにより行う、請求項１～８のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  11. 　前記活性層用ウェーハおよび前記支持基板用ウェーハはシリコンウェーハであり、前記エピタキシャル層はシリコンエピタキシャル層である、請求項１～１０のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  12. 　支持基板用ウェーハと、該支持基板用ウェーハ上のアモルファス層と、該アモルファス層上のエピタキシャル層とを備え、
    　前記エピタキシャル層および前記支持基板用ウェーハの少なくとも一方の内部にゲッタリング層を有することを特徴とするエピタキシャルウェーハ。
  13. 　前記エピタキシャル層の厚み方向全域に亘る酸素濃度が１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以下である、請求項１２に記載のエピタキシャルウェーハ。
  14. 　前記支持基板用ウェーハの酸素濃度が８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である、請求項１２または１３に記載のエピタキシャルウェーハ。
  15. 　前記アモルファス層の厚みが２ｎｍ以上である、請求項１２～１４のいずれか１項に記載のエピタキシャルウェーハ。
  16. 　前記アモルファス層の厚みが１０ｎｍ以上である、請求項１２～１４のいずれか１項に記載のエピタキシャルウェーハ。
  17. 　前記アモルファス層が、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも１種を含む、請求項１２～１６のいずれか１項に記載のエピタキシャルウェーハ。
  18. 　前記アモルファス層がさらに３Ｂ族元素を含む、請求項１７に記載のエピタキシャルウェーハ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192743A (zh) * 2018-09-04 2019-01-11 德淮半导体有限公司 图像传感器及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114156383B (zh) * 2021-12-03 2024-06-21 扬州乾照光电有限公司 半导体器件及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442540A (ja) * 1990-06-08 1992-02-13 Toshiba Ceramics Co Ltd アモルファス構造を有するウェーハ
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2012182201A (ja) * 2011-02-28 2012-09-20 Shin Etsu Chem Co Ltd 半導体ウェーハの製造方法
WO2012157162A1 (ja) * 2011-05-13 2012-11-22 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2014099477A (ja) * 2012-11-13 2014-05-29 Sumco Corp 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP2014099476A (ja) * 2012-11-13 2014-05-29 Sumco Corp 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2014216555A (ja) * 2013-04-26 2014-11-17 株式会社豊田自動織機 半導体基板の製造方法
WO2015104965A1 (ja) * 2014-01-07 2015-07-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3384506B2 (ja) 1993-03-30 2003-03-10 ソニー株式会社 半導体基板の製造方法
JP2791429B2 (ja) * 1996-09-18 1998-08-27 工業技術院長 シリコンウェハーの常温接合法
KR101340002B1 (ko) * 2006-04-27 2013-12-11 신에쯔 한도타이 가부시키가이샤 Ｓｏｉ웨이퍼의 제조방법
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP2011054704A (ja) * 2009-09-01 2011-03-17 Sumco Corp 貼り合わせウェーハの製造方法
JP5799936B2 (ja) * 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5704155B2 (ja) * 2012-12-19 2015-04-22 株式会社Sumco エピタキシャルウェーハの製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442540A (ja) * 1990-06-08 1992-02-13 Toshiba Ceramics Co Ltd アモルファス構造を有するウェーハ
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2012182201A (ja) * 2011-02-28 2012-09-20 Shin Etsu Chem Co Ltd 半導体ウェーハの製造方法
WO2012157162A1 (ja) * 2011-05-13 2012-11-22 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2014099477A (ja) * 2012-11-13 2014-05-29 Sumco Corp 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP2014099476A (ja) * 2012-11-13 2014-05-29 Sumco Corp 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2014216555A (ja) * 2013-04-26 2014-11-17 株式会社豊田自動織機 半導体基板の製造方法
WO2015104965A1 (ja) * 2014-01-07 2015-07-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192743A (zh) * 2018-09-04 2019-01-11 德淮半导体有限公司 图像传感器及其形成方法

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