JP5995888B2 - 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 - Google Patents
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Description
本発明の他の目的および特徴は、一部は明らかであり、一部は下記に記載される。
本発明のハンドルウエハは、SOI構造体を調製するためにこの分野で汎用されている本質的に任意の材料(石英またはサファイアなど)から得ることができる。しかし、好ましくは、本発明のハンドルウエハは、「理想的な析出」単結晶シリコンウエハを使用して調製される。本明細書以外で記載されているように(例えば、国際特許出願公開PCT/US98/03686を参照のこと)、本質的に任意の電子デバイス製造プロセスのときに、充分な深さのデニューデッドゾーンと、内部ゲッタリング(「IG」)のために充分な密度の酸素析出物を含有するウエハバルクが形成されるそのようなウエハを調製することができる。都合よいことに、この理想的な析出ウエハは、半導体シリコン製造産業で広く使用されている用具を使用して数分で調製することができる。この方法により、電子デバイス製造プロセスのときに酸素が析出する様式を決定または「プリント」する「テンプレート」がシリコンにおいて得られる。
本発明のSOI構造体のデバイス層は、凝集した真性点欠陥を実質的に含まない領域を含有することが好ましい単結晶シリコンである。そのような欠陥を実質的に含まず、このようなデバイス層を得ることができる単結晶シリコンウエハの形成に関しては、真性の点欠陥の種類および初期濃度を、インゴットが凝固温度(すなわち、約1410℃)から1300℃よりも高い温度(すなわち、少なくとも約1325℃、あるいは少なくとも約1350℃、あるいは少なくとも約1375℃でさえもの温度)に冷却されるときに最初に決定し得ることに留意する。すなわち、このような欠陥の種類および初期濃度は、比v/G0によって制御される(vは成長速度であり、G0はこの温度範囲での平均軸温度勾配である)。
凝集した欠陥を実質的に含まないデバイス層を有するSOI構造体を、上記に記されているようにこの分野で標準的なイオン注入法にウエハを供することよって、上記に記載されているように、「欠陥密度が低い」単結晶シリコンウエハから直接得ることができる(例えば、米国特許第5,436,175号を参照のこと)。そのような構造体が「理想的な析出」ハンドルウエハをさらに含み得る場合、好ましくは、理想的な析出ウエハプロセスが、注入に先立って、欠陥密度が低いシリコンウエハに対して行われる。そのようなプロセスが用いられた場合、得られる酸化物層はデニューデッドゾーン内に位置する。
単結晶シリコンにおける結晶格子空孔の測定は白金拡散分析によって行うことができる。一般には、白金をサンプルに堆積させ、白金の拡散がフランク−ターンボール機構によって支配されるように好ましくは選択されるが、白金原子による空孔修飾の定常状態に達するには充分である拡散時間および拡散温度で白金を水平表面で拡散させる。本発明に関して典型的な空孔濃度を有するウエハの場合、730℃で20分間の拡散時間および拡散温度を使用することができるが、より正確な追跡が、より低い温度(例えば、約680℃)で得られるようである。さらに、ケイ化物化プロセスによると考えられる影響を最小限にするために、白金堆積法により、好ましくは、1単層未満の表面濃度がもたらされる。白金拡散技術は本明細書以外で記載されている:例えば、Jacob他、J.Appl.Phys.、第82巻、182頁(1997);ZimmermannおよびRyssel、「非平衡条件下でのシリコンにおける白金拡散のモデル化」、J.Electrochemical Society、第139巻、256頁(1992);Zimmermann、Goesele、SeilenthalおよびEichiner、「シリコンにおける空孔濃度ウエハマッピング」、Journal of Crystal Growth、第129巻、582頁(1993);ZimmermannおよびFalster、「初期段階のチョクラルスキーシリコンにおける酸素析出物の核形成の研究」、Appl.Phys.Lett.、第60巻、3250頁(1992);ZimmermannおよびRyssel、Appl.Phys.A、第55巻、121頁(1992)。
凝集した欠陥は、多数の異なる技法により検出することができる。例えば、フローパターン欠陥またはD欠陥は、典型的には、単結晶シリコンサンプルをセコー(Secco)エッチング液中で約30分間選択的にエッチングし、次いでサンプルを顕微鏡検査に供することにより検出される(例えば、H. Yamagishi他、Semicond. Sci. Technol. 7、A135(1992)を参照のこと)。この方法は、凝集した空孔欠陥を検出するには標準的ではあるが、この方法はまた、凝集した格子間欠陥を検出するために使用することができる。この技法を使用する場合、そのような欠陥は、存在する場合にはサンプル表面での大きなくぼみとして現れる。
本明細書中で使用されているように、下記の表現または用語は、下記の意味を有するものとする。「凝集した真性の点欠陥」は、下記によって生じる欠陥を意味する:(i)空孔が凝集して、D欠陥、フローパターン欠陥、ゲート(gate)酸化物の保全性欠陥(integrity defect)、結晶起源の粒子欠陥、結晶起源の光点欠陥、および他のそのような空孔に関連する欠陥を生成する反応、または(ii)自己格子間原子が凝集して、転位ループおよび転位ネットワーク、ならびに他のそのような自己格子間原子に関連する欠陥を生成する反応。「凝集した格子間欠陥」は、シリコン自己格子間原子が凝集する反応によって生じる凝集した真性の点欠陥を意味するものとする。「凝集した空孔欠陥」は、結晶格子の空孔が凝集する反応によって生じる凝集した空孔欠陥を意味するものとする。「半径」は、中心軸から、ウエハまたはインゴットの円周縁まで測定される距離を意味する。「凝集した真性の点欠陥を実質的に含まない」は、凝集した欠陥の濃度がこれらの欠陥の検出限界未満であることを意味するものとする(検出限界は、現在、約103欠陥/cm3である)。「V/I境界」は、インゴットまたはウエハの半径に沿った位置で、材料が空孔優勢から自己格子間優勢に変化する位置を意味する。「空孔優勢」および「自己格子間原子優勢」は、真性の点欠陥が、それぞれ、優勢的に空孔または自己格子間原子である材料を意味する。
実施例1〜実施例5は、本発明の理想的な酸素析出プロセスを例示する。実施例6〜実施例12は、上記のように、凝集した真性の点欠陥を実質的に含まない空孔優勢材、自己格子間原子優勢材またはその両方の軸対称領域を含有する単結晶シリコンの調製を例示する。従って、これらの実施例はすべて、限定する意味で解釈すべきではない。
実施例1
シリコン単結晶をチョクラルスキー法によって引き上げ、スライスし、研磨して、シリコンウエハを得た。次いで、これらのウエハを、表面酸化工程(S1)、窒素中またはアルゴン中での急速熱アニーリング処理工程(S2)に供し、急冷し(S3)、そして表Iに示す条件下での酸素安定化および成長工程(S4)に供した。工程S1〜工程S4の前におけるウエハの初期酸素濃度(Oi)、工程S4の後でのウエハバルクの酸素析出物密度(OPD)、および工程S4の後でのデニューデッドゾーンの深さ(DZ)もまた表Iに示す。
さらに、サンプル4−7における結晶格子の空孔の濃度を、白金拡散技法を使用してマッピングした。白金濃度のウエハ表面からの深さ(0ミクロンの深さはウエハの前表面に対応する)に対するプロットを図5に示す。
本発明のプロセスが、チョクラルスキー成長のシリコンウエハに関して、酸素濃度に比較的依存しないことを明らかにするために、異なる酸素濃度を有する3枚のウエハを、実施例1に記載される同じ工程系列に供した。これらの各工程の条件、工程S1〜工程S4の前におけるウエハの初期酸素濃度(Oi)、工程S4の後でのウエハバルクの酸素析出密度(OPD)、および工程S4の後におけるウエハ表面から測定されるデニューデッドゾーンの深さ(DZ)を表IIに示す。図6、図7および図8は、得られたウエハの断面を示す(これらの図は、200倍の倍率で撮影された写真の拡大である);サンプル3−4を図6に示し、サンプル3−5を図7に示し、サンプル3−6を図8に示す。
本発明のプロセスが、酸素析出物安定化および成長工程(S4)のために使用される条件に比較的依存しないことを明らかにするために、同じ初期酸素濃度を有するウエハ(サンプル1−8)を、サンプル3−4に関する実施例2に記載される同じ工程系列に供した。しかし、市販の16Mb DRAMプロセスを、酸素析出物安定化および成長工程(S4)として使用した。図9は、得られたウエハの断面を示す(この図は、200倍の倍率で撮影された写真の拡大である)。工程S4の後において、サンプル1−8およびサンプル3−4は、匹敵し得るバルク酸素析出密度(サンプル1−8の7×1010/cm3対サンプル3−4の4×1010/cm3)および匹敵し得るデニューデッドゾーン深さ(約40ミクロン)を有した。
本実施例は、熱処理を行っているときに、バルクミクロ欠陥(BMD)密度、すなわち酸素析出化物の密度において、そして熱処理中における雰囲気中の酸素濃度の増大から生じるデニューデッドゾーン(DZ)の深さにおいて観測され得る傾向を例示する。3組の異なるウエハを、様々なプロセス条件下での急速熱アニーリング処理に供した。A組のウエハを1200℃で30秒間、窒素雰囲気下でアニーリング処理した;B組のウエハを同じ条件下で20秒間アニーリング処理した;C組のウエハを1200℃で30秒間、アルゴン雰囲気下でアニーリング処理した。予備酸化工程は、本実施例では3組のウエハのいずれに対しても行わなかった。
ND=測定せず
酸化的熱アニーリング処理
本発明の酸化的熱アニーリング処理を例示するために、チョクラルスキー法に従って成長させた単結晶シリコンインゴットから得られ、自然の酸化物層のみを有するシリコンウエハを熱アニーリング工程(S2)に供した。それぞれの場合、ウエハを、アンモニア含有雰囲気下、急速熱アニーリング装置において約1180℃で約3分間アニーリングし、次いで急冷した(S3)。次に図36および図37を参照して、酸素安定化および成長工程(S4)およびNEC−1処理を行った後、そのようなプロセス条件により、デニューデッドゾーンを本質的に有さず、約1x1010原子/cm3よりも大きなバルク酸素析出物密度(OPD)を有するシリコンウエハが得られることを認めることができる。
実施例6
所定のホットゾーン機構を有する結晶引き上げ装置の最適化手順
最初の200mmの単結晶シリコンインゴットを、結晶の長さに関して、引き上げ速度を0.75mm/分から約0.35mm/分に直線的に変化させた条件下で成長させた。図17は、結晶の長さを関数とする引き上げ速度を示す。結晶引き上げ装置内における成長中の200mmインゴットの以前に確立された軸温度特性と、平均軸温度勾配G0、すなわち、溶融/固体界面での軸温度勾配における以前に確立された半径方向の変化とを考慮して、このような引き上げ速度を選択して、インゴットが、中心からインゴットの一方の末端の縁まで空孔優勢材であり、そして中心からインゴットのもう一方の末端の縁まで格子間原子優勢材であることを確実にした。成長したインゴットを長さ方向にスライスし、凝集した格子間欠陥の生成がどこから始まっているかを決定するために分析した。
G 0 (r)における半径方向変化の低下
図20および図21は、溶融/固体界面での軸温度勾配G0(r)の半径方向変化の減少によって達成され得る品質の改良を例示する。空孔および格子間原子の(溶融/固体界面から約1cmでの)初期濃度を、2つの場合について、異なるG0(r)を用いて計算した:(1)G0(r)=2.65+5×10−4r2(K/mm)および(2)G0(r)=2.65+5×10−5r2(K/mm)。それぞれの場合について、引き上げ速度を、空孔が多いシリコンと格子間原子が多いシリコンとの境界が3cmの半径のところに位置するように調節した。場合1および場合2のために使用した引き上げ速度は、それぞれ、0.4mm/分および0.35mm/分であった。図21から、結晶の格子間原子が多い部分における格子間原子の初期濃度は、初期軸温度勾配の半径方向の変化が減少すると、劇的に減少することが明らかである。これにより、格子間原子の過飽和による格子間欠陥クラスターの生成を回避することがより容易になるために材料品質は改良される。
格子間原子に関する増加した外方拡散時間
図22および図23は、格子間原子の外方拡散に必要な時間を増大させることによって達成され得る品質の改良を例示する。格子間原子の初期濃度を、2つの場合について、結晶において異なる軸温度特性dT/dzを用いて計算した。溶融/固体界面での軸温度勾配は両方の場合について同じであり、その結果、格子間原子の(溶融/固体界面から約1cmでの)初期濃度は両方の場合について同じである。本実施例において、引き上げ速度を、結晶全体が、格子間原子が多くなるように調節した。引き上げ速度は、両方の場合について同じであり、0.32mm/分であった。場合2における格子間原子の外方拡散に必要な時間が長いほど、格子間原子濃度の全体的な減少が得られる。これにより、格子間原子の過飽和による格子間欠陥クラスターの生成を回避することがより容易になるために材料品質は改良される。
長さが700mmで、直径が150mmの結晶を、様々な引き上げ速度で成長させた。引き上げ速度を、段部(肩部)での約1.2mm/分から、段部(肩部)から430mmのところでの約0.4mm/分までほぼ直線的に変化させ、次いで、段部から700mmのところでの約0.65mm/分にまでほぼ直線的に戻した。この特定の結晶引き上げ装置におけるこのような条件下において、半径全体を、結晶の段部から約320mm〜約525mmの範囲の結晶の長さにわたって、格子間原子が多い条件下で成長させた。図24を参照して、約525mmの軸位置および約0.47mm/分の引き上げ速度で、結晶は、直径全体にわたって、凝集した真性の点欠陥クラスターを含まない。言い換えれば、軸対称領域の幅、すなわち、凝集した欠陥を実質的に含まない領域の幅がインゴットの半径に等しい結晶の小さな部分が存在する。
実施例6に示すように、一連の単結晶シリコンインゴットを様々な引き上げ速度で成長させ、次いで、凝集した格子間欠陥が最初に現れるか消失する軸位置(および対応する引き上げ速度)を決定するために分析した。軸位置に対して引き上げ速度をグラフにプロットしたこれらの点からの内挿および外挿によって、第1の近似に対して、軸対称領域がその最大幅である結晶引き上げ装置における長さを関数とする200mmの結晶に関する引き上げ速度を示す曲線が得られた。次いで、さらなる結晶を他の引き上げ速度で成長させ、これらの結晶のさらなる分析を使用して、この実験的に決定した最適な引き上げ速度特性の精度を上げた。
長さが約1100mmで、直径が約150mmの単結晶シリコンインゴットを、引き上げ速度を低下させて成長させた。インゴットの直径一定部分の肩での引き上げ速度は約1mm/分であった。引き上げ速度を、肩から約200mmの軸位置に対応する約0.4mm/分にまで指数関数的に低下させた。次いで、引き上げ速度を、約0.3mm/分の速度がインゴットの直径一定部分の終端付近で得られるまで直線的に低下させた。
冷却速度およびV/I境界の位置
一連の単結晶シリコンインゴット(150mmおよび200mmの公称直径)を、チョクラルスキー法に従って、約1050℃を超える温度でシリコンの滞留時間に影響を与える異なるホットゾーン配置(この分野での一般的な手段により設計)を使用して成長させた。各インゴットの引き上げ速度特性をインゴットの長さに沿って変化させ、凝集した空孔の点欠陥領域から凝集した格子間点欠陥領域に転移させることを試みた。
Rcrystalは、インゴットの半径であり、
Rtransitionは、無欠陥部から欠陥含有部まで、あるいはその逆の格子間原子優勢材において転移が生じるサンプルの軸位置での軸対称領域の半径であり、
Deffは、格子間原子拡散係数の平均時間および温度を表す定数で、約9.3*10−4cm2sec−1であり、そして
t1050℃は、サンプルの所与の軸位置が凝固から約1050℃に冷却されるのに必要な時間である。
様々な変化を、本発明の範囲から逸脱することなく、上記の構成およびプロセスにおいて行うことできるので、上記の説明に含まれるすべての事項は、例示として解釈されるものであり、限定する意味で解釈されるものではない。
[事項1] ハンドルウエハ;
中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[事項2] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約30%である幅を有する、事項1に記載の構造体。
[事項3] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約40%である幅を有する、事項1に記載の構造体。
[事項4] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約80%である幅を有する、事項1に記載の構造体。
[事項5] 前記第1の軸対称領域は、形状がほぼ環状であり、そして空孔が優勢な真性点欠陥である第2のほぼ円柱状の領域をさらに含み、前記第2の領域は前記第1の領域の内側に向かって半径方向に位置する、事項2、3または4に記載の構造体。
[事項6] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長とほぼ等しい幅を有する、事項1に記載の構造体。
[事項7] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記層の前記中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、事項1に記載の構造体。
[事項8] 前記第1の軸対称領域は前記層の半径長の少なくとも約25%である幅を有する、事項7に記載の構造体。
[事項9] 前記第1の軸対称領域は前記層の半径長の少なくとも約50%である幅を有する、事項7に記載の構造体。
[事項10] シリコンの自己格子間原子が優勢な真性点欠陥である第2のほぼ環状の領域をさらに含み、前記第2の領域は前記第1の領域から外側に向かって半径方向に位置し、凝集した真性点欠陥を実質的に含まない、事項7、8または9に記載の構造体。
[事項11] 前記第1の軸対称領域は前記層の半径長とほぼ等しい幅を有する、事項7に記載の構造体。
[事項12] 前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にあるシリコンウエハの第1の領域を含む表面層、および前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを有してなり、
前記シリコンウエハは結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、空孔は、空孔のピーク密度が前記中央面またはその付近にあり、濃度が前記ハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有する、事項1に記載の構造体。
[事項13] 前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、および前記中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離D1までのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含み、そして前記シリコンウエハは、D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度が前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%である、事項1に記載の構造体。
[事項14] 前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から約15マイクロメートル以下の距離D2内に含まれるシリコンウエハの第1の領域からなる前表面層、および前記中央面および前表面層の間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを有してなり、そして前記バルク層は、実質的に均一な酸素濃度を有し、かつ結晶格子の空孔濃度を有し、その結果、前記シリコンウエハを800℃で4時間アニーリングし、その後、1000℃で16時間アニーリングすることから本質的になる酸素析出熱処理に前記シリコンウエハを供したときに、前記シリコンウエハは、前記バルク層における析出物のピーク密度が前記中央面またはその付近にあり、前記バルク層における析出物の濃度が前表面層の方向でほぼ低下する濃度プロファイルを有する酸素析出物を含有するようになる、事項1に記載の構造体。
[事項15] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にあるシリコンウエハの第1の領域を含む表面層、および前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを含むハンドルウエハであって、前記シリコンウエハは、結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、かつ空孔のピーク密度が前記中央面またはその付近にあり、そして空孔は、その濃度が前記ハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有することを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[事項16] D1は少なくとも約20マイクロメートルである、事項15に記載の構造体。
[事項17] D1は少なくとも約50マイクロメートルである、事項15に記載の構造体。
[事項18] 前記ハンドルウエハ表面から3マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約50%である、事項15、16または17に記載の構造体。
[事項19] 前記ハンドルウエハ表面から10マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約80%である、事項15、16または17に記載の構造体。
[事項20] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、事項15、16または17に記載の構造体。
[事項21] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は、前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに層の半径長の少なくとも約40%である幅を有する、事項20に記載の構造体。
[事項22] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記層の前記中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、事項20に記載の構造体。
[事項23] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前記中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離D1までのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含み、そして前記シリコンウエハは、D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度が前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[事項24] D1は少なくとも約20マイクロメートルである、事項23に記載の構造体。
[事項25] D1は少なくとも約50マイクロメートルである、事項23に記載の構造体。
[事項26] D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約80%である、事項23、24または25に記載の構造体。
[事項27] D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約90%である、事項23、24または25に記載の構造体。
[事項28] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、事項23、24または25に記載の構造体。
[事項29] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約40%である幅を有する、事項23、24または25に記載の構造体。
[事項30] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は層の中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、事項28に記載の構造体。
また、本発明は好ましい態様として以下も含む。
[態様1] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にあるシリコンウエハの第1の領域を含む表面層、および前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを含むハンドルウエハであって、前記シリコンウエハは、結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、かつ空孔のピーク密度が前記中央面またはその付近にあり、そして空孔は、その濃度が前記ハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有することを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[態様1] D1は少なくとも約20マイクロメートルである、態様1に記載の構造体。
[態様2] D1は少なくとも約50マイクロメートルである、態様1に記載の構造体。
[態様3] 前記ハンドルウエハ表面から3マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約50%である、態様1〜3のいずれかに記載の構造体。
[態様4] 前記ハンドルウエハ表面から10マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約80%である、態様1〜3のいずれかに記載の構造体。
[態様5] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、態様1〜3のいずれかに記載の構造体。
[態様6] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は、前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに層の半径長の少なくとも約40%である幅を有する、態様6に記載の構造体。
[態様7] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記層の前記中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、態様6に記載の構造体。
[態様8] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前記中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離D1までのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含み、そして前記シリコンウエハは、D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度が前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[態様9] D1は少なくとも約20マイクロメートルである、態様9に記載の構造体。
[態様10] D1は少なくとも約50マイクロメートルである、態様9に記載の構造体。
[態様11] D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約80%である、態様9〜11のいずれかに記載の構造体。
[態様12] D1の約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約90%である、態様9〜11のいずれかに記載の構造体。
[態様13] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、態様9〜11のいずれかに記載の構造体。
[態様14] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約40%である幅を有する、態様9〜11のいずれかに記載の構造体。
[態様15] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は層の中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、態様14に記載の構造体。
Claims (3)
- 中心軸と、周囲縁と、前記中心軸から前記周囲縁まで伸びる半径と、空孔が優勢であり、凝集した空孔欠陥を実質的に含まない第1の軸対称領域とを含む単結晶シリコンデバイス層であって、前記第1の軸対称領域が、前記デバイス層の前記中心軸を含み且つ前記中心軸から前記周囲縁に向かって半径方向に測定したときに前記デバイス層の少なくとも約7.5%の幅を有するデバイス層;
単結晶シリコンハンドルウエハ;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層;
を有し、
前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面と、前表面と後表面との間にある中央面と、前表面および後表面を結ぶ周囲縁と、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にあるシリコンウエハの第1の領域を含む表面層と、前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層とを更に含み、
前記シリコンウエハが結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、前記表面層が酸素析出物を含まない材料からなるデニューデッドゾーンを有し、かつ前記バルク層が酸素クラスターまたは酸素析出物を有し、前記酸素クラスターまたは前記酸素析出物の濃度が主に空孔濃度に依存することを特徴とするシリコン・オン・インシュレーター構造体。 - 中心軸と、周囲縁と、前記中心軸から前記周囲縁まで伸びる半径と、空孔が優勢であり、凝集した空孔欠陥を実質的に含まない第1の軸対称領域とを含む単結晶シリコンデバイス層であって、前記第1の軸対称領域が、前記デバイス層の前記中心軸を含み且つ前記中心軸から前記周囲縁に向かって半径方向に測定したときに前記デバイス層の少なくとも約7.5%の幅を有するデバイス層;
単結晶シリコンハンドルウエハ;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層;
を有し、
前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面と、前表面と後表面との間にある中央面と、前表面および後表面を結ぶ周囲縁と、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にある、シリコンウエハの第1の領域を含み、且つ格子間酸素を含むデニューデッドゾーンとを更に含み、
前記シリコンウエハは、D1の約2分の1に等しい距離における前記デニューデッドゾーンの格子間酸素濃度が、前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするシリコン・オン・インシュレーター構造体。 - 中心軸と、周囲縁と、前記中心軸から前記周囲縁まで伸びる半径と、空孔が優勢であり、凝集した空孔欠陥を実質的に含まない第1の軸対称領域とを含む単結晶シリコンデバイス層であって、前記第1の軸対称領域が、前記デバイス層の前記中心軸を含み且つ前記中心軸から前記周囲縁に向かって半径方向に測定したときに前記デバイス層の少なくとも約7.5%の幅を有するデバイス層;
単結晶シリコンハンドルウエハ;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層;
を有し、
前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面と、前表面と後表面との間にある中央面と、前表面および後表面を結ぶ周囲縁と、前表面から約15ミクロン以下の距離D2以内である前記シリコンウエハの第1領域から成る表面層と、前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層とを更に含み、
前記バルク層は、実質的に均一な酸素濃度を有し、かつ結晶格子の空孔濃度であって、前記シリコンウエハが、前記バルク層における酸素析出物の密度のピークが前記中央面またはその付近にあり、前記バルク層における酸素析出物の濃度が前記表面層の方向に向いて概して減少する濃度プロファイルを有する酸素析出物を含むような結晶格子の空孔濃度を有することを特徴とするシリコン・オン・インシュレーター構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US9890298P | 1998-09-02 | 1998-09-02 | |
US60/098,902 | 1998-09-02 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009023974A Division JP5753649B2 (ja) | 1998-09-02 | 2009-02-04 | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014135498A JP2014135498A (ja) | 2014-07-24 |
JP5995888B2 true JP5995888B2 (ja) | 2016-09-21 |
Family
ID=22271475
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000568105A Pending JP2002524845A (ja) | 1998-09-02 | 1999-08-31 | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
JP2009023974A Expired - Fee Related JP5753649B2 (ja) | 1998-09-02 | 2009-02-04 | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
JP2014038170A Expired - Lifetime JP5995888B2 (ja) | 1998-09-02 | 2014-02-28 | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000568105A Pending JP2002524845A (ja) | 1998-09-02 | 1999-08-31 | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
JP2009023974A Expired - Fee Related JP5753649B2 (ja) | 1998-09-02 | 2009-02-04 | 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 |
Country Status (7)
Country | Link |
---|---|
US (5) | US6236104B1 (ja) |
EP (1) | EP1114454A2 (ja) |
JP (3) | JP2002524845A (ja) |
KR (1) | KR100581305B1 (ja) |
CN (1) | CN1155074C (ja) |
TW (1) | TW436861B (ja) |
WO (1) | WO2000013211A2 (ja) |
Families Citing this family (69)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6503594B2 (en) * | 1997-02-13 | 2003-01-07 | Samsung Electronics Co., Ltd. | Silicon wafers having controlled distribution of defects and slip |
US6379642B1 (en) * | 1997-04-09 | 2002-04-30 | Memc Electronic Materials, Inc. | Vacancy dominated, defect-free silicon |
WO1998045509A1 (en) | 1997-04-09 | 1998-10-15 | Memc Electronic Materials, Inc. | Low defect density silicon |
DE69901115T2 (de) * | 1998-06-26 | 2002-12-19 | Memc Electronic Materials | Verfahren zur herstellung fehlerfreier siliziumkristalle von willkürlichem grossen durchmesser |
WO2000013211A2 (en) * | 1998-09-02 | 2000-03-09 | Memc Electronic Materials, Inc. | Silicon on insulator structure from low defect density single crystal silicon |
US7079241B2 (en) * | 2000-04-06 | 2006-07-18 | Invitrogen Corp. | Spatial positioning of spectrally labeled beads |
US6312516B2 (en) | 1998-10-14 | 2001-11-06 | Memc Electronic Materials, Inc. | Process for preparing defect free silicon crystals which allows for variability in process conditions |
JP3904832B2 (ja) * | 1998-10-14 | 2007-04-11 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 結晶成長導入欠陥を実質的に有さないエピタキシャルシリコンウエハ |
JP4875800B2 (ja) * | 1998-10-14 | 2012-02-15 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 単結晶シリコンウエハの製造方法 |
JP4233651B2 (ja) * | 1998-10-29 | 2009-03-04 | 信越半導体株式会社 | シリコン単結晶ウエーハ |
US20030051656A1 (en) | 1999-06-14 | 2003-03-20 | Charles Chiun-Chieh Yang | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering |
US6391662B1 (en) | 1999-09-23 | 2002-05-21 | Memc Electronic Materials, Inc. | Process for detecting agglomerated intrinsic point defects by metal decoration |
KR100745311B1 (ko) * | 1999-09-23 | 2007-08-01 | 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 | 냉각 속도를 제어함으로써 단결정 실리콘을 성장시키는초크랄스키 방법 |
US6635587B1 (en) | 1999-09-23 | 2003-10-21 | Memc Electronic Materials, Inc. | Method for producing czochralski silicon free of agglomerated self-interstitial defects |
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US6339016B1 (en) | 2000-06-30 | 2002-01-15 | Memc Electronic Materials, Inc. | Method and apparatus for forming an epitaxial silicon wafer with a denuded zone |
US6599815B1 (en) | 2000-06-30 | 2003-07-29 | Memc Electronic Materials, Inc. | Method and apparatus for forming a silicon wafer with a denuded zone |
US7105050B2 (en) | 2000-11-03 | 2006-09-12 | Memc Electronic Materials, Inc. | Method for the production of low defect density silicon |
US6858307B2 (en) | 2000-11-03 | 2005-02-22 | Memc Electronic Materials, Inc. | Method for the production of low defect density silicon |
JP4720058B2 (ja) | 2000-11-28 | 2011-07-13 | 株式会社Sumco | シリコンウェーハの製造方法 |
JP5045710B2 (ja) * | 2000-11-28 | 2012-10-10 | 株式会社Sumco | シリコンウェーハの製造方法 |
US7008874B2 (en) * | 2000-12-19 | 2006-03-07 | Memc Electronics Materials, Inc. | Process for reclaiming semiconductor wafers and reclaimed wafers |
KR100854186B1 (ko) | 2001-01-26 | 2008-08-26 | 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 | 산화 유도된 적층 결함을 실질적으로 포함하지 않는베이컨시 지배 코어를 갖는 낮은 결함 밀도의 실리콘 |
US6743495B2 (en) | 2001-03-30 | 2004-06-01 | Memc Electronic Materials, Inc. | Thermal annealing process for producing silicon wafers with improved surface characteristics |
JP2004537161A (ja) * | 2001-04-11 | 2004-12-09 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 高抵抗率czシリコンにおけるサーマルドナー生成の制御 |
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JP3955375B2 (ja) | 1998-01-19 | 2007-08-08 | 信越半導体株式会社 | シリコン単結晶の製造方法およびシリコン単結晶ウエーハ |
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KR100854186B1 (ko) * | 2001-01-26 | 2008-08-26 | 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 | 산화 유도된 적층 결함을 실질적으로 포함하지 않는베이컨시 지배 코어를 갖는 낮은 결함 밀도의 실리콘 |
-
1999
- 1999-08-31 WO PCT/US1999/019958 patent/WO2000013211A2/en active IP Right Grant
- 1999-08-31 EP EP99944028A patent/EP1114454A2/en not_active Withdrawn
- 1999-08-31 US US09/387,288 patent/US6236104B1/en not_active Expired - Lifetime
- 1999-08-31 JP JP2000568105A patent/JP2002524845A/ja active Pending
- 1999-08-31 KR KR1020017002717A patent/KR100581305B1/ko not_active IP Right Cessation
- 1999-08-31 CN CNB998117099A patent/CN1155074C/zh not_active Expired - Fee Related
- 1999-10-20 TW TW088115127A patent/TW436861B/zh not_active IP Right Cessation
-
2000
- 2000-12-15 US US09/737,715 patent/US6342725B2/en not_active Expired - Lifetime
-
2002
- 2002-01-03 US US10/038,084 patent/US6849901B2/en not_active Expired - Lifetime
-
2004
- 2004-10-12 US US10/963,137 patent/US20050130394A1/en not_active Abandoned
-
2007
- 2007-08-03 US US11/833,730 patent/US20080020168A1/en not_active Abandoned
-
2009
- 2009-02-04 JP JP2009023974A patent/JP5753649B2/ja not_active Expired - Fee Related
-
2014
- 2014-02-28 JP JP2014038170A patent/JP5995888B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW436861B (en) | 2001-05-28 |
US20050130394A1 (en) | 2005-06-16 |
JP5753649B2 (ja) | 2015-07-22 |
WO2000013211A9 (en) | 2000-06-02 |
US6849901B2 (en) | 2005-02-01 |
JP2009147357A (ja) | 2009-07-02 |
CN1321336A (zh) | 2001-11-07 |
WO2000013211A2 (en) | 2000-03-09 |
US6342725B2 (en) | 2002-01-29 |
EP1114454A2 (en) | 2001-07-11 |
US20010030348A1 (en) | 2001-10-18 |
US6236104B1 (en) | 2001-05-22 |
US20020113265A1 (en) | 2002-08-22 |
KR100581305B1 (ko) | 2006-05-22 |
US20080020168A1 (en) | 2008-01-24 |
KR20010085752A (ko) | 2001-09-07 |
CN1155074C (zh) | 2004-06-23 |
JP2014135498A (ja) | 2014-07-24 |
JP2002524845A (ja) | 2002-08-06 |
WO2000013211A3 (en) | 2000-09-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151201 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20160216 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160223 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160816 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160823 |
|
R150 | Certificate of patent or registration of utility model |
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|
EXPY | Cancellation because of completion of term |