JP5995888B2 - 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 - Google Patents

欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 Download PDF

Info

Publication number
JP5995888B2
JP5995888B2 JP2014038170A JP2014038170A JP5995888B2 JP 5995888 B2 JP5995888 B2 JP 5995888B2 JP 2014038170 A JP2014038170 A JP 2014038170A JP 2014038170 A JP2014038170 A JP 2014038170A JP 5995888 B2 JP5995888 B2 JP 5995888B2
Authority
JP
Japan
Prior art keywords
wafer
silicon
region
layer
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2014038170A
Other languages
English (en)
Other versions
JP2014135498A (ja
Inventor
ロバート・ジェイ・ファルスター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SunEdison Inc
Original Assignee
SunEdison Inc
MEMC Electronic Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22271475&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP5995888(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by SunEdison Inc, MEMC Electronic Materials Inc filed Critical SunEdison Inc
Publication of JP2014135498A publication Critical patent/JP2014135498A/ja
Application granted granted Critical
Publication of JP5995888B2 publication Critical patent/JP5995888B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20Controlling or regulating
    • C30B15/203Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20Controlling or regulating
    • C30B15/206Controlling or regulating the thermal history of growing the ingot
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/913Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/21Circular sheet or circular blank

Description

本発明は、欠陥密度が低いデバイス層を有するシリコン・オン・インシュレーター(SOI)構造体に関する。より詳細には、本発明は、デバイス層が、凝集した真性点欠陥を実質的に含まない単結晶シリコンウエハから得られるSOI構造体に関する。さらに、本発明は、本質的に任意のいずれかの電子デバイス製造プロセスの熱処理サイクルに供されたときに酸素析出物の一様でない理想的な深さ分布が形成され得る単結晶シリコンハンドルウエハを有するSOI構造体に関する。
SOI構造体は、ハンドルウエハ、デバイス層、およびハンドル層とデバイス層との間にある絶縁膜(典型的には、酸化物層)を一般に有してなる。一般に、デバイス層は厚さが0.5マイクロメートル〜20マイクロメートルの間である。そのようなウエハは、この分野で知られている様々な技術を使用して調製することができる。例えば、バック・エッチング・SOI(すなわち、BESOI)と呼ばれることが多いウエハ薄化技術を使用することができる。シリコンウエハはハンドルウエハに結合され、その後、ハンドルウエハ上にシリコンの薄い層のみが残るまでゆっくりエッチングされる(例えば、米国特許第5,189,500号を参照のこと)。あるいは、酸化物層を形成させるために分子状酸素イオン(O )または原子状酸素イオン(O)がウエハの表面下に注入される1枚のウエハを使用することができる。この方法は、一般にはSIMOXと呼ばれている(すなわち、酸素注入による分離;例えば、米国特許第5,436,175号および「半導体加工に関するプラズマ浸入イオン注入」(Materials Chemistry and Physics、46(1996)132〜139)を参照のこと)。そのような方法は、SOI構造体を調製する際、より従来的なウエハ薄化プロセスと比較して、消費されるシリコンウエハの数が少なくなるように作用するために好都合であると見なされている。
SOI構造体は、チョクラルスキー法に従って成長させた単結晶シリコンインゴットからスライスされたシリコンウエハから調製することができる。近年、多数の欠陥が、単結晶シリコン内に、固化後、結晶が冷却される成長プロセスのときに形成されることが認識されている。そのような欠陥は、部分的には、空孔および自己格子間原子として知られている真性点欠陥が過剰に(すなわち、溶解限度を超えた濃度で)存在するために生じている。溶融物から成長させたシリコン結晶は、一方のタイプまたは他方のタイプの真性点欠陥(結晶格子の空孔またはシリコンの自己格子間原子のいずれか)を過剰に含有する。シリコンにおけるこれらの点欠陥のタイプおよび初期濃度は固化時に決定されることが示唆されている。従って、これらの濃度が系の臨界的な過飽和レベルに達し、これらの点欠陥の移動度が著しく大きい場合には、反応または凝集事象が起こりやすい。シリコン中の凝集した真性点欠陥は、SOI構造体を利用して回路などの複雑な高度集積回路を製造する際の可能な材料歩留まりに大きく影響し得る。
空孔型欠陥は、D欠陥、フローパターン欠陥(FPD)、ゲートオキシドインテグリティ(GOI)欠陥、結晶起源パーティクル(COP)欠陥、結晶起源ライトポイント欠陥(LPD)のような観察しうる結晶欠陥、ならびに、走査赤外線鏡検法およびレーザー走査断層撮影法のような赤外線散乱法によって観察されるある種のバルク欠陥の起源であると考えられる。リング酸化誘起積層欠陥(OISF)の核として作用する欠陥も、過剰空孔領域に存在する。この特定の欠陥は、過剰空孔の存在によって触媒される高温有核酸素凝集物であると考えられる。
上記の空孔型欠陥に加えて、凝集した空孔欠陥またはボイドは、「HF欠陥」(すなわち、金属析出欠陥)の原因であり得ることも考えられている。HF欠陥は、このような他の空孔型欠陥のように、現在のSOI技術に関する重大な問題であると見なされている。
自己格子間原子に関係する欠陥は、あまり研究されていない。それらは一般に、低密度の格子間原子型転位ループまたはネットワークであると考えられる。そのような欠陥は、重要なウエハ性能の基準であるゲートオキシドインテグリティ欠陥に関与しないが、それらは、一般に漏れ電流の問題に関係する他の種類のデバイス欠陥の原因であることが広く認識されている。
凝集した真性点欠陥は、そのような欠陥を含有するシリコンウエハがデバイス層の供給源として用いられた場合、SOI基板の性能問題を生じさせることがある。性能問題はまた、SOI構造体のハンドルウエハ部に存在する金属汚染物から生じることもある。SOIプロセスにより用いられている熱処理時において、SOI構造体の洗浄および取り扱いの結果としてハンドルウエハに存在する金属汚染物が、シリコンマトリックスを通って、ハンドルウエハとデバイス層との間にある酸化物層に達するまで移動することがある。一般的に言えば、このような不純物は酸化物層を通過してデバイス層の中まで移動し得ないが、酸化物層は、このような不純物を析出させるための優先的な部位である。この析出は、酸化物層を破壊するように作用し、SOIデバイスの性能を妨害する。
従って、凝集した真性点欠陥を実質的に含まないデバイス層を含有するSOI基板が依然として求められている。さらに、酸化物層/シリコンの境界部またはその付近における金属不純物の析出を阻害し得るハンドルウエハを含有するSOI基板が依然として求められている。
従って、本発明の目的には次のことが含まれる:結晶格子の空孔またはシリコンの自己格子間原子の凝集から生じる欠陥を実質に含まない、実質的な半径方向の幅の軸対称領域を含有するデバイス層を有するシリコン・オン・インシュレーター構造体を提供すること;ハンドルウエハを有するそのような構造体に改良されたゲッタリング能を提供すること;ハンドルウエハが、本質的に任意のいずれかの電子デバイス製造プロセスの熱処理サイクルのときに、酸素析出物の一様でない理想的な深さ分布が形成され得るシリコンを含むそのような構造体を提供すること;およびデバイス製造時における金属析出物欠陥の形成に対する感受性をほとんど有しないそのような構造体を提供すること。
従って、簡単に記載すると、本発明は、(i)ハンドルウエハ、(ii)中心軸、周囲縁、中心軸から周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する単結晶シリコンデバイス層;および(iii)ハンドルウエハとデバイス層との間にある絶縁層を有してなるシリコン・オン・インシュレーター構造体に関する。
本発明はさらに、(i)一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離Dとの間にあるシリコンウエハの第1の領域を含む表面層、および中央面と第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを有してなるハンドルウエハであって、シリコンウエハは結晶格子の空孔の一様でない分布を有し、バルク層における空孔濃度が表面層における空孔濃度よりも大きく、空孔は、空孔のピーク密度が中央面またはその付近にあり、濃度がハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有することを特徴とするハンドルウエハ;(ii)単結晶シリコンデバイス層;および(iii)ハンドルウエハとデバイス層との間にある絶縁層を有してなるシリコン・オン・インシュレーター構造体に関する。
本発明はなおさらに、(i)一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、および中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離Dまでのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含むハンドルウエハであって、シリコンウエハは、Dの約1/2に等しい距離においてデニューデッドゾーンにおける格子間酸素濃度がデニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするハンドルウエハ;(ii)単結晶シリコンデバイス層;および(iii)ハンドルウエハとデバイス層との間にある絶縁層を含むシリコン・オン・インシュレーター構造体に関する。
本発明の他の目的および特徴は、一部は明らかであり、一部は下記に記載される。
理想的な析出ウエハプロセスの模式図である。 実施例1に記載のように製造されたウエハ(サンプル4−7)の断面の写真である。 実施例1に記載の一連の段階に曝露されたウエハ(サンプル4−8)の断面の写真である。 実施例1に記載の一連の段階に曝露されたウエハ(サンプル3−14)の断面の写真である。 実施例1に記載の一連の段階に曝露されたウエハ(サンプル4−7)の、表面からの深さに対する白金濃度(原子/cm)の対数のグラフである。 実施例2に記載の一連の段階に曝露されたウエハ(サンプル3−4)の断面の写真である。 実施例2に記載の一連の段階に曝露されたウエハ(サンプル3−5)の断面の写真である。 実施例2に記載の一連の段階に曝露されたウエハ(サンプル3−6)の断面の写真である。 実施例3に記載の一連の段階に曝露されたウエハ(サンプル1−8)の断面の写真である。 実施例4に記載のような、本発明の単結晶シリコンウエハの急速な熱アニールの間に、大気中に存在する酸素の分圧に対する、バルクミクロ欠陥(BMD)の数密度の対数グラフである。 自己格子間原子[I]および空孔[V]の初期濃度が、比率v/G[vは成長速度であり、Gは平均軸温度勾配である。]の数値の増加に伴って、変化する例を示すグラフである。 自己格子間原子[I]の所定初期濃度に関して温度Tが低下するに伴って、凝集格子間欠陥の形成に必要とされる自由エネルギーの変化ΔGが増加する例を示すグラフである。 の数値の増加によって比率v/Gの数値が減少するに伴って、自己格子間原子[I]および空孔[V]の初期濃度が、ウエハのインゴットの半径に沿って変化する例を示すグラフである。 それぞれ優勢材料の空孔Vおよび自己格子間原子Iの領域、ならびそれらの間に存在するV/I境界を示す単結晶シリコンインゴットまたはウエハの正面図である。 インゴットの直径一定部分の軸対称領域を詳細に示す、単結晶シリコンインゴットの縦断面図である。 空孔優勢材料のほぼ筒状の領域、自己格子間優勢材料のほぼ環状の軸対称領域、それらの間に存在するV/I境界、および凝集格子間欠陥の領域を詳細に示す、一連の酸素析出熱処理後のインゴットの軸方向カットの少数担体寿命のスキャンによって得られる画像である。 引き上げ速度が、結晶の長さの一部において線状に減少することを示す、結晶の長さの関数としての引き上げ速度(即ち、種の引き上げ)のグラフである。 実施例6に記載のような、一連の酸素析出熱処理後の、インゴットの軸方向カットの少数担体寿命のスキャンによって得られる画像である。 実施例6に記載のような、v(Z)で示される曲線を得るために使用される、それぞれ1〜4で示される4つの単結晶シリコンにおける、結晶の長さの関数としての引き上げ速度のグラフである。 実施例7に記載の2種類の場合における、半径方向位置の関数としての、メルト/固体界面Gにおける平均軸方向温度勾配のグラフである。 実施例7に記載の2種類の場合における、半径方向位置の関数としての、空孔「V」および自己格子間原子「I」の初期濃度のグラフである。 実施例8に記載の2種類の場合における、インゴットにおける軸方向温度輪郭を示す、軸方向位置の関数としての温度のグラフである。 図22に示され、実施例8にさらに詳しく記載される2種類の冷却条件から得られる自己格子間原子濃度のグラフである。 実施例9に記載のような、一連の酸素析出熱処理後の、全インゴットの軸方向カットの少数担体寿命のスキャンによって得られる画像である。 実施例10に記載のような、単結晶シリコンインゴットの長さの関数としての、V/I境界の位置を示すグラフである。 実施例11に記載のような、一連の酸素析出熱処理後の、インゴットのショルダーから約100mm〜約250mmにわたるインゴットのセグメントの軸方向カットの少数担体寿命のスキャンによって得られる画像である。 実施例11に記載のような、一連の酸素析出熱処理後の、インゴットのショルダーから約250mm〜約400mmにわたるインゴットのセグメントの軸方向カットの少数担体寿命のスキャンによって得られる画像である。 実施例12に記載のような、インゴットの種々の軸方向位置における、軸方向温度勾配Gのグラフである。 実施例12に記載のような、インゴットの種々のものにおける、平均軸方向温度勾配Gにおける半径方向変化のグラフである。 実施例12に記載のような、軸対称領域の幅と冷却速度の関係を示すグラフである。 実施例12に記載のような、銅デコレーション(copper decoration)および欠陥ディリニエーションエッチング(defect−delineating etch)後の、インゴットのショルダーから約235mm〜約350mmにわたるインゴットのセグメントの軸方向カットの写真である。 実施例12に記載のような、銅デコレーションおよび欠陥ディリニエーションエッチング後の、インゴットのショルダーから約305mm〜約460mmにわたるインゴットのセグメントの軸方向カットの写真である。 実施例12に記載のような、銅デコレーションおよび欠陥ディリニエーションエッチング後の、インゴットのショルダーから約140mm〜約275mmにわたるインゴットのセグメントの軸方向カットの写真である。 実施例12に記載のような、銅デコレーションおよび欠陥ディリニエーションエッチング後の、インゴットのショルダーから約600mm〜約730mmにわたるインゴットのセグメントの軸方向カットの写真である。 種々の形態のホットゾーンにおいて生じる平均軸方向温度勾配G(r)における半径方向変化を示すグラフである。 4種類のホットゾーン形態におけるインゴットの軸方向温度輪郭を示すグラフである。 NEC−1処理後、強化された酸化物層の非存在下、窒化物形成雰囲気中で本発明の方法に従って熱アニーリングされたウエハ(白色背景)の断面を拡大して撮影された写真である。 図36に示されたウエハ断面の一部を図36の場合よりも高倍率で撮影した写真であり、デニューデッドゾーンが本質的に存在しないことを詳細に示している。 強化された酸化物層の非存在下、窒化物形成雰囲気中で本発明に従って熱アニーリングされ、続いて熱酸化処理に供されたウエハ(白色背景)の断面を拡大して撮影された写真である。 図38に示されたウエハ断面の一部を図38の場合よりも高倍率で撮影した写真であり、デニューデッドゾーンが存在していることを詳細に示している。 強化された酸化物層の非存在下、窒化物形成雰囲気中で本発明に従って熱アニーリングされ、続いてウエハの片側のみが熱酸化処理に供されたウエハ(白色背景)の断面を拡大して撮影された写真である。 図40に示されたウエハ断面の一部を図40の場合よりも高倍率で撮影した写真であり、ウエハの遮蔽側にはデニューデッドゾーンが本質的に存在していないことを詳細に示している。
本発明により、シリコン・オン・インシュレーター構造体は、凝集した真性点欠陥(空孔またはシリコンの自己格子間原子など)を実質的に含まない実質的な半径方向の幅の軸対称領域を有する単結晶シリコンのデバイス層を有する。そのようなデバイス層は、これらの凝集した欠陥が存在しないことにより、改良された性能能力を有するSOI構造体を得ることができるので好ましい。さらに、そのようなSOI構造体は、改良されたゲッタリング性を有するハンドルウエハを有することができ、ハンドルウエハは、本質的に任意のいずれかの電子デバイス製造プロセスの熱処理サイクルに供されたときに酸素析出物の一様でない理想的な深さ分布を形成させることができる。
ハンドルウエハ
本発明のハンドルウエハは、SOI構造体を調製するためにこの分野で汎用されている本質的に任意の材料(石英またはサファイアなど)から得ることができる。しかし、好ましくは、本発明のハンドルウエハは、「理想的な析出」単結晶シリコンウエハを使用して調製される。本明細書以外で記載されているように(例えば、国際特許出願公開PCT/US98/03686を参照のこと)、本質的に任意の電子デバイス製造プロセスのときに、充分な深さのデニューデッドゾーンと、内部ゲッタリング(「IG」)のために充分な密度の酸素析出物を含有するウエハバルクが形成されるそのようなウエハを調製することができる。都合よいことに、この理想的な析出ウエハは、半導体シリコン製造産業で広く使用されている用具を使用して数分で調製することができる。この方法により、電子デバイス製造プロセスのときに酸素が析出する様式を決定または「プリント」する「テンプレート」がシリコンにおいて得られる。
本発明の理想的な析出ウエハの出発材料は、従来のチョクラルスキー(Czochralski)結晶成長法に従って成長させた単結晶インゴットからスライスされた単結晶ウエハである。そのような方法は、標準的なシリコンスライス技術、ラップ処理(lapping)技術、エッチング技術および研磨技術と同様に、例えば、F.Shimura、Semiconductor Silicon Crystal Technology、Academic Press(1989)、およびSilicon Chemical Etching(J.Grabmaier編)Springer-Verlag、New York(1982)に開示されている(これらは参考として本明細書中に援用される)。
チョクラルスキー成長シリコンは、典型的には、約5×1017原子/cm〜約9×1017原子/cm(ASTM標準F-121-83)の範囲内の酸素濃度を有する。ウエハの酸素析出挙動は、理想的な析出ウエハ中の酸素濃度と本質的には連携していないので、出発ウエハの酸素濃度は、チョクラルスキープロセスによって到達可能な範囲内の任意の濃度またはその範囲外の任意の濃度でさえあり得る。
シリコンの融点(約1410℃)温度から約750℃〜約350℃の範囲への単結晶シリコンインゴットの冷却速度に依存して、酸素析出物の核形成中心が、ウエハがスライスされる単結晶シリコンインゴットに形成し得る。しかし、出発材料におけるこのような核形成中心の有無は、これらの中心が約1300℃を超えない温度でシリコンを熱処理することによって溶解し得る場合には本発明にとって重要でない。約800℃の温度で約4時間のシリコンのアニーリング処理などのいくつかの熱処理は、このような中心が約1150℃を超えない温度で溶解し得ないように、これらの中心を安定化させることができる。酸素析出物の検出限界は、現在、約5×10析出物/cmである。酸素析出の核形成中心の存在(または、密度)は、現在の利用可能な技術を使用して直接的に測定することができない。しかし、様々な技術を使用して、その存在を間接的に検出することができる。前記のように、シリコン中の以前から存在する酸素析出物核形成中心を安定化させることができ、そして、析出物は、シリコンを酸素析出熱処理に供することによってこのような部位で成長させることができる。従って、このような核形成中心の存在は、例えば、800℃の温度で4時間、次いで1000℃の温度で16時間のウエハのアニーリング処理などの酸素析出熱処理の後で間接的に測定することができる。
置換的な炭素は、単結晶シリコン中の不純物として存在する場合、酸素析出核形成中心を形成させる触媒能を有する。従って、このような理由および他の理由のために、単結晶シリコンの出発材料は、低濃度の炭素を有することが好ましい。すなわち、単結晶シリコンは、約5×1016原子/cm未満であり、好ましくは約1×1016原子/cm未満であり、より好ましくは約5×1015原子/cm未満の炭素濃度を有する。
次に、図1を参照すると、本発明の理想的な析出ウエハの出発材料である単結晶シリコンウエハ1は、前表面3、後表面5、および前表面と後表面との間の仮想的な中央面7を有する。本明細書における用語「前(表面)」および「後(表面)」は、ウエハの2つのほぼ平らな表面を区別するために使用される;ウエハの前表面は、その用語が本明細書中で使用される場合、必ずしも、電子デバイスが続いて組み立てられる表面である必要はなく、ウエハの後表面は、その用語が本明細書中で使用される場合、必ずしも、電子デバイスが組み立てられる表面の反対側のウエハの主表面である必要はない。さらに、シリコンウエハは、典型的には、ある程度の全体的な厚みの変動(TTV)、反り(warp)および湾曲(bow)を有するので、前表面の任意の点と後表面の任意の点との中間点は、正確には、1つの平面に含まれ得ない;しかし、実際問題として、TTV、反りおよび湾曲は非常にわずかであるので、近い近似では、そのような中間点は、前表面と後表面との間のほぼ等しい距離にある仮想的な中央面に含まれると言うことができる。
第1の実施形態において、ウエハ1は、ウエハ1を包み込む表面酸化物層9を成長させるために、工程Sにおいて酸素含有雰囲気中で熱処理される。一般に、酸化物層は、シリコン表面に生成する自然の酸化物層(約15オングストローム)よりも大きな厚さを有する;この酸化物層は、好ましくは、少なくとも約20オングストロームの厚さを有し、いくつかの実施形態においては、少なくとも約25オングストロームの厚さを有するか、または少なくとも約30オングストロームの厚ささえ有する。しかし、今日までに得られた実験的証拠により、約30オングストロームを超える厚さの酸化物層は、所望の効果を妨害しないが、さらなる利点はほとんど得られないことが示唆される。
工程Sにおいて、ウエハは、ウエハを高温に加熱して、ウエハ1において結晶格子の空孔(空格子点)13を形成させ、それによりその数密度を増大させる熱処理工程に供される。この熱処理工程は、好ましくは、ウエハを目標温度に迅速に加熱し、その温度で比較的短時間アニーリング処理する急速熱アニーリング装置で行われる。一般に、ウエハは、1150℃を超える温度に、好ましくは、少なくとも1175℃に、より好ましくは少なくとも約1200℃に、最も好ましくは、約1200℃と1275℃との間の温度に曝される。
上記の第1の実施形態において、急速熱アニーリング工程は、窒化性の雰囲気、すなわち、窒素ガス(N)を含有する雰囲気、または暴露されたシリコン表面を窒化物にし得る窒素含有化合物ガス(アンモニアなど)を含有する雰囲気のもとで行われる。従って、そのような雰囲気は、全体が窒素ガスまたは窒素化合物ガスから構成され得る。あるいは、そのような雰囲気は、アルゴンなどの窒化物非形成性のガスをさらに含むことができる。ウエハ全体の空孔濃度(空孔濃度)の増大が、直ちではないとしても、アニーリング温度に到達したときにほぼ達成される。ウエハは、一般に、この温度で、少なくとも1秒間、典型的には少なくとも数秒間(例えば、少なくとも3秒間)、好ましくは数十秒間(例えば、20秒間、30秒間、40秒間または50秒間)、およびウエハの所望の特性に依存して、約60秒(これは市販の急速熱アニーリング装置のほぼ限界である)までの範囲であり得る期間保持される。得られるウエハは、このウエハにおいて比較的均一な空孔濃度(数密度)特性を有する。
今日までに得られた実験的証拠に基づいて、急速熱アニーリング工程が行われる雰囲気は、好ましくは、酸素、水蒸気および他の酸化性ガスの比較的小さな分圧を有するに過ぎない;すなわち、その雰囲気は、酸化性ガスが全く存在しないか、またはそのようなガスの分圧を全く有せず、空孔濃度の成長を抑制するシリコン自己格子間原子の充分量を注入するのに不充分である。酸化性ガスの下限濃度は正確には決定されていないが、0.01気圧(atm)すなわち10,000部/百万原子(ppma)の酸素分圧に関して、空孔濃度の増大および効果が認められないことが明らかにされている。従って、雰囲気は、酸素および他の酸化性ガスの分圧が0.01atm(10,000ppma)未満であることが好ましい;より好ましくは、雰囲気中におけるこれらのガスの分圧は約0.002atm(2,000ppma)以下であり、より好ましくは約0.005atm(5,000ppma)以下であり、最も好ましくは約0.001atm(1,000ppma)以下である。
結晶格子の空孔が生成することに加えて、急速熱アニーリング工程は、シリコンの出発材料中に存在する安定化されていない任意の酸素析出物核形成中心を溶解する。このような核形成中心は、例えば、ウエハがスライスされる単結晶シリコンインゴットの成長途中で形成され得るか、またはウエハまたはウエハがスライスされるインゴットの以前の熱履歴におけるいくつかの他の事象の結果として形成され得る。従って、出発材料におけるこのような核形成中心の有無は、これらの中心が、急速熱アニリーング工程の最中で溶解し得る場合には重要ではない。
急速熱アニーリング処理は、ウエハが高出力光源の列によって個々に加熱される多数の市販の急速熱アニーリング(「RTA」)処理炉のいずれかで行うことができる。RTA炉は、シリコンウエハを急速に加熱することができる。例えば、RTA炉は、ウエハを室温から1200℃まで数秒間で加熱することができる。そのような市販のRTA炉の1つは、AG Associates(Mountain View、CA)から入手できるモデル610炉である。
真性の点欠陥(空孔およびシリコン自己格子間原子)は、温度に依存する拡散速度で単結晶シリコン中を拡散し得る。従って、真性の点欠陥の濃度特性は、温度を関数とする真性の点欠陥の拡散係数および再結合速度の関数である。例えば、真性の点欠陥は、急速熱アニーリング工程においてウエハがアニーリング処理される温度の近傍温度で比較的移動し得るが、700℃もの温度では、本質的に、任意の商業的に実用的な時間で移動し得ない。これまでに得られた実験的証拠により、空孔の有効拡散速度は、約700℃未満の温度で、そしておそらくは、800℃または900℃あるいは1000℃でさえの温度でかなり遅いことが示唆される。空孔は、任意の商業的に実用的な時間で移動しないと見なすことができる。
工程Sが終了したとき、ウエハは、結晶格子の空孔が単結晶シリコン内で比較的移動し得る温度範囲を通過するように(または該温度範囲まで)工程Sにおいて急冷される。ウエハの温度がこの範囲の温度を通過して下がるとき、空孔は、酸化物層9に拡散して消滅し、従って、ウエハがこの範囲内の温度で保持された時間の長さに依存する変化度を伴って空孔の濃度特性の変化をもたらす。ウエハがこの範囲内のこの温度で無限の時間保持されたならば、空孔濃度は、再度、ウエハバルク11の全体に実質的に均一になり、その濃度は、熱処理工程の終了直後における結晶格子の空孔濃度よりも実質的に少ない平衡値である。しかし、ウエハを急冷することによって、結晶格子の空孔の不均一な分布が最大の空孔濃度で達成され得るが、その最大濃度は、中央面7またはその近くに存在し、空孔濃度は、ウエハの前表面3および後表面5の方向で減少する。一般に、この範囲の温度内での平均冷却速度は、少なくとも約5℃/秒であり、好ましくは少なくとも約20℃/秒である。デニューデッドゾーンの所望の深さに依存して、平均冷却速度は、好ましくは少なくとも50℃/分であり、さらにより好ましくは少なくとも100℃/秒であるが、いくつかの適用に関しては、現在、約100℃/秒〜約200℃/秒の範囲の冷却速度が好ましい。ウエハが、結晶格子の空孔が単結晶シリコン内で比較的移動し得る温度範囲の外側の温度に冷却されると、冷却速度は、ウエハの析出特性に大きな影響を与えないようであり、従って、冷却速度は、きわどいほど臨界的ではないようである。便宜上、冷却工程は、加熱工程が行われる同じ雰囲気中で行うことができる。
工程Sにおいて、ウエハは、酸素析出熱処理に供される。例えば、ウエハは、800℃の温度で4時間、次いで1000℃の温度で16時間アニーリング処理することができる。あるいは、ウエハは、好ましくは、電子デバイス製造プロセスの最初の工程のように、約800℃の温度の炉に入れられる。この温度の炉に入れられたときに、前記の急速熱アニーリング処理されたウエハは、酸素析出に関して異なった挙動をする異なる帯域を有する。高い空孔領域(ウエハバルク)において、酸素は、ウエハが炉に入れられると急速にクラスター化する。負荷温度に到達するときまでにクラスター化過程は終了し、空孔の初期濃度だけに依存するクラスター分布が得られる。低い空孔領域(ウエハ表面の近く)において、ウエハは、以前から存在する酸素析出物核形成中心を有さない正常なウエハのように挙動する;すなわち、酸素のクラスター化は観測されない。温度が800℃を超えて高くなるとき、あるいは温度が一定に維持される場合、空孔が多い帯域内のクラスターは、成長して析出し、それによって消費されるが、空孔が少ない帯域では何も起こらない。ウエハを空孔濃度の様々な帯域に分割することによって、テンプレートが効果的に得られ、そのテンプレートによって、ウエハを炉に入れたときに固定される酸素析出物パターンが描かれる。
図1に例示されているように、ウエハにおける酸素析出物の得られた深さ分布は、前表面3および後表面5から、それぞれ、深さt、t’まで拡がる、酸素析出物を含まない材料(デニューデッドゾーン)15および15’の明確な領域によって特徴づけられる。酸素析出物を含まない領域15および15’の間に、実質的に均一密度の酸素析出物が含有される領域17が存在する。
領域17における酸素析出物の濃度は、主として加熱工程の関数であり、二次的には冷却速度の関数である。一般に、酸素析出物の濃度は、加熱工程における温度の上昇およびアニーリング時間の増大とともに大きくなり、約1×10析出物/cm〜約5×1010析出物/cmの範囲の析出物密度が日常的に得られる。
酸素析出物を含まない材料(デニューデッドゾーン)15および15’の前表面および後表面からのそれぞれの深さt、t’は、主として、結晶格子の空孔がシリコン中で比較的移動し得る温度範囲への冷却速度の関数である。一般に、深さt、t’は、冷却速度の低下とともに増加し、少なくとも約10ミクロン、20ミクロン、30ミクロン、40ミクロン、50ミクロン、70ミクロン、または100ミクロンでさえものデニューデッドゾーンの深さを得ることができる。重要なことに、デニューデッドゾーンの深さは、本質的には、電子デバイス製造プロセスの細部に依存せず、さらに、従来的に実施される酸素の外方拡散(out-diffusion)に依存しない。
本発明のプロセスにおいて用いられる急速熱処理によって、少量の酸素がウエハの前表面および後表面から外方拡散し得る一方で、外方拡散の量は、デニューデッドゾーンの生成に関する従来のプロセスで観測される量よりも著しく少ない。結果として、本発明の理想的な析出ウエハは、シリコン表面からの距離を関数とする実質的に均一な格子間酸素濃度を有する。例えば、酸素析出熱処理を行う前に、ウエハは、実質的に均一な格子間酸素濃度を、ウエハの中心からウエハ表面の約15ミクロン以内のウエハ領域まで、より好ましくは、シリコンの中心からウエハ表面の約10ミクロン以内のウエハ領域まで、さらにより好ましくは、シリコンの中心からウエハ表面の約5ミクロン以内のウエハ領域まで、最も好ましくは、シリコンの中心からウエハ表面の約3ミクロン以内のウエハ領域までに有する。本明細書において、実質的に均一な酸素濃度は、酸素濃度の分散が、約50%未満であり、好ましくは約20%未満であり、最も好ましくは約10%未満であることを意味するものとする。
典型的には、酸素析出熱処理により、実質量の酸素は、加熱処理されたウエハから外方拡散しない。結果として、ウエハ表面から数ミクロンを超える距離にあるデニューデッドゾーンの格子間酸素濃度は、析出熱処理の結果として大きく変化しない。例えば、ウエハのデニューデッドゾーンが、シリコン表面と、前表面から中央面に向かって測定される距離D(これは少なくとも約10ミクロンである)との間の領域からなる場合、Dの1/2に等しいシリコン表面からの距離にあるデニューデッドゾーン内のある1点での酸素濃度は、典型的には、デニューデッドゾーン内の任意の場所での格子間酸素濃度の最大濃度の少なくとも約75%である。いくつかの酸素析出熱処理に関して、この位置での格子間酸素濃度は、それよりも大きく、すなわち、デニューデッドゾーン内の任意の場所での最大酸素濃度の少なくとも85%または90%であり、あるいはその95%でさえある。
本発明の第2の実施形態において、窒化物非形成性の雰囲気が、第1の実施形態の加熱(急速熱アニーリング)工程および冷却工程において使用される窒化物形成性の雰囲気の代わりに使用される。適切な窒化物非形成性の雰囲気には、アルゴン、ヘリウム、ネオン、二酸化炭素および他のそのような非酸化性で窒化物非形成性の元素ガスおよび化合物ガス、あるいはそのようなガスの混合物が含まれる。このような窒化物非形成性の雰囲気は、窒化物形成性の雰囲気と同様に、比較的低い分圧の酸素、すなわち、0.01atm(10,000ppma)未満、より好ましくは0.005atm(5,000ppma)未満、より好ましくは0.002atm(2,000ppma)未満、最も好ましくは0.001atm(1,000ppma)未満の分圧の酸素を含有することができる。
本発明の第3の実施形態において、工程S(熱酸化工程)は省略され、出発ウエハは、自然の酸化物層のみを有する。しかし、そのようなウエハが窒素雰囲気中でアニーリング処理されると、その効果は、自然の酸化物層よりも厚い酸化物層(「増分化酸化物層」)を有するウエハが窒素中でアニーリング処理されたときに認められる効果とは異なる。増分化酸化物層を含有するウエハを窒素雰囲気中でアニーリング処理したとき、空孔濃度の実質的に均一な増加が、アニーリング温度に達した直後ではないとしても、その近くにおいてウエハ全体で達成される;さらに、空孔濃度は、所与のアニーリング温度でのアニーリング時間の関数として大きく増大しないようである。しかし、ウエハが自然の酸化物層しか有さず、ウエハの前表面および後表面が窒素中でアニーリング処理される場合、得られるウエハは、ウエハの断面に関して、ほぼ「U字型」の空孔濃度(数密度)特性を有する;すなわち、最大濃度が前表面および後表面の数ミクロン以内のところに存在し、比較的一定したそれよりも低い濃度がウエハバルク全体に存在する。ウエハバルクにおけるその最少濃度は、初期には、増分化酸化物層を有するウエハで得られる濃度にほぼ等しい。さらに、アニーリング時間を増大させると、自然の酸化物層のみを有するウエハにおける空孔濃度は増加する。
実験的な証拠により、自然の酸化物層のみを有するウエハの挙動と、増分化酸化物層を有するウエハの挙動との違いは、分子状酸素または他の酸化性ガスを雰囲気に含むことによって回避できることがさらに示唆される。言い換えれば、自然の酸化物のみを有するウエハが低い酸素分圧を含有する窒素雰囲気中でアニーリング処理された場合、ウエハは、増分化酸化物層を有するウエハと同じように挙動する。何らかの理論にとらわれるものではないが、厚さが自然の酸化物層よりも大きい表面酸化物層は、シリコンの窒化物形成を阻害する遮蔽物として役立つようである。従って、このような酸化物層は、出発ウエハの表面に存在し得るか、またはアニーリング工程中において増分化酸化物層を成長させることによって処理中にその場で形成させることができる。
従って、本発明により、急速熱アニーリング工程における雰囲気は、好ましくは、少なくとも約0.0001atm(100ppma)の分圧、より好ましくは少なくとも約0.0002atm(200ppma)の分圧を含む。しかし、前記の理由のために、酸素分圧は、好ましくは、0.01atm(10,000ppma)を超えず、より好ましくは0.005atm(5,000ppma)未満であり、なおより好ましくは0.002atm(2,000ppma)未満であり、最も好ましくは0.001atm(1,000ppma)未満である。
しかし、酸素分圧を有する雰囲気を利用することの代替として、工程Sによる窒素雰囲気または中性雰囲気のもとでのアニーリングが完了した後、シリコンウエハを酸素雰囲気下で熱アニーリング処理または急速熱アニーリング処理に単に供することができることには留意しなければならない。この酸素アニーリング工程は、ウエハが冷却された後で行うことができ、あるいは所定の温度で(すなわち、最初の熱アニーリング工程が完了した後、ウエハがまだ熱いときに)行うことができる。さらに、この酸素アニーリング工程は、シリコンウエハ内の空孔濃度、従ってそのようなものとして、ウエハにおいて得られる酸素析出物パターンをさらに調整または特性化するための手段として上記に記載された実施形態のいずれかに対して必要に応じて行うことができる。
何らかの特定の理論にとらわれるものではないが、酸素アニーリングはシリコン表面の酸化をもたらし、その結果、シリコンの自己格子間原子の内側に向いた流れが生じるように作用すると考えられる。自己格子間原子のこの内側方向の流れは、表面から始まり、その後、内側に移動する再結合を生じさせることによって空孔濃度プロファイルを徐々に変化させる効果を有している。従って、空孔濃度の低い領域を作製することができ、これにより、酸素析出熱処理を行った後、このシリコンウエハから製造され得るデバイスの特定の最終用途に最適化された深さを有するデニューデッドゾーンが得られる。
空孔のピーク濃度がシリコンウエハのバルク17内にあるシリコンウエハの場合、領域15および15’のそれぞれの深さtおよびt’は、表面が酸化される速度を制御することによって選択的に増大させることができる。一方で、この酸化速度は、この酸化工程の雰囲気条件、温度および継続時間などの多数の要因に依存している。例えば、酸化速度は、雰囲気中の酸素濃度を増大させると大きくなり、その速度は、熱分解蒸気を用いたときに最大になる。
この酸化的処理に関する正確な条件は、深さtおよび/またはt’を最適化するために、アニーリング温度、アニーリング継続時間および雰囲気条件(すなわち、雰囲気の組成ならびに酸素分圧)を調節することによって経験的に決定できることに留意しなければならない。しかし、純酸素または熱分解蒸気ではないものが用いられる場合、好ましくは、雰囲気中の酸素圧は少なくとも約0.0001(100ppma)であり、より好ましくは少なくとも約0.0002(200ppma)である。この点に関して、熱アニーリング工程Sに関して酸素含有量(すなわち、酸素分圧)に課された限定はこの方法のこの選択的な工程には適用され得ないことに留意しなければならない。さらに、領域17に関する空孔のピーク濃度が実質的に保持され得る場合、この酸化的処理の温度は、好ましくは約1150℃を超える。より好ましくは、その温度は、工程Sの熱処理時に用いられる温度と少なくともほぼ等しい。何らかの特定の理論にとらわれるものではないが、温度が熱処理時に用いられる温度よりも低い場合、領域17における空孔のピーク濃度は、実際には、空孔および自己格子間原子が直接再結合するために低下し得ると考えられる。
酸化的処理が完了すると、ウエハは、上記の工程Sの場合のように、結晶格子の空孔が単結晶シリコン内で比較的移動しやすい温度範囲を急冷することができる。ウエハを急冷することによって、空孔の濃度プロファイルが、シリコンマトリックス内に効果的に「凍結」され、従って、これにより結晶格子の空孔の一様でない分布が得られる。従って、得られた空孔濃度プロファイルを喪失または消失させないためには、この温度範囲での平均速度が少なくとも約5℃/秒で冷却されることが望ましい。しかし、好ましくは、冷却速度は少なくとも約20℃/秒である。冷却速度を変化させると、得られるプロファイルがさらに変わり得ることには留意しなければならない。従って、得ようとする所望のプロファイルに依存して、平均冷却速度は、少なくとも約50℃/秒、約100℃/秒、または約200℃/秒以上までであり得る。
ウエハが、結晶格子の空孔が単結晶シリコン内で比較的移動しやすい温度範囲の外側の温度にまで冷却されると、冷却速度はウエハの析出特性に大きく影響しないようであり、従って、あまり重要ではないようである。都合よいことに、冷却工程は、加熱工程が行われる同じ雰囲気で行うことができる。
この別に行われる酸化的処理は、上記に詳しく記載されているように、冷却速度を調節することによって空孔の濃度プロファイルを制御するための受け入れられる代わりのものである。従って、このような酸化的処理が用いられる場合、工程Sの冷却速度は、本明細書中に記載されている冷却速度よりも大きい場合がある。さらに、この酸化的処理は、tまたはt’の所望する深さが10ミクロンよりも大きく、数十ミクロンまたはそれ以上である時には好ましいことに留意しなければならない。
酸化的処理によりもたらされる柔軟性によって、この方法は、ほぼ「U字型」の空孔濃度(数密度)プロファイルを有するウエハに対して問題なく実施できることにはさらに留意しなければならない。より詳細には、上記に記されているように、ウエハ表面に自然の酸化物層のみを有するウエハが熱アニーリング工程Sに供された場合、得られるウエハは、ほぼ「U字型」の空孔プロファイルを有する。そのようなウエハをこの酸化的熱処理に供することによって、空孔の濃度プロファイルを変化させることができる。この場合、その曝露条件は、理想的な析出化ウエハプロセスに順応する所望する空孔プロファイルを得るために選択的に決定される。
理想的な析出ウエハプロセスの他の実施形態において、ウエハの前表面および後表面は、異なる雰囲気に曝すことができる。その雰囲気のそれぞれは、1つまたは複数の窒化物形成性ガスまたは窒化物非形成性ガスを含有することができる。例えば、前表面が窒化物非形成性のガスに曝されながら、ウエハの後表面は窒化物形成性のガスに曝すことができる。あるいは、多数のウエハ(例えば、2枚、3枚またはそれ以上のウエハ)を、面を向かい合わせに配置して積み重ねたままで同時にアニーリング処理することができる;この方法でアニーリング処理されたとき、向かい合って接触している面は、アニーリング処理中において雰囲気から機械的に遮蔽される。あるいは、急速熱アニーリング工程において使用される雰囲気およびウエハの所望の酸素析出特性に依存して、酸化物層を、デニューデッドゾーンが所望されるウエハ面、例えば、ウエハの前表面3のみに形成させることができる(図1を参照のこと)。
理想的な析出ウエハの製造に関する出発材料は、研磨されたシリコンウエハ、あるいはラップ処理およびエッチングが行われた非研磨のシリコンウエハであり得る。さらに、ウエハは、優勢な真性の点欠陥のような空孔または自己格子間原子の点欠陥を有し得る。例えば、ウエハは、中心から縁まで空孔が優勢に存在するか、中心から縁まで自己格子間原子が優勢に存在するか、あるいは、軸対称的な環状の自己格子間原子優勢材によって囲まれた空孔優勢材の中心コアを含有し得る。
本発明のSOI構造体のハンドルウエハとして理想的な析出ウエハを利用することは、本発明の絶縁性酸化物層の場合、金属不純物をウエハバルクにおいて効果的に捕捉するための手段が得られるために好ましい。結果として、金属不純物を析出させることによって形成される析出物が、ウエハバルク内において、SOI構造体の極めて重要な酸化物層およびデバイス層から離れて生じる。
デバイス層
本発明のSOI構造体のデバイス層は、凝集した真性点欠陥を実質的に含まない領域を含有することが好ましい単結晶シリコンである。そのような欠陥を実質的に含まず、このようなデバイス層を得ることができる単結晶シリコンウエハの形成に関しては、真性の点欠陥の種類および初期濃度を、インゴットが凝固温度(すなわち、約1410℃)から1300℃よりも高い温度(すなわち、少なくとも約1325℃、あるいは少なくとも約1350℃、あるいは少なくとも約1375℃でさえもの温度)に冷却されるときに最初に決定し得ることに留意する。すなわち、このような欠陥の種類および初期濃度は、比v/Gによって制御される(vは成長速度であり、Gはこの温度範囲での平均軸温度勾配である)。
図11を参照して、v/G値の増加に関して、漸減的な自己格子間原子優勢成長から漸増的な空孔優勢成長への転移がv/Gの臨界値の近くで生じる。この臨界値は、現在入手できる情報に基づき、約2.1×10−5cm/sKであるようである。この場合、Gは、軸温度勾配が上記の温度範囲内で一定である条件下で測定される。この臨界値において、これらの真性の点欠陥の濃度は平衡している。
しかしながら、v/G値が臨界値を超えると、空孔濃度は増加する。同様に、v/G値が臨界値よりも小さくなると、自己格子間原子濃度は増加する。これらの濃度が系の臨界的な過飽和レベルに達する場合、および点欠陥の移動性が充分に高い場合、反応または凝集事象が生じ得る。
従って、本明細書以外で報告されているように(例えば、国際特許公開PCT/US98/07365および同PCT/US98/07304を参照のこと)、空孔または自己格子間原子が凝集して欠陥を形成する反応が抑制され得ることが見いだされた。特定の理論にとらわれるものではないが、一般に、このような反応は、空孔または自己格子間原子の濃度を結晶インゴットの成長時および冷却時に制御し、その結果、系の自由エネルギーの変化(ΔG)が、これらの凝集反応が自発的に生じる臨界的な値を決して超えないようにされた場合には抑制できると考えられている。すなわち、空孔および格子間原子の凝集は、系が空孔または格子間原子において臨界的な過飽和にならないようにすることによって、インゴットを固化温度から冷却すときに避けることができると考えられる。
そのような欠陥の形成を防止することは、臨界的な過飽和が決して達成されないような充分に低い(v/G(r)によって制御される:この場合、v/G(r)は、下記でさらに議論されているように、半径方向の位置を関数とするv/Gを表す)空孔または格子間原子の初期濃度を確立することによって達成することができる。しかし、実際には、そのような濃度は、結晶の半径方向のすべてにわたって達成することは困難であり、従って、一般には、臨界的な過飽和は、結晶が固化した後(すなわち、v/G(r)によって決定される初期濃度を確立した後)の初期空孔濃度または初期格子間原子濃度を抑制することによって避けることができる。
自己格子間原子の比較的大きな移動度(一般には、約10−4cm/秒である)のために、そしてより小さい程度ではあるが、空孔の移動度のために、比較的大きな距離(すなわち、約5cmから約10cmまたはそれ以上の距離)にわたる格子間原子および空孔の抑制を、結晶表面に位置するシンクに対して、あるいは結晶内に位置する空孔が優勢な領域に対して自己格子間原子を半径方向に拡散させることによって行うことができる。半径方向の拡散は、初期濃度の真性点欠陥を半径方向に拡散させるために充分な時間が許されるならば、自己格子間原子および空孔の濃度を抑制するために効果的に使用することができる。一般に、拡散時間は、自己格子間原子および空孔の初期濃度の半径方向の変化に依存している。半径方向の変化が小さいほど、拡散時間は短くなる。
平均軸方向温度勾配Gは、典型的には、チョクラルスキー法に従って成長する単結晶シリコンに関して、半径の増大とともに大きくなる。このことは、v/G値は、典型的には、インゴットの半径を横切って単一でないことを意味する。このような変化の結果として、真性の点欠陥の種類および初期濃度は一定していない。図13および図14においてV/I境界20と記されているv/Gの臨界値がインゴットの半径40に沿ったある点で達成される場合、この材料は、空孔優勢から自己格子間原子優勢に変わる。さらに、インゴットは、自己格子間原子優勢材60(この場合、シリコンの自己格子間原子の初期濃度は半径の増大とともに増大する)の軸対称領域を含有し、この領域は、空孔優勢材80(この場合、空孔の初期濃度は、半径の増大とともに減少する)のほぼ円筒状領域を囲む。
V/I境界を含有するインゴットが凝固温度から冷却されるとき、格子間原子および空孔の半径方向の拡散は、自己格子間原子と空孔との再結合のためにV/I境界を半径方向に内側に移動させる。さらに、自己格子間原子の結晶表面への半径方向の拡散は、結晶が冷えるときに生じる。結晶表面は、結晶が冷えるときにほぼ平衡した点欠陥濃度を維持することができる。点欠陥の半径方向の拡散は、V/I境界の外側での自己格子間原子の濃度、およびV/I境界の内側での空孔の濃度を低下させる傾向がある。従って、充分な時間が拡散のために可能であるならば、あらゆる場所における空孔および格子間原子の濃度は、ΔGおよびΔGが、空孔の凝集反応および格子間原子の凝集反応が生じる臨界値よりも小さくなるようにすることができる。
図15を参照して、成長速度v、平均軸温度勾配Gおよび冷却速度を含む結晶成長条件は、好ましくは、中心軸120、シードコーン140、エンドコーン160、およびシードコーンとエンドコーンとの間の定直径部分180を有する、チョクラルスキー法に従って成長される単結晶シリコンインゴット100が形成するように制御される。インゴットの定直径部分は、本発明のウエハを与え、周囲縁200、および中心軸120から周囲縁200に伸びる半径40を有する。これらの条件は、好ましくは、(i)格子間原子優勢材60の軸対称領域,および(ii)空孔優勢材80の軸対称領域が形成するように制御されてよく、少なくとも部分90が実質的に無欠陥である。存在する場合、軸対称領域60および90は、以下で詳細に説明するように、変化し得る幅を有してよい。
(前記のように定義される)成長速度vおよび平均軸温度勾配Gは、典型的には、比v/Gが、v/G臨界値の約0.5倍〜約2.5倍の値の範囲であるように制御される(すなわち、v/G臨界値に関して現在入手可能な情報に基づき、約1×10−5cm/sK〜約5×10−5cm/sK)。この比v/Gは、好ましくは、v/G臨界値の約0.6倍〜約1.5倍の値の範囲である(すなわち、v/G臨界値に関して現在入手可能な情報に基づき、約1.3×10−5cm/sK〜約3×10−5cm/sK)。この比v/Gは、最も好ましくは、v/G臨界値の約0.75倍〜約1.25倍の値の範囲である(すなわち、v/G臨界値に関して現在入手可能な情報に基づき、約1.6×10−5cm/sK〜約2.1×10−5cm/sK)。1つの特に好ましい実施形態において、軸対称領域80におけるv/Gは、v/G臨界値と、v/G臨界値の1.1倍との間に含まれる値を有する。別の特に好ましい実施形態において、軸対称領域60におけるv/Gは、v/G臨界値の約0.75倍と、v/G臨界値との間に含まれる値を有する。
軸対称領域60または90の幅を最大にするためには、インゴットを凝固温度から、約1050℃を超える温度にまで、下記の時間をかけて冷却することが好ましい:(i)150mmの公称直径のシリコン結晶に関して、少なくとも約5時間、好ましくは少なくとも約10時間、より好ましくは少なくとも約15時間、(ii)200mmの公称直径のシリコン結晶に関して、少なくとも約5時間、好ましくは少なくとも約10時間、より好ましくは少なくとも約20時間、さらにより好ましくは少なくとも約25時間、最も好ましくは少なくとも約30時間、および(iii)200mmを超える公称直径を有するシリコン結晶に関して、少なくとも約20時間、好ましくは少なくとも約40時間、より好ましくは少なくとも約60時間、最も好ましくは少なくとも約75時間。冷却速度の制御は、熱移動を最小限にするためにこの分野で現在知られている任意の手段を使用することによって行うことができる。このような手段には、断熱材、ヒーター、輻射遮蔽材および磁場の使用が含まれる。
平均軸温度勾配Gの制御は、結晶引き上げ装置の「ホットゾーン」の設計、すなわち、特に、ヒーター、断熱材、熱および輻射遮蔽材を作製するグラファイト(または、他の材料)の設計を行うことにより達成され得る。個々の設計は、結晶引き上げ装置の構造および型式に依存して変化し得るが、一般に、Gは、溶融/固体の界面での熱移動を制御するためにこの分野で現在知られている任意の手段を使用して行うことができる。このような手段には、反射材、輻射遮蔽材、パージ管、光パイプおよびヒーターが含まれる。一般に、Gの半径方向の変化は、そのような装置を溶融/固体の界面上方の約1結晶直径以内に配置することによって最小にされる。Gは、メルト(溶融物)および結晶に対して、装置の位置を調節することによってさらに制御することができる。これは、ホットゾーンにおける装置の位置を調節することによって、あるいはホットゾーンにおける溶融表面の位置を調節することによって達成される。さらに、ヒーターが用いられる場合、Gは、ヒーターに供給される出力を調節することによってさらに調節することができる。これらの方法のいずれかまたはすべてを、メルト容量がそのプロセスの間になくなる回分式のチョクラルスキープロセスを行っているときに使用することができる。
平均軸温度勾配Gが、インゴットの直径の関数として比較的一定していることは本発明のいくつかの実施形態に一般に好ましいことである。しかし、ホットゾーン機構はGの変化を最小にするように改良されるので、一定の成長速度を維持することに伴う機械的な問題はますます重要な因子になることに注意しなければならない。このために、成長プロセスは、成長速度vにも同様に直接的な影響を与える引き上げ速度における何らかの変化に対してより一層敏感になる。プロセス制御に関して、これは、インゴットの半径において異なるG値を有することが好ましいことを意味する。しかし、G値の大きな差により、ウエハ縁に向かってほぼ増大する自己格子間原子の大きな濃度が生じ、それにより、凝集した真性の点欠陥の生成を回避することがますます困難になり得る。
前記を参照して、Gの制御には、Gの半径方向の変化を最小にすることと、好ましいプロセス制御条件の維持とのバランスが含まれる。従って、典型的には、約1直径分の結晶長後の引き上げ速度は、約0.2mm/分〜約0.8mm/分の範囲である。引き上げ速度は、好ましくは、約0.25mm/分〜約0.6mm/分の範囲であり、より好ましくは約0.3mm/分〜約0.5mm/分の範囲である。引き上げ速度は、結晶の直径および結晶引き上げ設計の両方に依存することに注意しなければならない、上記の範囲は、直径が200mmの結晶には典型的である。一般に、引き上げ速度は、結晶の直径が大きくなると低下する。しかし、結晶引き上げ装置は、引き上げ速度を本明細書に記載される速度を超えるように設計することができる。結果として、最も好ましくは、結晶引き上げ装置は、本発明によって、1つまたは複数の軸対称領域の形成を依然として可能にしたままで、引き上げ速度をできる限り早くするように設計される。
自己格子間原子の拡散量は、商業的に実用的なプロセスに関して、インゴットが凝固温度(約1410℃)から、シリコンの自己格子間原子が不動化する温度にまで冷却されるときの冷却速度を制御することによって制御される。シリコンの自己格子間原子は、シリコンの凝固温度(すなわち、約1410℃)付近の温度で極端に移動し得るようである。しかし、この移動性は、単結晶シリコンインゴットの温度が低下すると減少する。一般に、自己格子間原子の拡散速度は、それらが、約700℃未満の温度で、そしておそらくは、800℃、900℃、1000℃もの温度で、あるいは1050℃でさえもの温度で、商業的に実用的な時間で本質的に移動し得ない程度に遅い。
このことに関して、自己格子間原子の凝集反応が理論的に生じる温度は、広範囲の温度にわたり変化するが、実際上、この範囲は、従来のチョクラルスキー成長シリコンに関しては比較的狭いことに注意しなければならない。これは、チョクラルスキー法によって成長させたシリコンにおいて典型的に得られる自己格子間原子の初期濃度が比較的狭い範囲であるという結果である。従って、一般に、自己格子間原子の凝集反応が、生じるとすれば、約1100℃〜約800℃の範囲内の温度で、典型的には約1050℃の温度で起こり得る。
従って、自己格子間原子が移動し得ることが考えられる温度範囲において、ホットゾーンでの温度に依存して、冷却速度は、典型的には、約0.1℃/分〜約3℃/分の範囲である。冷却速度は、好ましくは、約0.1℃/分〜約1.5℃/分の範囲であり、より好ましくは約0.1℃/分〜約1℃/分の範囲であり、さらにより好ましくは約0.1℃/分〜約0.5℃/分の範囲である。
自己格子間原子が移動し得ることが考えられる温度範囲にインゴットの冷却速度を制御することによって、自己格子間原子は数倍になり、結晶表面に位置するシンクに、あるいは空孔優勢領域に拡散することができ、そこでそれらは消滅し得る。従って、そのような格子間原子の濃度は抑制され、凝集事象が生じないように作用する。冷却速度を制御することによる格子間原子の拡散係数(拡散率)の利用は、凝集した欠陥を含まない軸対称領域を得るために必要とされ得るその他の点での厳しいv/G条件を緩和させるように作用する。言い換えれば、格子間原子を数倍拡散させることを可能にするために、冷却速度が制御され得るという事実の結果として、臨界値に対して大きな範囲のv/G値が、凝集した欠陥を含まない軸対称領域を得るために許容され得る。
結晶の直径一定部分のかなりの長さにわたってそのような冷却速度を達成するために、検討を、インゴットのエンドコーンの成長プロセスに対しても、エンドコーンの成長が終了したときのインゴットの処理に対するのと同様に行わなければならない。典型的には、インゴットの直径一定部分の成長が完了したとき、引き上げ速度は、エンドコーンを形成させるために必要な先細り化を始めるために大きくされる。しかし、引き上げ速度のそのような増大により、直径一定部分の下側領域は、上記のように、格子間原子が充分に移動し得る温度範囲内において一層早く冷却される。結果として、これらの格子間原子は、消滅し得るシンクに拡散するのに充分な時間を有さない。すなわち、この下側領域における濃度は充分な程度に抑制され得ず、格子間欠陥が凝集し得る。
そのような欠陥の形成がインゴットのこの下部領域において生じないようにするためには、インゴットの直径一定部分が、チョクラルスキー法に従って均一な熱履歴を有することが好ましい。均一な熱履歴は、直径一定部分の成長を行っているときだけでなく、結晶のエンドコーンの成長を行っているときにおいて、そして可能であれば、エンドコーンの成長の後も、比較的一定した速度でインゴットをシリコンメルトから引き上げることによって達成することができる。比較的一定の速度は、例えば、下記により達成することができる:(i)結晶の直径一定部分の成長を行っているときのるつぼおよび結晶の回転速度に対して、エンドコーンの成長を行っているときのるつぼおよび結晶の回転速度を低下させること、および/または(ii)エンドコーンの成長を行っているときに従来のように供給される出力に対して、エンドコーンの成長を行っているときにシリコン溶融物を加熱するために使用されるヒーターに供給される出力を増加させること。プロセス変数のこれらのさらなる調整は、個々にあるいは組み合わせて行うことができる。
前記のように、空孔優勢領域の最小半径が存在し、このために、凝集した格子間欠陥は抑制され得る。最小半径の値は、v/G(r)および冷却速度に依存する。結晶引き上げ装置およびホットゾーンの機構が変化するとともに、v/G(r)に関して上記に示した範囲、引き上げ速度および冷却速度もまた変化する。同様に、これらの条件は、成長する結晶の長さに沿って変化し得る。上記のように、凝集した格子間欠陥を含まない格子間原子優勢領域の幅は、好ましくは最大にされる。従って、この領域の幅を、結晶の半径と、所与の引き上げ装置における成長中の結晶の長さに沿った空孔優勢領域の最小半径との差にできる限り近い値で、その差を超えない値に維持することが望まれる。
所与の結晶引き上げ装置のホットゾーン設計用の軸対称領域60および90の幅を最大にするために必要とされる結晶引き上げ速度プロファイルは、実験的に決定することができる。一般的には、このような実験的な方法には、特定の結晶引き上げ装置で成長させたインゴットに関する軸方向の温度特性、ならびに同じ引き上げ装置で成長させたインゴットの平均軸温度勾配における半径方向の変化に対する容易に入手できるデータを最初に得ることが含まれる。まとめると、このようなデータを使用して、1つまたは複数の単結晶シリコンインゴットを引き上げ、次いでこのインゴットを、凝集した格子間欠陥の存在について分析する。このように、最適な引き上げ速度特性を決定することができる。
インゴットの半径にわたってGが増大することから生じるv/Gの半径方向の変化に加えて、v/Gはまた、vが変化する結果として、あるいはチョクラルスキープロセスによるGにおける自然の変化の結果として軸方向に変化し得る。標準的なチョクラルスキープロセスに関して、vは、インゴットを一定の直径で維持するために、引き上げ速度が成長周期全体で調節されるように変更される。引き上げ速度におけるこれらの調節または変化は、次いで、v/Gを、インゴットの直径一定部分の長さにわたって変化させる。従って、本発明のプロセスにより、引き上げ速度は、インゴットの軸対称領域の幅を最大にするために制御される。しかし、結果として、インゴットの半径は変化し得る。従って、得られるインゴットが一定の直径を有することを確実にするために、インゴットは、所望される直径よりも大きい直径に成長させることが好ましい。次いで、インゴットは、この分野で標準的なプロセスに供され、表面から余分な材料が除かれる。このように、直径一定部分を有するインゴットが確実に得られる。
図15を再び参照して、本発明のデバイス層を得ることができるウエハは、単結晶シリコンインゴット100からスライスされる。このインゴットは、自己格子間原子が優勢な材料の軸対称領域60を含有することができる。この領域は、空孔が優勢な材料のほぼ円柱状の領域80をさらに取り囲んでいる。その一部またはすべては、凝集した真性点欠陥を実質的に含まない領域90を含有することができる。あるいは、自己格子間原子が優勢な領域60が中心から縁にまで広がり得るか、または空孔が優勢な領域90が中心から縁にまで広がり得る。
別の実施形態において、軸対称領域90は、V/I境界20から軸120まで伸びる半径40に沿って測定されたときに少なくとも約15mmである幅を有する。好ましくは、軸対称領域90は、幅が、インゴットの定直径部分の半径の少なくとも約7.5%であり、より好ましくはその少なくとも約15%であり、さらにより好ましくはその少なくとも約25%であり、最も好ましくはその少なくとも約50%である。特に好ましい実施形態において、軸対称領域90はインゴットの軸120を含む。すなわち、軸対称領域90およびほぼ円柱状の領域80は一致する。別な言い方をすれば、インゴット100は、空孔が優勢な材料のほぼ円柱状の領域80を含み、その少なくとも一部は凝集した欠陥を含まない。さらに、軸対称領域90は、長さが、インゴットの定直径部分の長さの少なくとも約20%にわたって伸び、好ましくはその少なくとも約40%にわたって伸び、より好ましくはその少なくとも約60%にわたって伸び、さらにより好ましくはその少なくとも約80%にわたって伸びる。
さらに別の実施形態において、そのようなウエハは、軸対称領域60を含む単結晶シリコンインゴット100から得ることができる。軸対称領域60は、一般には、周囲縁200から半径方向に内側に向かって中心軸120方向に測定したときの幅220が、インゴットの定直径部分の半径の少なくとも約30%であり、そしていくつかの実施形態においては、その少なくとも約40%であり、あるいはその少なくとも約60%であり、あるいはその少なくとも約80%でさえある。さらに、この軸対称領域は、一般には長さ260にわたって広がっている。長さ260は、インゴットの定直径部分の長さの少なくとも約20%であり、好ましくはその少なくとも約40%であり、より好ましくはその少なくとも約60%であり、さらにより好ましくはその少なくとも約80%である。
軸対称領域60および軸対称領域90の幅は中心軸120の長さ方向に沿って少し変動し得ることに留意しなければならない。従って、ある長さの軸対称領域に関して、軸対称領域60の幅220は、インゴット100の周囲縁200から、中心軸から最も遠い点に向かって半径方向に距離を測定することによって求められる。すなわち、幅は、軸対称領域60の特定の長さにおける最小距離が求められるように測定される。同様に、軸対称領域90の幅は、V/I境界20から、中心軸120から最も遠い点に向かって半径方向に距離を測定することによって求められる。すなわち、幅は、軸対称領域90の特定の長さにおける最小距離が求められるように測定される。
成長条件を制御することによって、凝集した真性点欠陥を実質的に含まない単結晶シリコンウエハを得ることができる。そのようなウエハをSOI構造体のデバイス層の供給源として使用することにより、凝集した真性点欠陥を実質的に含まない実質的な半径方向の幅を有する軸対称領域を含有するデバイス層を有する構造体が得られる。そのようなデバイス層は、デバイス層にそのような欠陥が存在することに伴う性能問題の多くが除かれるために好都合である。
本発明のSOI構造体のハンドルウエハが理想的な析出ウエハを含む場合、下記にさらに議論されているように、好ましくは、理想的な析出ウエハプロセスが、SOI構造体のデバイス層をハンドルウエハに結合させる前に行われることに留意しなければならない。この実施形態が用いられる場合、このプロセスが完了して、SOI構造体の調製を始める前に、酸素析出物の核形成中心をハンドルウエハにおいて安定化させることは望ましいと考えられる。さらに、この方法が用いられた場合、SOIプロセスにより用いられている処理時間および処理温度が酸素析出物形成に充分であるならば、工程Sの酸素析出熱処理は、ウエハボンディングの場合などのSOI構造体の形成時に達成され得る。
しかし、理想的な析出ウエハプロセスはまた、SOI構造体が調製された後でも実施され得ることにはさらに留意しなければならない。何らかの特定に理論にとらわれるものではないが、SOI構造体は、典型的な単結晶シリコンウエハとして挙動すると考えられる。この場合、酸化物層は、空孔および自己格子間原子が注入され、それらが拡散し得る自由表面として作用する。
SOI構造体の調製
凝集した欠陥を実質的に含まないデバイス層を有するSOI構造体を、上記に記されているようにこの分野で標準的なイオン注入法にウエハを供することよって、上記に記載されているように、「欠陥密度が低い」単結晶シリコンウエハから直接得ることができる(例えば、米国特許第5,436,175号を参照のこと)。そのような構造体が「理想的な析出」ハンドルウエハをさらに含み得る場合、好ましくは、理想的な析出ウエハプロセスが、注入に先立って、欠陥密度が低いシリコンウエハに対して行われる。そのようなプロセスが用いられた場合、得られる酸化物層はデニューデッドゾーン内に位置する。
あるいは、欠陥密度が低いウエハは、そのようなウエハをハンドルウエハに結合し、その後、ウエハ薄化技術を使用して、欠陥密度が低いウエハの一部をエッチングして除くことによって本発明のSOI構造体を調製するために使用することができる。これもまたこの分野では一般的である(例えば、米国特許第5,024,723号を参照のこと)。SOI構造体が「理想的な析出」ハンドルウエハをさらに含み得る場合、好ましくは、欠陥密度が低いシリコンウエハは、ハンドルウエハが理想的な析出ウエハプロセスに供された後でハンドルウエハに結合される。あるいは、しかし、欠陥密度が低いシリコンウエハをチョクラルスキー型単結晶シリコンウエハに最初に結合させることができ、その後、SOI構造体のすべてを理想的な析出ウエハプロセスに供することができる。
結晶格子空孔の測定
単結晶シリコンにおける結晶格子空孔の測定は白金拡散分析によって行うことができる。一般には、白金をサンプルに堆積させ、白金の拡散がフランク−ターンボール機構によって支配されるように好ましくは選択されるが、白金原子による空孔修飾の定常状態に達するには充分である拡散時間および拡散温度で白金を水平表面で拡散させる。本発明に関して典型的な空孔濃度を有するウエハの場合、730℃で20分間の拡散時間および拡散温度を使用することができるが、より正確な追跡が、より低い温度(例えば、約680℃)で得られるようである。さらに、ケイ化物化プロセスによると考えられる影響を最小限にするために、白金堆積法により、好ましくは、1単層未満の表面濃度がもたらされる。白金拡散技術は本明細書以外で記載されている:例えば、Jacob他、J.Appl.Phys.、第82巻、182頁(1997);ZimmermannおよびRyssel、「非平衡条件下でのシリコンにおける白金拡散のモデル化」、J.Electrochemical Society、第139巻、256頁(1992);Zimmermann、Goesele、SeilenthalおよびEichiner、「シリコンにおける空孔濃度ウエハマッピング」、Journal of Crystal Growth、第129巻、582頁(1993);ZimmermannおよびFalster、「初期段階のチョクラルスキーシリコンにおける酸素析出物の核形成の研究」、Appl.Phys.Lett.、第60巻、3250頁(1992);ZimmermannおよびRyssel、Appl.Phys.A、第55巻、121頁(1992)。
凝集した欠陥の視覚的検出
凝集した欠陥は、多数の異なる技法により検出することができる。例えば、フローパターン欠陥またはD欠陥は、典型的には、単結晶シリコンサンプルをセコー(Secco)エッチング液中で約30分間選択的にエッチングし、次いでサンプルを顕微鏡検査に供することにより検出される(例えば、H. Yamagishi他、Semicond. Sci. Technol. 7、A135(1992)を参照のこと)。この方法は、凝集した空孔欠陥を検出するには標準的ではあるが、この方法はまた、凝集した格子間欠陥を検出するために使用することができる。この技法を使用する場合、そのような欠陥は、存在する場合にはサンプル表面での大きなくぼみとして現れる。
凝集した欠陥はまた、レーザー散乱トモグラフィーなどのレーザー散乱技法を使用して検出することができる。レーザー散乱技法は、典型的には、他のエッチング技法よりも低い欠陥密度の検出限界を有する。
さらに、凝集した真性の点欠陥は、熱を加えたときに単結晶シリコンマトリックス内に拡散し得る金属でこれらの欠陥をデコレーションすることによって視覚的に検出することができる。具体的には、ウエハ、スラグまたはスラブなどの単結晶シリコンサンプルは、硝酸銅の濃厚溶液などのこれらの欠陥をデコレーションし得る金属を含有する組成物で、サンプルの表面を最初にコーティングすることによってそのような欠陥の存在について目視検査を行うことができる。次いで、コーティングされたサンプルは、金属をサンプル内に拡散させるために、約900℃〜約1000℃の間の温度で約5分間〜約15分間加熱される。次いで、加熱処理されたサンプルを室温に冷却する。このように、金属を臨界的に過飽和にして、欠陥が存在するサンプルマトリックス内の部位に析出させる。
冷却後、まず、表面残渣および析出化剤を除くために、サンプルを活性なエッチング溶液で約8分間〜約12分間処理することによる無欠陥ディリニエーション・エッチングにサンプルを供する。代表的な活性なエッチング溶液は、約55%の硝酸(70重量%溶液)、約20%のフッ化水素酸(49重量%溶液)および約25%の塩酸(濃溶液)を含む。
次いで、サンプルを脱イオン水で洗浄し、サンプルを、約35分間〜約55分間、セコー(Secco)エッチング液またはライト(Wright)エッチング液に浸すか、それで処理することによる第2のエッチング工程に供する。典型的には、サンプルは、約1:2の比の0.15M二クロム酸カリウムおよびフッ化水素酸(49重量%溶液)を含むセコーエッチング液を使用してエッチングされる。このエッチング工程は、存在し得る凝集した欠陥を明らかにするように、すなわち輪郭化するように作用する。
一般に、凝集した欠陥を含まない格子間原子優勢材および空孔優勢材の領域は、上記の銅デコレーション技法によって互いに区別することができ、そして凝集した欠陥を含有する材料から区別することができる。欠陥を含まない格子間原子優勢材の領域は、エッチングによって明らかにされるデコレーションされた特徴を含有しないが、(上記の高温の酸素核溶解処理を行う前の)欠陥を含まない空孔優勢材の領域は、酸素核の銅デコレーションによる小さなエッチングくぼみを含有する。
定義
本明細書中で使用されているように、下記の表現または用語は、下記の意味を有するものとする。「凝集した真性の点欠陥」は、下記によって生じる欠陥を意味する:(i)空孔が凝集して、D欠陥、フローパターン欠陥、ゲート(gate)酸化物の保全性欠陥(integrity defect)、結晶起源の粒子欠陥、結晶起源の光点欠陥、および他のそのような空孔に関連する欠陥を生成する反応、または(ii)自己格子間原子が凝集して、転位ループおよび転位ネットワーク、ならびに他のそのような自己格子間原子に関連する欠陥を生成する反応。「凝集した格子間欠陥」は、シリコン自己格子間原子が凝集する反応によって生じる凝集した真性の点欠陥を意味するものとする。「凝集した空孔欠陥」は、結晶格子の空孔が凝集する反応によって生じる凝集した空孔欠陥を意味するものとする。「半径」は、中心軸から、ウエハまたはインゴットの円周縁まで測定される距離を意味する。「凝集した真性の点欠陥を実質的に含まない」は、凝集した欠陥の濃度がこれらの欠陥の検出限界未満であることを意味するものとする(検出限界は、現在、約10欠陥/cmである)。「V/I境界」は、インゴットまたはウエハの半径に沿った位置で、材料が空孔優勢から自己格子間優勢に変化する位置を意味する。「空孔優勢」および「自己格子間原子優勢」は、真性の点欠陥が、それぞれ、優勢的に空孔または自己格子間原子である材料を意味する。
(実施例)
実施例1〜実施例5は、本発明の理想的な酸素析出プロセスを例示する。実施例6〜実施例12は、上記のように、凝集した真性の点欠陥を実質的に含まない空孔優勢材、自己格子間原子優勢材またはその両方の軸対称領域を含有する単結晶シリコンの調製を例示する。従って、これらの実施例はすべて、限定する意味で解釈すべきではない。
理想的な酸素析出プロセス
実施例1
シリコン単結晶をチョクラルスキー法によって引き上げ、スライスし、研磨して、シリコンウエハを得た。次いで、これらのウエハを、表面酸化工程(S)、窒素中またはアルゴン中での急速熱アニーリング処理工程(S)に供し、急冷し(S)、そして表Iに示す条件下での酸素安定化および成長工程(S)に供した。工程S〜工程Sの前におけるウエハの初期酸素濃度(O)、工程Sの後でのウエハバルクの酸素析出物密度(OPD)、および工程Sの後でのデニューデッドゾーンの深さ(DZ)もまた表Iに示す。
表I
図2、図3および図4は、得られたウエハの断面を示す(これらの図は、200倍の倍率で撮影された写真の拡大である);サンプル4−7を図2に示し、サンプル4−8を図3に示し、サンプル3−14を図4に示す。
さらに、サンプル4−7における結晶格子の空孔の濃度を、白金拡散技法を使用してマッピングした。白金濃度のウエハ表面からの深さ(0ミクロンの深さはウエハの前表面に対応する)に対するプロットを図5に示す。
実施例2
本発明のプロセスが、チョクラルスキー成長のシリコンウエハに関して、酸素濃度に比較的依存しないことを明らかにするために、異なる酸素濃度を有する3枚のウエハを、実施例1に記載される同じ工程系列に供した。これらの各工程の条件、工程S〜工程Sの前におけるウエハの初期酸素濃度(O)、工程Sの後でのウエハバルクの酸素析出密度(OPD)、および工程Sの後におけるウエハ表面から測定されるデニューデッドゾーンの深さ(DZ)を表IIに示す。図6、図7および図8は、得られたウエハの断面を示す(これらの図は、200倍の倍率で撮影された写真の拡大である);サンプル3−4を図6に示し、サンプル3−5を図7に示し、サンプル3−6を図8に示す。
表II
実施例3
本発明のプロセスが、酸素析出物安定化および成長工程(S)のために使用される条件に比較的依存しないことを明らかにするために、同じ初期酸素濃度を有するウエハ(サンプル1−8)を、サンプル3−4に関する実施例2に記載される同じ工程系列に供した。しかし、市販の16Mb DRAMプロセスを、酸素析出物安定化および成長工程(S)として使用した。図9は、得られたウエハの断面を示す(この図は、200倍の倍率で撮影された写真の拡大である)。工程Sの後において、サンプル1−8およびサンプル3−4は、匹敵し得るバルク酸素析出密度(サンプル1−8の7×1010/cm対サンプル3−4の4×1010/cm)および匹敵し得るデニューデッドゾーン深さ(約40ミクロン)を有した。
実施例4
本実施例は、熱処理を行っているときに、バルクミクロ欠陥(BMD)密度、すなわち酸素析出化物の密度において、そして熱処理中における雰囲気中の酸素濃度の増大から生じるデニューデッドゾーン(DZ)の深さにおいて観測され得る傾向を例示する。3組の異なるウエハを、様々なプロセス条件下での急速熱アニーリング処理に供した。A組のウエハを1200℃で30秒間、窒素雰囲気下でアニーリング処理した;B組のウエハを同じ条件下で20秒間アニーリング処理した;C組のウエハを1200℃で30秒間、アルゴン雰囲気下でアニーリング処理した。予備酸化工程は、本実施例では3組のウエハのいずれに対しても行わなかった。
下記の表IIIにより示されるように、酸素分圧を、所与の組の各ウエハに関して増大させた。アニーリング処理が完了すると、各ウエハのBMD密度およびDZ深さを、この分野で標準的な手段で測定した。結果を下記の表IIIに示す。
表III
ND=測定せず
上記の結果は、雰囲気中の酸素分圧が増大すると、バルクミクロ欠陥の数密度が低下することを示している。さらに、酸素分圧が10,000ppmaに達すると、バルクミクロ欠陥の数密度は、本発明による事前の急速熱アニーリング処理を行うことなく酸素析出熱処理に供せられたウエハで観測されるバルクミクロ欠陥の数密度と区別することができない。
実施例5
酸化的熱アニーリング処理
本発明の酸化的熱アニーリング処理を例示するために、チョクラルスキー法に従って成長させた単結晶シリコンインゴットから得られ、自然の酸化物層のみを有するシリコンウエハを熱アニーリング工程(S)に供した。それぞれの場合、ウエハを、アンモニア含有雰囲気下、急速熱アニーリング装置において約1180℃で約3分間アニーリングし、次いで急冷した(S)。次に図36および図37を参照して、酸素安定化および成長工程(S)およびNEC−1処理を行った後、そのようなプロセス条件により、デニューデッドゾーンを本質的に有さず、約1x1010原子/cmよりも大きなバルク酸素析出物密度(OPD)を有するシリコンウエハが得られることを認めることができる。
図36および図37のウエハとは対照的に、冷却(S)が完了した後、工程Sが行われる前にウエハを酸化的熱工程に供した場合、デニューデッドゾーンを形成させることができる。次に図38および図39を参照し、冷却が完了した後、存在する窒化物層を除くために、ウエハ表面を軽くエッチングした。その後、ウエハを、急速アニーリング装置において、酸素濃度がこの実施例では約100%である酸素含有雰囲気下で約1180℃に約3分間加熱した。酸素安定化および成長工程(S)およびNEC−1処理を行った後、そのようなプロセス条件により、デニューデッドゾーンの深さが約60μmであり、バルク酸素析出物密度(OPD)が約1x1010原子/cmよりも大きいシリコンウエハが得られることを認めることができる。
次に図40および図41を参照し、酸化的熱アニーリング工程がシリコンウエハの片側だけに対して行われ得ることを認めることができる。片面の処理は、処理されないウエハ面を遮蔽することによって得られる。図40および図41に示されているウエハは、低温の化学的気相蒸着(CVD)法を使用して窒化シリコン皮膜を最初に形成させることによってウエハの片側が遮蔽されたことを除いて、図38および図39に示されているウエハと同じ方法で処理された。酸素安定化および成長工程(S)およびNEC−1処理を行った後、得られたウエハは、遮蔽されなかった面(表側)に約60μmの深さのデニューデッドゾーンを有していること、これに対してウエハの遮蔽面(裏側)はデニューデッドゾーンを有していなかったことを認めることができる。ウエハのバルク酸素析出物密度は約1x1010原子/cmよりも大きかった。
存在する窒化物層を除くためのウエハの表面エッチングは、本発明の方法の結果を達成するためには必要でないことに留意しなければならない。むしろ、表面エッチングは必要に応じて行われるものであり、従って、限定の意味で考慮してはならない。
実施例15を考慮すれば、デニューデッドゾーンを、酸化性雰囲気の存在下でウエハを熱アニーリングすることによって効果的に形成させることができることにさらに留意しなければならない。さらに、本発明の他の実施形態によって形成されたデニューデッドゾーンは、この熱酸化処理によってさらに改変することができる。例えば、サンプル4−7および4−8(実施例1)のデニューデッドゾーンの深さは、工程Sの酸素析出熱処理を行う前にサンプルをこの熱酸化処理に供することによって大きくすることができる。同様に、サンプル3−14(実施例1)の場合、ウエハをこの熱酸化処理に供することによって、デニューデッドゾーンを形成させることができる。
軸対称領域を含有する単結晶シリコン
実施例6
所定のホットゾーン機構を有する結晶引き上げ装置の最適化手順
最初の200mmの単結晶シリコンインゴットを、結晶の長さに関して、引き上げ速度を0.75mm/分から約0.35mm/分に直線的に変化させた条件下で成長させた。図17は、結晶の長さを関数とする引き上げ速度を示す。結晶引き上げ装置内における成長中の200mmインゴットの以前に確立された軸温度特性と、平均軸温度勾配G、すなわち、溶融/固体界面での軸温度勾配における以前に確立された半径方向の変化とを考慮して、このような引き上げ速度を選択して、インゴットが、中心からインゴットの一方の末端の縁まで空孔優勢材であり、そして中心からインゴットのもう一方の末端の縁まで格子間原子優勢材であることを確実にした。成長したインゴットを長さ方向にスライスし、凝集した格子間欠陥の生成がどこから始まっているかを決定するために分析した。
図18は、欠陥分布パターンを明らかにする一連の酸素析出熱処理を行った後のインゴットの肩から約635mm〜約760mmの範囲の断面に関して、インゴットの軸切断面の少数キャリア寿命を走査することによって得られた像である。約680mmの結晶位置で、凝集した格子間欠陥280のバンドを認めることができる。この位置は、v(680mm)=0.33mm/分の臨界引き上げ速度に対応する。この点において、軸対称領域60(格子間原子優勢材であるが、凝集した格子間欠陥を有さない領域)の幅はその最大値である;空孔優勢領域80の幅R (680)は約35mmであり、軸対称領域の幅R (680)は約65mmである。
次いで、一連の4個の単結晶シリコンインゴットを、最初の200mmインゴットの軸対称領域の最大幅が得られた引き上げ速度よりも若干大きな定常的な引き上げ速度、およびそれよりも若干小さい定常的な引き上げ速度で成長させた。図19は、1〜4とそれぞれ記された4個の各結晶の結晶の長さを関数とする引き上げ速度を示す。次いで、これらの4個の結晶を分析して、凝集した格子間欠陥が最初に現れるかまたは消失する軸位置(および対応する引き上げ速度)を決定した。これらの4つの実験的に決定された点(「」を付ける)を図19に示す。これらの点からの内挿および外挿によって、図19においてv(Z)と印を付けた曲線が得られる。この曲線は、最初の近似に対して、軸対称領域がその最大幅である結晶引き上げ装置における長さを関数とする200mm結晶に関する引き上げ速度を表す。
他の引き上げ速度でのさらなる結晶の成長およびこのような結晶のさらなる分析により、v(Z)の実験的な定義をさらに精密化する。
実施例7
(r)における半径方向変化の低下
図20および図21は、溶融/固体界面での軸温度勾配G(r)の半径方向変化の減少によって達成され得る品質の改良を例示する。空孔および格子間原子の(溶融/固体界面から約1cmでの)初期濃度を、2つの場合について、異なるG(r)を用いて計算した:(1)G(r)=2.65+5×10−4(K/mm)および(2)G(r)=2.65+5×10−5(K/mm)。それぞれの場合について、引き上げ速度を、空孔が多いシリコンと格子間原子が多いシリコンとの境界が3cmの半径のところに位置するように調節した。場合1および場合2のために使用した引き上げ速度は、それぞれ、0.4mm/分および0.35mm/分であった。図21から、結晶の格子間原子が多い部分における格子間原子の初期濃度は、初期軸温度勾配の半径方向の変化が減少すると、劇的に減少することが明らかである。これにより、格子間原子の過飽和による格子間欠陥クラスターの生成を回避することがより容易になるために材料品質は改良される。
実施例8
格子間原子に関する増加した外方拡散時間
図22および図23は、格子間原子の外方拡散に必要な時間を増大させることによって達成され得る品質の改良を例示する。格子間原子の初期濃度を、2つの場合について、結晶において異なる軸温度特性dT/dzを用いて計算した。溶融/固体界面での軸温度勾配は両方の場合について同じであり、その結果、格子間原子の(溶融/固体界面から約1cmでの)初期濃度は両方の場合について同じである。本実施例において、引き上げ速度を、結晶全体が、格子間原子が多くなるように調節した。引き上げ速度は、両方の場合について同じであり、0.32mm/分であった。場合2における格子間原子の外方拡散に必要な時間が長いほど、格子間原子濃度の全体的な減少が得られる。これにより、格子間原子の過飽和による格子間欠陥クラスターの生成を回避することがより容易になるために材料品質は改良される。
実施例9
長さが700mmで、直径が150mmの結晶を、様々な引き上げ速度で成長させた。引き上げ速度を、段部(肩部)での約1.2mm/分から、段部(肩部)から430mmのところでの約0.4mm/分までほぼ直線的に変化させ、次いで、段部から700mmのところでの約0.65mm/分にまでほぼ直線的に戻した。この特定の結晶引き上げ装置におけるこのような条件下において、半径全体を、結晶の段部から約320mm〜約525mmの範囲の結晶の長さにわたって、格子間原子が多い条件下で成長させた。図24を参照して、約525mmの軸位置および約0.47mm/分の引き上げ速度で、結晶は、直径全体にわたって、凝集した真性の点欠陥クラスターを含まない。言い換えれば、軸対称領域の幅、すなわち、凝集した欠陥を実質的に含まない領域の幅がインゴットの半径に等しい結晶の小さな部分が存在する。
実施例10
実施例6に示すように、一連の単結晶シリコンインゴットを様々な引き上げ速度で成長させ、次いで、凝集した格子間欠陥が最初に現れるか消失する軸位置(および対応する引き上げ速度)を決定するために分析した。軸位置に対して引き上げ速度をグラフにプロットしたこれらの点からの内挿および外挿によって、第1の近似に対して、軸対称領域がその最大幅である結晶引き上げ装置における長さを関数とする200mmの結晶に関する引き上げ速度を示す曲線が得られた。次いで、さらなる結晶を他の引き上げ速度で成長させ、これらの結晶のさらなる分析を使用して、この実験的に決定した最適な引き上げ速度特性の精度を上げた。
この結果を使用し、そしてこの最適な引き上げ速度特性に従って、長さが約1000mmで、直径が約200mmの結晶を成長させた。次いで、成長させた結晶の、様々な軸位置から得られたスライス物を、(i)凝集した格子間欠陥が生成しているかどうかを決定するために、そして(ii)スライス物の半径を関数としてV/I境界の位置を決定するために、この分野で標準的な酸素析出法を使用して分析した。このように、軸対称領域の存在を、結晶の長さまたは位置を関数としてこの領域の幅と同様に決定した。
インゴットの肩から約200mm〜約950mmの範囲の軸位置に関して得られた結果を図25のグラフに示す。これらの結果は、引き上げ速度特性が、単結晶シリコンインゴットの成長に関して、インゴットの直径一定部分が、直径一定部分の半径の少なくとも約40%の長さである幅(円周方向の縁からインゴットの中心軸に向かって半径方向に測定される)を有する軸対称領域を含有するように決定され得ることを示す。さらに、これらの結果は、この軸対称領域が、インゴットの直径一定部分の長さの約75%の長さである長さ(インゴットの中心軸に沿って測定される)を有し得ることを示す。
実施例11
長さが約1100mmで、直径が約150mmの単結晶シリコンインゴットを、引き上げ速度を低下させて成長させた。インゴットの直径一定部分の肩での引き上げ速度は約1mm/分であった。引き上げ速度を、肩から約200mmの軸位置に対応する約0.4mm/分にまで指数関数的に低下させた。次いで、引き上げ速度を、約0.3mm/分の速度がインゴットの直径一定部分の終端付近で得られるまで直線的に低下させた。
この特定のホットゾーン配置でのこのようなプロセス条件下において、得られたインゴットは、軸対称領域が、インゴットの半径にほぼ等しい幅を有する領域を含有した。次に、一連の酸素析出熱処理を行った後のインゴットの一部の軸切断面の少数キャリア寿命を走査することによって得られた像である図26aおよび図26bを参照して、軸位置が約100mm〜約250mmおよび約250mm〜約400mmの範囲であるインゴットの連続領域が存在する。軸位置が肩から約170mm〜約290mmの範囲にあり、直径全体にわたって凝集した真性の点欠陥を含まない領域がインゴット内に存在することがこれらの図から認めることができる。言い換えれば、軸対称領域の幅、すなわち、凝集した格子間欠陥を実質的に含まない領域の幅がインゴットの半径にほぼ等しい領域がインゴット内に存在する。
さらに、軸位置から、約125mm〜約170mmの範囲および約290mm〜400mmを超える部分の範囲の領域において、凝集した真性の点欠陥を含まず、凝集した真性の点欠陥を同様に含まない空孔優勢材のほぼ円筒状(円柱状)コアを囲む格子間原子優勢材の軸対称領域が存在する。
最後に、軸位置から、約100mm〜約125mmの範囲の領域において、凝集した欠陥を含まず、空孔優勢材のほぼ円柱状コアを囲む格子間原子優勢材の軸対称領域が存在する。空孔優勢材の内部において、凝集した欠陥を含まず、凝集した空孔欠陥を含有するコアを囲む軸対称領域が存在する。
実施例12
冷却速度およびV/I境界の位置
一連の単結晶シリコンインゴット(150mmおよび200mmの公称直径)を、チョクラルスキー法に従って、約1050℃を超える温度でシリコンの滞留時間に影響を与える異なるホットゾーン配置(この分野での一般的な手段により設計)を使用して成長させた。各インゴットの引き上げ速度特性をインゴットの長さに沿って変化させ、凝集した空孔の点欠陥領域から凝集した格子間点欠陥領域に転移させることを試みた。
一旦成長させ、インゴットを、成長方向に平行する中心軸に沿って長さ方向に切断し、次いで、それぞれが約2mmの厚さの部分にさらに分割した。次いで、前記の銅デコレーション技法を使用して、そのような長さ方向の部分の1組を加熱し、銅をわざと混入させた。加熱条件は、高濃度の銅格子間原子を溶解させるのに適していた。次いで、このような熱処理の後に、サンプルを急冷した。この間に、銅不純物は、酸化物クラスター、または存在する場合には、凝集した格子間欠陥の部位で外方拡散するかまたは析出した。標準的な欠陥輪郭化エッチングを行った後に、サンプルを析出不純物について目視で検査した;そのような析出不純物を含まないそのような領域は、凝集した格子間欠陥を含まない領域に対応した。
長さ方向の部分の別組を、キャリア寿命マッピングの前に新しい酸化物クラスターの核形成および成長を行うために一連の酸素析出熱処理に供した。寿命マッピングにおけるコストラストバンドを、各インゴットにおける様々な軸位置での瞬間的な溶融/固体界面の形状の決定および測定を行うために利用した。次いで、溶融/固体界面の形状に関する情報を使用して、下記においてさらに考察するように、平均軸温度勾配Gの絶対値およびその半径方向の変化を推定した。この情報はまた、引き上げ速度とともにv/Gの半径方向の変化を推定するために使用された。
単結晶シリコンインゴットの得られる品質に対する成長条件の効果をより詳細に調べるために、今日までの実験的証拠に基づいて妥当と考えられるいくつかの仮定を行った。最初に、格子間欠陥の凝集が生じる温度にまで冷却するのに要した時間に関する熱履歴の処理を単純化するために、約1050℃は、シリコン自己格子間原子の凝集が生じる温度に関して合理的な近似であると仮定した。この温度は、異なる冷却速度が用いられる実験を行っているときに観測された凝集した格子間原子の欠陥密度での変化と一致するようである。上記のように、凝集が生じるかどうかは、格子間原子濃度の因子でもあるが、凝集は、約1050℃を超える温度では生じないと考えられる。なぜなら、格子間原子濃度の範囲がチョクラルスキー型の成長プロセスに典型的であるならば、この系は、この温度より高い温度で、格子間原子により臨界的に過飽和にならないと仮定することは妥当であるからである。言い換えれば、チョクラルスキー型の成長プロセスに典型的な格子間原子濃度に関して、系は約1050℃を超える温度で臨界的に過飽和にならない、従って、凝集事象は生じないと仮定することは妥当である。
単結晶シリコンの品質に対する成長条件の効果をパラメーター化するために行った第2の仮定は、シリコン自己格子間原子の拡散係数の温度依存性は無視できるということである。言い換えれば、自己格子間原子は、約1400℃と約1050℃との間のすべての温度で同じ速度で拡散すると仮定する。約1050℃は、凝集の温度に関して妥当な近似と見なされると理解すると、この仮定の本質的な点は、融点からの冷却曲線の細部は問題とならないということである。拡散距離は、融点から約1050℃までの冷却に費やされた総時間にだけに依存する。
各ホットゾーン機構に関する軸温度特性データおよび特定のインゴットに関する実際の引き上げ速度特性を使用して、約1400℃から約1050℃までの総冷却時間を計算することができる。温度は各ホットゾーンに関して変化する速度はかなり均一であったことに注意しなければならない。この均一性は、凝集した格子間欠陥に必要な核形成温度(すなわち、約1050℃)の選択における誤差は、議論の余地はあるが、計算された冷却時間における誤差を比例的に増減させるだけであることを意味する。
インゴットの空孔優勢領域の半径方向の拡がり(Rvacancy)、あるいは軸対称領域の幅を決定するために、空孔優勢コアの半径は、寿命マッピングによって決定されるように、v/G=v/G臨界である凝固での点に等しいとさらに仮定した。言い換えれば、軸対称領域の幅は、一般的には、室温に冷却した後のV/I境界の位置に基づくと仮定した。これは、上記のように、インゴットが冷えると、空孔とシリコン自己格子間原子との再結合が生じ得るので注目される。再結合が生じるとき、V/I境界の実際の位置は、インゴットの中心軸に向かって内側に移動する。本明細書で示されているのはこの最終的な位置である。
凝固時の結晶における平均軸温度勾配Gの計算を単純化するために、溶融/固体界面の形状は融点等温線であると仮定した。結晶の表面温度を、有限要素モデル化(FEA)技法およびホットゾーン機構の細部を使用して計算した。結晶内の全体の温度場、従ってGを、ラプラス式を適切な境界条件、すなわち、溶融/固体界面に沿った融点および結晶軸に沿った表面温度に関するFEA結果を用いて解くことによって得た。調製および評価を行ったインゴットの1つから様々な軸位置で得られる結果を図27に示す。
格子間原子の初期濃度に対するGの半径方向の効果を評価するために、半径方向の位置R’、すなわち、V/I境界と結晶表面との間の途中の位置は、シリコン自己格子間原子がインゴットにおいてシンクから離れ得る最も遠い点であると仮定したが、そのようなシンクは、空孔優勢領域に存在するか、または結晶表面に存在するかにはよらない。上記のインゴットに関する成長速度およびGデータを使用することによって、位置R’で計算されたv/GとV/I境界でのv/G(すなわち、臨界v/G値)との差は、過剰な格子間原子が結晶表面上のシンクまたは空孔優勢領域でのシンクに達し得ることに対する効果および格子間原子の初期濃度での半径方向の変化を示す。
この特定のデータ組に関して、結晶の品質は、全体的には、v/Gでの半径方向の変化に依存していないようである。図28から明らかであり得るように、インゴットにおける軸依存性はこのサンプルで最小である。この実験系列に含まれる成長条件は、Gの半径方向の変化においてかなり狭い範囲を示す。結果として、このデータ組は狭すぎて、Gの半径方向の変化に対する品質(すなわち、凝集した真性の点欠陥の有無)の認識可能な依存性を解明することができない。
上記のように、調製した各インゴットのサンプルを、凝集した格子間欠陥の有無について様々な軸位置で評価した。調べた各軸位置に関して、サンプルの品質と軸対称領域の幅との間に相関が存在し得る。次に、図29を参照して、サンプルが、そのような特定の軸位置において、凝固から約1050℃に冷却された時間に対する所与サンプルの品質を比較するグラフを得ることができる。予想されるように、このグラフは、軸対称領域の幅(すなわち、Rcrystal−Rvacancy)が、この特定の温度範囲におけるサンプルの冷却履歴に強く依存していることを示す。軸対称領域の幅が大きくなるに従って、より長い拡散時間またはより遅い冷却速度が必要であるという傾向が示唆される。
このグラフに示されるデータに基づいて、この特定の温度範囲内における所与インゴット直径に可能な冷却速度の関数として、「良好」(すなわち、無欠陥)から「不良」(すなわち、欠陥含有)までのシリコンの品質での転移を一般的に示す最良の近似線を計算することができる。軸対称領域の幅と冷却速度との間の一般的な関係は、下記の式で表すことができる:
(Rcrystal−Rtransition) = Deff 1050℃
上式において、
crystalは、インゴットの半径であり、
transitionは、無欠陥部から欠陥含有部まで、あるいはその逆の格子間原子優勢材において転移が生じるサンプルの軸位置での軸対称領域の半径であり、
effは、格子間原子拡散係数の平均時間および温度を表す定数で、約9.310−4cmsec−1であり、そして
1050℃は、サンプルの所与の軸位置が凝固から約1050℃に冷却されるのに必要な時間である。
再度、図29を参照して、所与のインゴット直径に関して、冷却時間を、所望する直径の軸対称領域を得るために推定できることが理解され得る。例えば、約150mmの直径を有するインゴットに関して、インゴットの半径にほぼ等しい幅を有する軸対称領域は、約1410℃〜約1050℃の温度範囲域で、インゴットのこの特定部分が約10時間〜約15時間で冷却される場合に得ることができる。同様に、約200mmの直径を有するインゴットに関して、インゴットの半径にほぼ等しい幅を有する軸対称領域は、この温度範囲域で、インゴットのこの特定部分が約25時間〜約35時間で冷却される場合に得ることができる。この線がさらに外挿される場合、約65時間〜約75時間の冷却時間が、約300mmの直径を有するインゴットの半径にほぼ等しい幅を有する軸対称領域を得るために必要とされ得る。この点に関して、インゴットの直径が大きくなるに従って、格子間原子がインゴット表面または空孔コアでシンクに達するために拡散しなければならない距離が増大するために、さらなる冷却時間が必要であることに注意しなければならない。
次に、図30、図31、図32および図33を参照して、様々なインゴットに関する冷却時間の増加による効果を認めることができる。これらの図のそれぞれは、凝固温度から1050℃までの冷却時間が図30から図33まで段階的に増大した公称直径が200mmのインゴットの一部を示す。
図30を参照して、軸位置が肩から約235mm〜約350mmの範囲にあるインゴットの一部を示す。約255mmの軸位置において、凝集した格子間欠陥を含まない軸対称領域の幅は最大であり、インゴットの半径の約45%である。この領域を超えると、そのような欠陥を含まない領域から、そのような欠陥が存在する領域への転移が生じる。
次に、図31を参照して、軸位置が肩から約305mm〜約460mmの範囲にあるインゴットの一部を示す。約360mmの軸位置において、凝集した格子間欠陥を含まない軸対称領域の幅は最大であり、インゴットの半径の約65%である。この領域を超えると、欠陥生成が始まる。
次に、図32を参照して、軸位置が肩から約140mm〜約275mmの範囲にあるインゴットの一部を示す。約210mmの軸位置において、軸対称領域の幅は、インゴットの半径にほぼ等しい;すなわち、この範囲内のインゴットの小部分は、凝集した真性の点欠陥を含まない。
次に、図33を参照して、軸位置が肩から約600mm〜約730mmの範囲にあるインゴットの一部を示す。約640mm〜約665mmの範囲の軸位置に関して、軸対称領域の幅は、インゴットの半径にほぼ等しい。さらに、軸対称領域の幅がインゴットの半径にほぼ等しいインゴット領域の長さは、図32のインゴットに関連して認められる長さよりも大きい。
従って、図30、図31、図32および図33を組み合わせて見た場合、これらの図は、1050℃への冷却時間の欠陥を含まない軸対称領域の幅および長さに対する効果を明らかにしている。一般に、凝集した格子間欠陥を含有する領域が、結晶のそのような部分の冷却時間に関して低下させるには大きすぎる格子間原子の初期濃度を導く結晶の引き上げ速度の連続的な低下の結果として生じた。軸対称領域の長さが大きくなることは、より大きな範囲の引き上げ速度(すなわち、格子間原子の初期濃度)を、欠陥を含まないそのような材料に関して得ることができることを意味する。冷却時間の増大は、格子間原子のより大きな初期濃度を可能にする。なぜなら、半径方向の拡散に充分な時間が達成され、その濃度を格子間欠陥の凝集に必要とされる臨界濃度よりも低く抑えることができるからである。言い換えれば、冷却時間が長くなることに関して、引き上げ速度(従って、格子間原子のより大きな初期濃度)を少し低くしても、依然として最大の軸対称領域60が得られる。従って、冷却時間を長くすると、最大の軸対称領域の直径に必要とされる条件について許容可能な引き上げ速度の変化を大きくし、プロセス制御に対する制限を緩くする。結果として、インゴットのより大きな長さにわたる軸対称領域に関する制御が一層容易になる。
再度、図33を参照すると、結晶の肩の約665mmから730mmを超えるところまでの範囲の軸位置に関して、凝集した欠陥を含まない空孔優勢材の領域が存在し、その領域におけるその領域の幅はインゴットの半径に等しい。
上記の結果から明らかであり得るように、冷却速度を制御することにより、自己格子間原子濃度は、それらが消滅し得る領域に格子間原子が拡散するのにより多くの時間を可能にすることによって抑制され得る。結果として、凝集した格子間欠陥の形成が、単結晶シリコンインゴットの大部分において防止される。
上記を参照して、本発明のいくつかの目的が達成されることが理解される。
様々な変化を、本発明の範囲から逸脱することなく、上記の構成およびプロセスにおいて行うことできるので、上記の説明に含まれるすべての事項は、例示として解釈されるものであり、限定する意味で解釈されるものではない。
尚、本願の発明の好ましい態様には、以下の各事項が含まれる。
[事項1] ハンドルウエハ;
中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[事項2] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約30%である幅を有する、事項1に記載の構造体。
[事項3] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約40%である幅を有する、事項1に記載の構造体。
[事項4] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約80%である幅を有する、事項1に記載の構造体。
[事項5] 前記第1の軸対称領域は、形状がほぼ環状であり、そして空孔が優勢な真性点欠陥である第2のほぼ円柱状の領域をさらに含み、前記第2の領域は前記第1の領域の内側に向かって半径方向に位置する、事項2、3または4に記載の構造体。
[事項6] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長とほぼ等しい幅を有する、事項1に記載の構造体。
[事項7] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記層の前記中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、事項1に記載の構造体。
[事項8] 前記第1の軸対称領域は前記層の半径長の少なくとも約25%である幅を有する、事項7に記載の構造体。
[事項9] 前記第1の軸対称領域は前記層の半径長の少なくとも約50%である幅を有する、事項7に記載の構造体。
[事項10] シリコンの自己格子間原子が優勢な真性点欠陥である第2のほぼ環状の領域をさらに含み、前記第2の領域は前記第1の領域から外側に向かって半径方向に位置し、凝集した真性点欠陥を実質的に含まない、事項7、8または9に記載の構造体。
[事項11] 前記第1の軸対称領域は前記層の半径長とほぼ等しい幅を有する、事項7に記載の構造体。
[事項12] 前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離Dとの間にあるシリコンウエハの第1の領域を含む表面層、および前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを有してなり、
前記シリコンウエハは結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、空孔は、空孔のピーク密度が前記中央面またはその付近にあり、濃度が前記ハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有する、事項1に記載の構造体。
[事項13] 前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、および前記中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離Dまでのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含み、そして前記シリコンウエハは、Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度が前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%である、事項1に記載の構造体。
[事項14] 前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から約15マイクロメートル以下の距離D内に含まれるシリコンウエハの第1の領域からなる前表面層、および前記中央面および前表面層の間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを有してなり、そして前記バルク層は、実質的に均一な酸素濃度を有し、かつ結晶格子の空孔濃度を有し、その結果、前記シリコンウエハを800℃で4時間アニーリングし、その後、1000℃で16時間アニーリングすることから本質的になる酸素析出熱処理に前記シリコンウエハを供したときに、前記シリコンウエハは、前記バルク層における析出物のピーク密度が前記中央面またはその付近にあり、前記バルク層における析出物の濃度が前表面層の方向でほぼ低下する濃度プロファイルを有する酸素析出物を含有するようになる、事項1に記載の構造体。
[事項15] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離Dとの間にあるシリコンウエハの第1の領域を含む表面層、および前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを含むハンドルウエハであって、前記シリコンウエハは、結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、かつ空孔のピーク密度が前記中央面またはその付近にあり、そして空孔は、その濃度が前記ハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有することを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[事項16] Dは少なくとも約20マイクロメートルである、事項15に記載の構造体。
[事項17] Dは少なくとも約50マイクロメートルである、事項15に記載の構造体。
[事項18] 前記ハンドルウエハ表面から3マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約50%である、事項15、16または17に記載の構造体。
[事項19] 前記ハンドルウエハ表面から10マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約80%である、事項15、16または17に記載の構造体。
[事項20] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、事項15、16または17に記載の構造体。
[事項21] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は、前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに層の半径長の少なくとも約40%である幅を有する、事項20に記載の構造体。
[事項22] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記層の前記中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、事項20に記載の構造体。
[事項23] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前記中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離Dまでのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含み、そして前記シリコンウエハは、Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度が前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[事項24] Dは少なくとも約20マイクロメートルである、事項23に記載の構造体。
[事項25] Dは少なくとも約50マイクロメートルである、事項23に記載の構造体。
[事項26] Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約80%である、事項23、24または25に記載の構造体。
[事項27] Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約90%である、事項23、24または25に記載の構造体。
[事項28] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、事項23、24または25に記載の構造体。
[事項29] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約40%である幅を有する、事項23、24または25に記載の構造体。
[事項30] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は層の中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、事項28に記載の構造体。
また、本発明は好ましい態様として以下も含む。
[態様1] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離Dとの間にあるシリコンウエハの第1の領域を含む表面層、および前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層を有するチョクラルスキー単結晶シリコンウエハを含むハンドルウエハであって、前記シリコンウエハは、結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、かつ空孔のピーク密度が前記中央面またはその付近にあり、そして空孔は、その濃度が前記ハンドルウエハの前表面の方向でピーク密度の位置からほぼ低下する濃度プロファイルを有することを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[態様1] Dは少なくとも約20マイクロメートルである、態様1に記載の構造体。
[態様2] Dは少なくとも約50マイクロメートルである、態様1に記載の構造体。
[態様3] 前記ハンドルウエハ表面から3マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約50%である、態様1〜3のいずれかに記載の構造体。
[態様4] 前記ハンドルウエハ表面から10マイクロメートルよりも大きな距離における格子間酸素濃度が前記バルク層の格子間酸素濃度の少なくとも約80%である、態様1〜3のいずれかに記載の構造体。
[態様5] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、態様1〜3のいずれかに記載の構造体。
[態様6] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は、前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに層の半径長の少なくとも約40%である幅を有する、態様6に記載の構造体。
[態様7] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記層の前記中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、態様6に記載の構造体。
[態様8] 一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面、前表面と後表面との間にある中央面、前表面および後表面を結ぶ周囲縁、前記中央面の方向で測定されたときに前表面から少なくとも約10マイクロメートルの距離Dまでのシリコンウエハの領域を含み、かつ格子間酸素を含有するデニューデッドゾーンを有するチョクラルスキー単結晶シリコンウエハを含み、そして前記シリコンウエハは、Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度が前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするハンドルウエハ;
単結晶シリコンデバイス層;および
前記ハンドルウエハと前記デバイス層との間にある絶縁層
を有してなるシリコン・オン・インシュレーター構造体。
[態様9] Dは少なくとも約20マイクロメートルである、態様9に記載の構造体。
[態様10] Dは少なくとも約50マイクロメートルである、態様9に記載の構造体。
[態様11] Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約80%である、態様9〜11のいずれかに記載の構造体。
[態様12] Dの約1/2に等しい距離において前記デニューデッドゾーンにおける格子間酸素濃度は前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約90%である、態様9〜11のいずれかに記載の構造体。
[態様13] 前記デバイス層は、中心軸、周囲縁、前記中心軸から前記周囲縁まで伸びる半径、および凝集した真性点欠陥を実質的に含まない第1の軸対称領域を有する、態様9〜11のいずれかに記載の構造体。
[態様14] シリコンの自己格子間原子が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は前記デバイス層の前記周囲縁から内側に向かって半径方向に伸び、前記周囲縁から前記中心軸に向かって半径方向に測定されたときに前記層の半径長の少なくとも約40%である幅を有する、態様9〜11のいずれかに記載の構造体。
[態様15] 空孔が前記第1の軸対称領域における優勢な真性点欠陥であり、前記第1の軸対称領域は層の中心軸を含むか、または前記層の半径に沿って測定されたときに少なくとも約15mmの幅を有する、態様14に記載の構造体。

Claims (3)

  1. 中心軸と、周囲縁と、前記中心軸から前記周囲縁まで伸びる半径と、空孔が優勢であり、凝集した空孔欠陥を実質的に含まない第1の軸対称領域とを含む単結晶シリコンデバイス層であって、前記第1の軸対称領域が、前記デバイス層の前記中心軸を含み且つ前記中心軸から前記周囲縁に向かって半径方向に測定したときに前記デバイス層の少なくとも約7.5%の幅を有するデバイス層;
    単結晶シリコンハンドルウエハ;および
    前記ハンドルウエハと前記デバイス層との間にある絶縁層;
    を有し、
    前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面と、前表面と後表面との間にある中央面と、前表面および後表面を結ぶ周囲縁と、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にあるシリコンウエハの第1の領域を含む表面層と、前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層とを更に含み、
    前記シリコンウエハが結晶格子の空孔の一様でない分布を有し、前記バルク層における空孔濃度が前記表面層における空孔濃度よりも大きく、前記表面層が酸素析出物を含まない材料からなるデニューデッドゾーンを有し、かつ前記バルク層が酸素クラスターまたは酸素析出物を有し、前記酸素クラスターまたは前記酸素析出物の濃度が主に空孔濃度に依存することを特徴とするシリコン・オン・インシュレーター構造体。
  2. 中心軸と、周囲縁と、前記中心軸から前記周囲縁まで伸びる半径と、空孔が優勢であり、凝集した空孔欠陥を実質的に含まない第1の軸対称領域とを含む単結晶シリコンデバイス層であって、前記第1の軸対称領域が、前記デバイス層の前記中心軸を含み且つ前記中心軸から前記周囲縁に向かって半径方向に測定したときに前記デバイス層の少なくとも約7.5%の幅を有するデバイス層;
    単結晶シリコンハンドルウエハ;および
    前記ハンドルウエハと前記デバイス層との間にある絶縁層;
    を有し、
    前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面と、前表面と後表面との間にある中央面と、前表面および後表面を結ぶ周囲縁と、前表面から前記中央面に向かって測定されたときに前表面と少なくとも約10マイクロメートルの距離D1との間にある、シリコンウエハの第1の領域を含み、且つ格子間酸素を含むデニューデッドゾーンとを更に含み、
    前記シリコンウエハは、D1の約2分の1に等しい距離における前記デニューデッドゾーンの格子間酸素濃度が、前記デニューデッドゾーンにおける格子間酸素の最大濃度の少なくとも約75%であることを特徴とするシリコン・オン・インシュレーター構造体。
  3. 中心軸と、周囲縁と、前記中心軸から前記周囲縁まで伸びる半径と、空孔が優勢であり、凝集した空孔欠陥を実質的に含まない第1の軸対称領域とを含む単結晶シリコンデバイス層であって、前記第1の軸対称領域が、前記デバイス層の前記中心軸を含み且つ前記中心軸から前記周囲縁に向かって半径方向に測定したときに前記デバイス層の少なくとも約7.5%の幅を有するデバイス層;
    単結晶シリコンハンドルウエハ;および
    前記ハンドルウエハと前記デバイス層との間にある絶縁層;
    を有し、
    前記ハンドルウエハは、一方がシリコンウエハの前表面であり、他方がシリコンウエハの後表面である2つのほぼ平行な主表面と、前表面と後表面との間にある中央面と、前表面および後表面を結ぶ周囲縁と、前表面から約15ミクロン以下の距離D2以内である前記シリコンウエハの第1領域から成る表面層と、前記中央面と前記第1の領域との間にあるシリコンウエハの第2の領域を含むバルク層とを更に含み、
    前記バルク層は、実質的に均一な酸素濃度を有し、かつ結晶格子の空孔濃度であって、前記シリコンウエハが、前記バルク層における酸素析出物の密度のピークが前記中央面またはその付近にあり、前記バルク層における酸素析出物の濃度が前記表面層の方向に向いて概して減少する濃度プロファイルを有する酸素析出物を含むような結晶格子の空孔濃度を有することを特徴とするシリコン・オン・インシュレーター構造体。
JP2014038170A 1998-09-02 2014-02-28 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体 Expired - Lifetime JP5995888B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9890298P 1998-09-02 1998-09-02
US60/098,902 1998-09-02

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009023974A Division JP5753649B2 (ja) 1998-09-02 2009-02-04 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体

Publications (2)

Publication Number Publication Date
JP2014135498A JP2014135498A (ja) 2014-07-24
JP5995888B2 true JP5995888B2 (ja) 2016-09-21

Family

ID=22271475

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2000568105A Pending JP2002524845A (ja) 1998-09-02 1999-08-31 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体
JP2009023974A Expired - Fee Related JP5753649B2 (ja) 1998-09-02 2009-02-04 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体
JP2014038170A Expired - Lifetime JP5995888B2 (ja) 1998-09-02 2014-02-28 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2000568105A Pending JP2002524845A (ja) 1998-09-02 1999-08-31 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体
JP2009023974A Expired - Fee Related JP5753649B2 (ja) 1998-09-02 2009-02-04 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体

Country Status (7)

Country Link
US (5) US6236104B1 (ja)
EP (1) EP1114454A2 (ja)
JP (3) JP2002524845A (ja)
KR (1) KR100581305B1 (ja)
CN (1) CN1155074C (ja)
TW (1) TW436861B (ja)
WO (1) WO2000013211A2 (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503594B2 (en) * 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
US6379642B1 (en) * 1997-04-09 2002-04-30 Memc Electronic Materials, Inc. Vacancy dominated, defect-free silicon
WO1998045509A1 (en) 1997-04-09 1998-10-15 Memc Electronic Materials, Inc. Low defect density silicon
DE69901115T2 (de) * 1998-06-26 2002-12-19 Memc Electronic Materials Verfahren zur herstellung fehlerfreier siliziumkristalle von willkürlichem grossen durchmesser
WO2000013211A2 (en) * 1998-09-02 2000-03-09 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US7079241B2 (en) * 2000-04-06 2006-07-18 Invitrogen Corp. Spatial positioning of spectrally labeled beads
US6312516B2 (en) 1998-10-14 2001-11-06 Memc Electronic Materials, Inc. Process for preparing defect free silicon crystals which allows for variability in process conditions
JP3904832B2 (ja) * 1998-10-14 2007-04-11 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 結晶成長導入欠陥を実質的に有さないエピタキシャルシリコンウエハ
JP4875800B2 (ja) * 1998-10-14 2012-02-15 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 単結晶シリコンウエハの製造方法
JP4233651B2 (ja) * 1998-10-29 2009-03-04 信越半導体株式会社 シリコン単結晶ウエーハ
US20030051656A1 (en) 1999-06-14 2003-03-20 Charles Chiun-Chieh Yang Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
US6391662B1 (en) 1999-09-23 2002-05-21 Memc Electronic Materials, Inc. Process for detecting agglomerated intrinsic point defects by metal decoration
KR100745311B1 (ko) * 1999-09-23 2007-08-01 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 냉각 속도를 제어함으로써 단결정 실리콘을 성장시키는초크랄스키 방법
US6635587B1 (en) 1999-09-23 2003-10-21 Memc Electronic Materials, Inc. Method for producing czochralski silicon free of agglomerated self-interstitial defects
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi
US6339016B1 (en) 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
US6599815B1 (en) 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US7105050B2 (en) 2000-11-03 2006-09-12 Memc Electronic Materials, Inc. Method for the production of low defect density silicon
US6858307B2 (en) 2000-11-03 2005-02-22 Memc Electronic Materials, Inc. Method for the production of low defect density silicon
JP4720058B2 (ja) 2000-11-28 2011-07-13 株式会社Sumco シリコンウェーハの製造方法
JP5045710B2 (ja) * 2000-11-28 2012-10-10 株式会社Sumco シリコンウェーハの製造方法
US7008874B2 (en) * 2000-12-19 2006-03-07 Memc Electronics Materials, Inc. Process for reclaiming semiconductor wafers and reclaimed wafers
KR100854186B1 (ko) 2001-01-26 2008-08-26 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 산화 유도된 적층 결함을 실질적으로 포함하지 않는베이컨시 지배 코어를 갖는 낮은 결함 밀도의 실리콘
US6743495B2 (en) 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
JP2004537161A (ja) * 2001-04-11 2004-12-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 高抵抗率czシリコンにおけるサーマルドナー生成の制御
CN100446196C (zh) * 2001-06-22 2008-12-24 Memc电子材料有限公司 通过离子注入产生具有本征吸除的绝缘体衬底硅结构的方法
EP1710830A3 (en) * 2001-06-22 2007-11-28 MEMC Electronic Materials, Inc. Silicon on insulator structure having intrinsic gettering
EP1983561A2 (en) * 2001-07-10 2008-10-22 Shin-Etsu Handotai Company Limited Silicon epitaxial wafer manufacturing method and a silicon epitaxial wafer manufactured accordingly
US6998353B2 (en) * 2001-11-05 2006-02-14 Ibis Technology Corporation Active wafer cooling during damage engineering implant to enhance buried oxide formation in SIMOX wafers
US6808781B2 (en) * 2001-12-21 2004-10-26 Memc Electronic Materials, Inc. Silicon wafers with stabilized oxygen precipitate nucleation centers and process for making the same
US7201800B2 (en) * 2001-12-21 2007-04-10 Memc Electronic Materials, Inc. Process for making silicon wafers with stabilized oxygen precipitate nucleation centers
CN100345263C (zh) * 2001-12-21 2007-10-24 Memc电子材料有限公司 具有氮/碳稳定的氧沉淀物成核中心的硅片及其制造方法
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
KR100745309B1 (ko) 2002-04-10 2007-08-01 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 이상적인 산소 침전 실리콘 웨이퍼에서 디누드 구역깊이를 조절하기 위한 방법
JP2004172391A (ja) * 2002-11-20 2004-06-17 Sumitomo Mitsubishi Silicon Corp シリコンウェーハおよびその製造方法
JP2007500435A (ja) * 2003-07-29 2007-01-11 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 共注入と熱アニールによって特性の改善された薄層を得るための方法
DE102004021113B4 (de) * 2004-04-29 2006-04-20 Siltronic Ag SOI-Scheibe und Verfahren zu ihrer Herstellung
DE102004041378B4 (de) * 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Sumco Soiウェーハの製造方法
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
US7919815B1 (en) * 2005-02-24 2011-04-05 Saint-Gobain Ceramics & Plastics, Inc. Spinel wafers and methods of preparation
WO2006125069A2 (en) * 2005-05-19 2006-11-23 Memc Electronic Materials, Inc. A high resistivity silicon structure and a process for the preparation thereof
US7422796B2 (en) 2005-07-19 2008-09-09 E. I. Du Pont De Nemours And Company Film structures having improved oxygen transmission
FR2890662B1 (fr) * 2005-09-14 2008-09-19 St Microelectronics Sa Procede d'epitaxie a faible budget thermique et son utilisation
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
KR20110042391A (ko) * 2006-03-03 2011-04-26 고쿠리츠다이가쿠호진 니이가타 다이가쿠 실리콘 웨이퍼 내에 존재하는 원자 공공의 정량 평가 장치 및 방법
FR2899380B1 (fr) * 2006-03-31 2008-08-29 Soitec Sa Procede de revelation de defauts cristallins dans un substrat massif.
US7566951B2 (en) * 2006-04-21 2009-07-28 Memc Electronic Materials, Inc. Silicon structures with improved resistance to radiation events
JP5138678B2 (ja) 2006-05-19 2013-02-06 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド Cz成長中のシリコン単結晶側表面から誘起される凝集点欠陥および酸素クラスターの形成制御
US7575988B2 (en) * 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
FR2903808B1 (fr) 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
FR2903809B1 (fr) * 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP5276347B2 (ja) * 2007-07-03 2013-08-28 国立大学法人 新潟大学 シリコンウェーハ中に存在する原子空孔の定量評価装置、その方法、シリコンウェーハの製造方法、及び薄膜振動子
US7895548B2 (en) 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US20090108408A1 (en) * 2007-10-29 2009-04-30 Synopsys, Inc. Method for Trapping Implant Damage in a Semiconductor Substrate
US9472423B2 (en) 2007-10-30 2016-10-18 Synopsys, Inc. Method for suppressing lattice defects in a semiconductor substrate
US8195884B2 (en) * 2008-09-18 2012-06-05 International Business Machines Corporation Network on chip with caching restrictions for pages of computer memory
US8618554B2 (en) 2010-11-08 2013-12-31 International Business Machines Corporation Method to reduce ground-plane poisoning of extremely-thin SOI (ETSOI) layer with thin buried oxide
WO2012088710A1 (zh) 2010-12-27 2012-07-05 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
CN102168314B (zh) * 2011-03-23 2012-05-30 浙江大学 直拉硅片的内吸杂工艺
FR2977974B1 (fr) 2011-07-13 2014-03-07 Soitec Silicon On Insulator Procede de mesure de defauts dans un substrat de silicium
FR2986106B1 (fr) 2012-01-20 2014-08-22 Soitec Silicon On Insulator Procede de fabrication de substrats semi-conducteur, et substrats semi-conducteur
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
US9029243B2 (en) * 2012-10-08 2015-05-12 Infineon Technologies Ag Method for producing a semiconductor device and field-effect semiconductor device
US9312120B2 (en) * 2014-08-29 2016-04-12 Infineon Technologies Ag Method for processing an oxygen containing semiconductor body
US11710656B2 (en) 2019-09-30 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor-on-insulator (SOI) substrate
DE102020107236B4 (de) * 2019-09-30 2023-05-04 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum herstellen eines halbleiter-auf-isolator(soi)-substrats

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583375B2 (ja) 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
JPS5680139A (en) 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
JPS59119822A (ja) 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS59119842A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
US4548654A (en) 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4505759A (en) 1983-12-19 1985-03-19 Mara William C O Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals
JPS61219795A (ja) * 1985-03-25 1986-09-30 Mitsubishi Metal Corp 析出核の形成速度が速いシリコン単結晶ウエハおよびその製造法
JPS62105998A (ja) 1985-10-31 1987-05-16 Sony Corp シリコン基板の製法
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US4851358A (en) 1988-02-11 1989-07-25 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing
US4981549A (en) 1988-02-23 1991-01-01 Mitsubishi Kinzoku Kabushiki Kaisha Method and apparatus for growing silicon crystals
US5264189A (en) 1988-02-23 1993-11-23 Mitsubishi Materials Corporation Apparatus for growing silicon crystals
JPH01242500A (ja) 1988-03-25 1989-09-27 Mitsubishi Metal Corp シリコン基板の製造方法
JPH0232535A (ja) 1988-07-21 1990-02-02 Kyushu Electron Metal Co Ltd 半導体デバイス用シリコン基板の製造方法
US5194395A (en) * 1988-07-28 1993-03-16 Fujitsu Limited Method of producing a substrate having semiconductor-on-insulator structure with gettering sites
JPH02180789A (ja) 1989-01-05 1990-07-13 Kawasaki Steel Corp Si単結晶の製造方法
JPH039078A (ja) 1989-06-05 1991-01-16 Komatsu Ltd 斜板式ピストンモータ
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH03185831A (ja) 1989-12-15 1991-08-13 Komatsu Denshi Kinzoku Kk 半導体装置の製造方法
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
JPH04108682A (ja) 1990-08-30 1992-04-09 Fuji Electric Co Ltd 化合物半導体単結晶製造装置および製造方法
IT1242014B (it) 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JP2613498B2 (ja) 1991-03-15 1997-05-28 信越半導体株式会社 Si単結晶ウエーハの熱処理方法
JP3016897B2 (ja) 1991-03-20 2000-03-06 信越半導体株式会社 シリコン単結晶の製造方法及び装置
JPH04294540A (ja) 1991-03-25 1992-10-19 Nippon Steel Corp 半導体の製造方法
JP2758093B2 (ja) 1991-10-07 1998-05-25 信越半導体株式会社 半導体ウェーハの製造方法
JP2726583B2 (ja) 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JPH05155700A (ja) 1991-12-04 1993-06-22 Nippon Steel Corp 積層欠陥発生核を有するゲッタリングウエハの製造方法および同方法により製造されたシリコンウエハ
US5296047A (en) 1992-01-28 1994-03-22 Hewlett-Packard Co. Epitaxial silicon starting material
JPH0684925A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
DE4490103T1 (de) 1993-01-06 1997-07-24 Nippon Steel Corp Verfahren und Vorrichtung zum Vorherbestimmen der Kristallqualität eines Halbleiter- Einkristalls
KR0139730B1 (ko) 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US5401669A (en) 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
US5659192A (en) 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JPH07106512A (ja) * 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたsimox処理方法
IT1280041B1 (it) 1993-12-16 1997-12-29 Wacker Chemitronic Procedimento per il tiraggio di un monocristallo di silicio
DE4414947C2 (de) 1993-12-16 1998-12-17 Wacker Siltronic Halbleitermat Verfahren zum Ziehen eines Einkristalls aus Silicium
JP2725586B2 (ja) 1993-12-30 1998-03-11 日本電気株式会社 シリコン基板の製造方法
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
JP2895743B2 (ja) 1994-03-25 1999-05-24 信越半導体株式会社 Soi基板の製造方法
US5474020A (en) 1994-05-06 1995-12-12 Texas Instruments Incorporated Oxygen precipitation control in czochralski-grown silicon cyrstals
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3458342B2 (ja) 1994-06-03 2003-10-20 コマツ電子金属株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JP2874834B2 (ja) 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH0845944A (ja) 1994-07-29 1996-02-16 Sumitomo Sitix Corp シリコンウェーハの製造方法
JPH0845947A (ja) 1994-08-03 1996-02-16 Nippon Steel Corp シリコン基板の熱処理方法
JP3285111B2 (ja) 1994-12-05 2002-05-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法
US5611855A (en) 1995-01-31 1997-03-18 Seh America, Inc. Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth
US5487355A (en) * 1995-03-03 1996-01-30 Motorola, Inc. Semiconductor crystal growth method
US5788763A (en) 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
US5593494A (en) 1995-03-14 1997-01-14 Memc Electronic Materials, Inc. Precision controlled precipitation of oxygen in silicon
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JP2826589B2 (ja) 1995-03-30 1998-11-18 住友シチックス株式会社 単結晶シリコン育成方法
JPH08293589A (ja) * 1995-04-21 1996-11-05 Hitachi Ltd 半導体基板および半導体装置
JP3085146B2 (ja) 1995-05-31 2000-09-04 住友金属工業株式会社 シリコン単結晶ウェーハおよびその製造方法
JPH08337490A (ja) 1995-06-09 1996-12-24 Shin Etsu Handotai Co Ltd 結晶欠陥の少ないシリコン単結晶及びその製造方法
JP3006669B2 (ja) 1995-06-20 2000-02-07 信越半導体株式会社 結晶欠陥の均一なシリコン単結晶の製造方法およびその製造装置
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Soi基板およびその製造方法
JPH0982726A (ja) * 1995-09-12 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP3381816B2 (ja) 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JP4020987B2 (ja) 1996-01-19 2007-12-12 信越半導体株式会社 ウエーハ周辺部に結晶欠陥がないシリコン単結晶およびその製造方法
DE19613282A1 (de) 1996-04-03 1997-10-09 Leybold Ag Vorrichtung zum Ziehen von Einkristallen
JPH09326396A (ja) * 1996-06-04 1997-12-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5779791A (en) * 1996-08-08 1998-07-14 Memc Electronic Materials, Inc. Process for controlling thermal history of Czochralski-grown silicon
JPH1084101A (ja) * 1996-09-06 1998-03-31 Shin Etsu Handotai Co Ltd Soi基板の作製方法およびsoi基板
JPH10152395A (ja) 1996-11-21 1998-06-09 Komatsu Electron Metals Co Ltd シリコン単結晶の製造方法
KR100240023B1 (ko) 1996-11-29 2000-01-15 윤종용 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼
EP0954018B1 (en) 1996-12-03 2010-02-17 Sumco Corporation Method for manufacturing semiconductor silicon epitaxial wafer and semiconductor device
JPH10223497A (ja) * 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
US6503594B2 (en) * 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
SG64470A1 (en) 1997-02-13 1999-04-27 Samsung Electronics Co Ltd Methods of manufacturing monocrystalline silicon ingots and wafers by controlling pull rate profiles in a hot zone furnace and ingots and wafers manufactured thereby
US6045610A (en) 1997-02-13 2000-04-04 Samsung Electronics Co., Ltd. Methods of manufacturing monocrystalline silicon ingots and wafers by controlling pull rate profiles in a hot zone furnance
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
WO1998045509A1 (en) 1997-04-09 1998-10-15 Memc Electronic Materials, Inc. Low defect density silicon
US6379642B1 (en) * 1997-04-09 2002-04-30 Memc Electronic Materials, Inc. Vacancy dominated, defect-free silicon
JP3449729B2 (ja) * 1997-04-09 2003-09-22 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 単結晶シリコンウエハを製造する方法
JPH1126390A (ja) * 1997-07-07 1999-01-29 Kobe Steel Ltd 欠陥発生防止方法
JPH1179889A (ja) 1997-07-09 1999-03-23 Shin Etsu Handotai Co Ltd 結晶欠陥が少ないシリコン単結晶の製造方法、製造装置並びにこの方法、装置で製造されたシリコン単結晶とシリコンウエーハ
JP3144631B2 (ja) 1997-08-08 2001-03-12 住友金属工業株式会社 シリコン半導体基板の熱処理方法
TW429478B (en) 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JP3346249B2 (ja) 1997-10-30 2002-11-18 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
JP2998724B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 張り合わせsoi基板の製造方法
JPH11150119A (ja) 1997-11-14 1999-06-02 Sumitomo Sitix Corp シリコン半導体基板の熱処理方法とその装置
JP3596257B2 (ja) 1997-11-19 2004-12-02 三菱住友シリコン株式会社 シリコン単結晶ウェーハの製造方法
JP3634133B2 (ja) 1997-12-17 2005-03-30 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法及びシリコン単結晶ウエーハ
JP4147599B2 (ja) 1997-12-26 2008-09-10 株式会社Sumco シリコン単結晶及びその製造方法
JP3627498B2 (ja) 1998-01-19 2005-03-09 信越半導体株式会社 シリコン単結晶の製造方法
JP3955375B2 (ja) 1998-01-19 2007-08-08 信越半導体株式会社 シリコン単結晶の製造方法およびシリコン単結晶ウエーハ
US6077343A (en) 1998-06-04 2000-06-20 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer having few defects wherein nitrogen is doped and a method for producing it
WO2000008677A1 (en) * 1998-08-05 2000-02-17 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
WO2000013211A2 (en) * 1998-09-02 2000-03-09 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
DE69928434T2 (de) * 1998-09-02 2006-07-27 Memc Electronic Materials, Inc. Wärmebehandelte siliziumplättchen mit verbesserter eigengetterung
US6336968B1 (en) * 1998-09-02 2002-01-08 Memc Electronic Materials, Inc. Non-oxygen precipitating czochralski silicon wafers
JP3904832B2 (ja) * 1998-10-14 2007-04-11 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 結晶成長導入欠陥を実質的に有さないエピタキシャルシリコンウエハ
DE10006589A1 (de) * 1999-05-26 2000-12-07 Samsung Electronics Co Ltd Czochralski-Zugvorrichtungen und Zugverfahren zum Herstellen von monokristallinen Siliziumblöcken
KR100854186B1 (ko) * 2001-01-26 2008-08-26 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 산화 유도된 적층 결함을 실질적으로 포함하지 않는베이컨시 지배 코어를 갖는 낮은 결함 밀도의 실리콘

Also Published As

Publication number Publication date
TW436861B (en) 2001-05-28
US20050130394A1 (en) 2005-06-16
JP5753649B2 (ja) 2015-07-22
WO2000013211A9 (en) 2000-06-02
US6849901B2 (en) 2005-02-01
JP2009147357A (ja) 2009-07-02
CN1321336A (zh) 2001-11-07
WO2000013211A2 (en) 2000-03-09
US6342725B2 (en) 2002-01-29
EP1114454A2 (en) 2001-07-11
US20010030348A1 (en) 2001-10-18
US6236104B1 (en) 2001-05-22
US20020113265A1 (en) 2002-08-22
KR100581305B1 (ko) 2006-05-22
US20080020168A1 (en) 2008-01-24
KR20010085752A (ko) 2001-09-07
CN1155074C (zh) 2004-06-23
JP2014135498A (ja) 2014-07-24
JP2002524845A (ja) 2002-08-06
WO2000013211A3 (en) 2000-09-08

Similar Documents

Publication Publication Date Title
JP5995888B2 (ja) 欠陥密度が低い単結晶シリコンから得られるシリコン・オン・インシュレーター構造体
JP4322859B2 (ja) 低欠陥密度の理想的酸素析出シリコン
JP4405083B2 (ja) 理想的な酸素析出シリコンウエハの製造方法
JP4681063B2 (ja) 内部ゲッタリング性の改良された熱アニーリングされたウエハ
JP4477569B2 (ja) 低欠陥密度の空孔優勢シリコンウエハおよびインゴット
JP4875800B2 (ja) 単結晶シリコンウエハの製造方法
JP3904832B2 (ja) 結晶成長導入欠陥を実質的に有さないエピタキシャルシリコンウエハ
JP2004533125A (ja) イオン注入によるイントリンシックゲッタリングを有するシリコン・オン・インシュレータ構造体を製造する方法
JP2003524874A (ja) 非酸素析出性のチョクラルスキーシリコンウエハ
EP1713121A2 (en) Silicon on insulator structure from low defect density single crystal silicon

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160823

R150 Certificate of patent or registration of utility model

Ref document number: 5995888

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

EXPY Cancellation because of completion of term