KR20100036155A - 실리콘 웨이퍼 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 게더링 사이트(gettering site)를 충분히 증대시켜 후속 고온 공정에 기인하여 발생되는 결정결함들을 방지할 수 있는 실리콘 웨이퍼를 제공하기 위한 것으로, 이를 위해 본 발명은 전면으로부터 일정 깊이에 형성된 제1 디누드존과, 상기 제1 디누드존으로부터 후면 사이의 영역에 형성된 벌크영역을 포함하고, 상기 제1 디누드존은 상기 전면으로부터 20~80㎛의 깊이에 형성된 실리콘 웨이퍼를 제공한다.
웨이퍼, BMD, 어닐링 처리, 디누드존, 산소농도, 환형성 결정결함

Description

실리콘 웨이퍼 및 그의 제조방법{SILICON WAFER AND FABRICATION METHOD THEREOF}
본 발명은 반도체 제조 기술에 관한 것으로, 더욱 상세하게는 실리콘 웨이퍼 및 그의 제조방법에 관한 것이다.
일반적으로, 대부분의 고전압 소자인 NMOS 트랜지스터 또는 PMOS 트랜지스터의 웰(well) 깊이는 보통 기판 표면으로부터 대략 5~10㎛ 정도로 형성된다. 5~10㎛ 정도의 웰 깊이의 도핑 프로파일(doping profile)을 얻기 위해서는 이온주입공정(ion implantation)만으로는 구현하기 어렵다. 이 때문에 이온주입공정 후 고온의 과도한 열처리공정을 이용한 도펀트 확산(dopant diffusion)이 반드시 요구된다.
그러나, 고온의 과도한 열처리공정으로 인해 실리콘 벌크에서 산소 침전(oxygen precipitation)이 완벽하게 이루어지지 않는다. 이러한 완벽하지 못한 산소 침전으로 인해 STI(Shallow Trench Isolation) 식각 후 실리콘 기판에서 환형성 실리콘 전위(silicon dislocation)와 같은 결정결함(crystal defect)들이 발생 하게 된다.
이러한 결정결함들은 제품의 수율을 저하시키고, 고전압 소자의 문턱전압 및 SRAM 대기모드시 누설전류 균일성과 같은 전기적인 파라미터(electrical parameter) 특성들을 저하시킨다. 더욱이, 이러한 결정결함들은 반도체 제조 공정상 반드시 필요한 특정공정에서 진행하는 이물 검사시 수많은 결함들에 대한 검사 및 분석시간을 증가시켜 전체 반도체 소자의 제조 공정 시간을 증가시키는 문제점을 유발시킨다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 게더링 사이트(gettering site)를 충분히 증대시켜 후속 고온 공정에 기인하여 발생되는 결정결함들을 방지할 수 있는 실리콘 웨이퍼를 제공하는데 그 목적이 있다.
둘째, 본 발명은 벌크영역 내에서 높고 균일한 BMD(Bulk Micro Defect) 밀도(density)를 갖는 실리콘 웨이퍼를 제공하는데 다른 목적이 있다.
셋째, 본 발명은 게더링 사이트를 충분히 증대시켜 후속 고온 공정에 기인하여 발생되는 결정결함들을 방지할 수 있는 실리콘 웨이퍼의 제조방법을 제공하는데 또 다른 목적이 있다.
넷째, 본 발명은 벌크영역 내에서 높고 균일한 BMD 밀도를 갖는 실리콘 웨이퍼의 제조방법을 제공하는데 또 다른 목적이 있다.
다섯째, 본 발명은 상기한 실리콘 웨이퍼를 이용하여 제조된 반도체 소자를 제공하는데 또 다른 목적이 있다.
여섯째, 본 발명은 상기한 실리콘 웨이퍼의 제조방법을 이용한 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 전면으로부터 일정 깊이에 형성된 제1 디누드존과, 상기 제1 디누드존으로부터 후면 사이의 영역에 형성된 벌크영역을 포함하고, 상기 제1 디누드존은 상기 전면으로부터 20~80㎛의 깊이에 형성된 실리콘 웨이퍼를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 전면으로부터 일정 깊이에 형성된 제1 디누드존과, 상기 제1 디누드존으로부터 후면 사이의 영역에 형성된 벌크영역을 포함하고, 상기 벌크영역 내에서 산소농도가 상기 벌크영역 전체에 걸쳐 10% 편차 범위 내에서 균일한 분포를 갖는 실리콘 웨이퍼를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 디누드존과 벌크영역이 형성된 실리콘 웨이퍼를 준비하는 단계와, 상기 실리콘 웨이퍼를 제1 온도에서 가열하여 상기 벌크영역 내에 석출물의 핵을 추가 생성하는 동시에 석출물을 형성시키는 제1 어닐링 처리를 실시하는 단계와, 상기 실리콘 웨이퍼를 상기 제1 온도보다 높은 제2 온도에서 가열하여 상기 벌크영역 내에 형성된 석출물의 크기를 증대시키는 제2 어닐링 처리를 실시하는 단계를 포함하는 실리콘 웨이퍼의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 실리콘 웨이퍼를 준비하는 단계와, 상기 실리콘 웨이퍼를 제1 온도에서 가열하여 상기 실리콘 웨이퍼 내에 석출물의 핵을 생성하는 동시에 석출물을 형성시키는 제1 어닐링 처리를 실시하는 단계와, 상기 실리콘 웨이퍼를 상기 제1 온도보다 높은 제2 온도 에서 가열하여 상기 실리콘 웨이퍼 내에 형성된 석출물의 크기를 증대시키는 제2 어닐링 처리를 실시하는 단계를 포함하는 실리콘 웨이퍼의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 실리콘 웨이퍼를 준비하는 단계와, 상기 실리콘 웨이퍼를 퍼니스 장비의 내부로 로딩시키는 단계와, 상기 퍼니스 장비 내의 온도를 제1 온도로 상승시키는 단계와, 상기 실리콘 웨이퍼를 상기 제1 온도에서 가열하여 석출물을 형성하는 제1 어닐링 처리를 실시하는 단계와, 상기 퍼니스 장비 내의 온도를 상기 제1 온도보다 높은 제2 온도로 상승시키는 단계와, 상기 실리콘 웨이퍼를 상기 제2 온도에서 가열하여 석출물의 크기를 성장시켜 석출물의 밀도를 증가시키는 제2 어닐링 처리를 실시하는 단계와, 상기 퍼니스 장비 내의 온도를 상기 제1 온도로 강하시키는 단계와, 상기 실리콘 웨이퍼를 상기 퍼니스 장비로부터 언로딩시키는 단계를 포함하는 실리콘 웨이퍼의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 실리콘 웨이퍼에 대해 서로 다른 온도에서 2단계로 어닐링 처리를 실시함으로써 실리콘 웨이퍼 내에 게더링 사이트를 충분히 증대시켜 후속 고온 공정에 기인하여 실리콘 웨이퍼에 발생되는 결정결함들을 방지할 수 있다.
둘째, 본 발명에 의하면, 실리콘 웨이퍼에 대해 서로 다른 온도에서 2단계로 어닐링 처리를 실시함으로써 벌크영역 내에서 높은 BMD 밀도를 가지면서 전체 벌크영역 내에서 더욱 균일한 BMD 밀도 분포를 갖는 실리콘 웨이퍼를 제공할 수 있다.
셋째, 본 발명에 의하면, 실리콘 웨이퍼에 대해 서로 다른 온도에서 2단계로 어닐링 처리를 실시한 후 그 상부에 에피택셜 성장법(epitaxial growth)을 이용하여 에피층을 형성함으로써 특성이 우수한 에피층이 형성된 반도체 소자를 제공할 수 있다.
넷째, 본 발명에 의하면, 실리콘 웨이퍼에 대해 서로 다른 온도에서 2단계로 어닐링 처리를 실시하여 실리콘 웨이퍼 상에 스크린 산화막을 형성한 후, 이를 이온주입마스크로 이용한 이온주입공정을 실시하여 실리콘 웨이퍼 내에 웰을 형성함으로써 실리콘 웨이퍼 내에 충분한 게더링 사이트를 생성시켜 후속의 고온의 과도한 열공정에 기인한 열버짓(thermal budget)에 의해 결정결함들이 발생되는 것을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도면들에 있어서, 층(또는, 막) 및 영역들의 두께와 간격, 그리고 실리콘 웨이퍼 내에 산소원자, 석출물의 핵, 석출물을 포함하는 BMD 밀도는 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이다. 또한, 명세서 전체 걸쳐서, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층 및 영역을 나타낸다.
본 발명은 실리콘 웨이퍼에 대해 2단계 어닐링 처리를 이용하여 벌크영역 내에서 높은 BMD 밀도를 얻으면서 전체 벌크영역 내에서 더욱 균일한 BMD 밀도 분포를 구현할 수 있다. 이를 통해 벌크영역 내에 게더링 사이트를 충분히 증대시켜 후속 고온 공정에 기인하여 실리콘 웨이퍼에 발생되는 결정결함들을 방지할 수 있는 효과를 얻을 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 실리콘 웨이퍼(100)는 전면(101)으로부터 일정 깊이에 형성된 디누드존(Denuded Zone, DZ1)(이하, 제1 디누드존이라 함)과, 제1 디누드존(DZ1)으로부터 후면(102) 사이의 영역에 형성된 벌크영역(BK)을 포함한다. 또한, 실리콘 웨이퍼(100)는 후면(102)으로부터 전면(101) 방향으로 일정 깊이에 형성된 디누드존(DZ2)(이하, 제2 디누드존이라 함)을 더 포함할 수 있다.
제1 디누드존(DZ1)은 실리콘 웨이퍼(100)의 전면(101)으로부터 후면(102)방향으로 일정 깊이에 형성되고, 공공(vacancy)과 전위(dislocation)와 같은 결정결함이 없는 무결점영역(Defect Free Zone, DFZ)으로서, 그 깊이는 전면(101)으로부터 후면(102) 방향으로 20~80㎛의 깊이에 형성된다.
제2 디누드존(DZ2)은 제1 디누드존(DZ1)과 마찬가지로 무결점영역으로서, 실리콘 웨이퍼(100)의 후면(102)으로부터 전면(101) 방향으로 제1 디누드존(DZ1)과 동일한 깊이로 형성되거나 후면(102)의 연마 처리상태에 따라 제1 디누드존(DZ1)보다 얕은 깊이로 형성될 수도 있다. 즉, 실리콘 웨이퍼(100)의 전면(101)과 후면(102)이 모두 동일하게 경면연마된 경우에는 열처리에 의해 제1 및 제2 디누드존(DZ1, DZ2)이 모두 동일 깊이로 형성된다. 하지만, 전면(101)만 경면연마되고, 후면(102)이 경면연마되지 않는 경우 석출물이 후면(102)의 거칠기에 따라 후면(102)에 근접하게 생성되어 제2 디누드존(DZ2)은 제1 디누드존(DZ1)보다 얕게 형성되게 된다.
벌크영역(BK)은 제1 및 제2 디누드존(DZ1, DZ2) 사이에 형성되는 영역으로서, 게더링 역할을 할 수 있는 충분한 BMD(Bulk Micro-Defect, 103)가 전체 영역 내에서 균일하게 유지되도록 한다. 이때, BMD(103)는 석출물(precipitate)과 벌크 적층결함(Bulk Stacking Fault)을 포함한다. 또한, 벌크영역(BK) 내에서 BMD(103)는 후속 고온 공정(열처리) 등에 의해 웨이퍼의 표면으로 확산되는 금속계 오염물질들을 충분히 게더링(gettering)할 만큼 충분한 밀도를 갖도록 제어하는 것이 바람직하다. 바람직하게, 벌크영역(BK) 내에서 BMD(103) 밀도는 1×105~1×107ea/cm2로 유지되도록 한다. 더욱 바람직하게는 1×106~1×107ea/cm2로 유지되도록 한다. 또한, 벌크영역(BK) 내에서 산소농도는 산소 석출물과 밀접한 관련성을 가지며, 벌크영역(BK) 전체에 걸쳐 10% 편차 범위 내에서 균일한 분포를 갖도록 하는 것이 바람직하다. 이때, 산소농도는 10.5~13PPMA(Parts Per Million Atom)로 유지되도록 한다.
도 2는 본 발명의 실시예에 따른 실리콘 웨이퍼 제조방법을 도시한 흐름도이다.
도 2를 참조하면, 실리콘 웨이퍼(200)를 준비한다. 이때, 실리콘 웨이퍼(200)는 배어(bare) 웨이퍼일 수 있다. 실리콘 웨이퍼(200)는 다음 단계들로 형성할 수 있다. 먼저, 실리콘 단결정을 성장시킨 후, 성장된 실리콘 단결정을 웨이퍼 형태로 슬라이싱한다. 그런 다음, 슬라이싱된 웨이퍼의 측면을 라운딩하거나 표면을 식각하기 위한 에칭공정을 실시한 후 웨이퍼(200)의 전면(201)과 후면(202)을 경면연마한다. 이때, 실리콘 단결정은 널리 알려진 쵸크랄스키 방법으로 성장시킬 수 있다. 또한, 웨이퍼(200)의 경면연마는 후술하는 제1 및 제2 열처리 후 실시할 수도 있다.
이어서, 실리콘 웨이퍼(200)에 대해 제1 열처리를 실시한다. 제1 열처리에 의해 실리콘 웨이퍼(200)의 전면(201)과 후면(202)에 존재하는 산소 원자들(203)은 외부로 확산되어 제1 및 제2 디누드존(DZ1, DZ2)과 벌크영역(BK)이 형성된다. 이때, 제1 열처리는 급속 열처리(Rapid Thermal Processing, RTP) 또는 퍼니스(furnace) 장비를 이용한 어닐링(annealing) 처리일 수 있다. 바람직하게는 급속 열처리로 실시한다. 제1 열처리는 실리콘 웨이퍼(200)의 전면(201)과 후면(202)에 존재하는 산소 원자들(203)의 확산을 높이기 위해 아르곤 가스, 질소 가스, 암모니아 가스 또는 이들이 혼합된 혼합가스를 이용하여 고온에서 실시하는 것이 바람직하다. 제1 열처리를 급속 열처리로 실시하는 경우, 1050~1150℃의 온도에서 10~30초 동안 실시한다. 어닐링 처리로 실시하는 경우 1050~1150℃의 온도에서 100~300 분 동안 실시한다
이어서, 실리콘 웨이퍼(200)에 대해 제2 열처리를 실시한다. 제2 열처리에 의해 벌크영역(BK) 내에는 산소 원자들(203)이 뭉쳐 석출물의 핵(204)이 형성된다. 이때, 제2 열처리는 제1 열처리와 마찬가지로 급속 열처리 또는 어닐링 처리일 수 있다. 바람직하게는 급속 열처리로 실시한다. 그리고, 제2 열처리는 석출물의 핵(204)이 형성되는 것을 용이하게 하기 위해 아르곤 가스, 질소 가스, 암모니아 가스 또는 이들이 혼합된 혼합가스를 이용하여 제1 열처리때보다 낮은 저온에서 실시한다. 제2 열처리를 급속 열처리로 실시하는 경우, 950~1000℃의 온도에서 10~30초 동안 실시한다. 어닐링 처리로 실시하는 경우 950~1000℃의 온도에서 100~200분 동안 실시한다
이어서, 제2 열처리가 완료된 실리콘 웨이퍼(200)에 대해 제1 어닐링 처리를 실시한다. 제1 어닐링 처리는 퍼니스 장비를 이용하여 실시하며, 실리콘 웨이퍼(200)를 소정의 온도로 가열하여 벌크영역(BK) 내에 생성된 석출물의 핵(204)을 추가 생성하는 동시에 미세 석출물(205A)을 형성한다. 이때, 제1 어닐링 처리는 제2 열처리보다 낮은 온도에서 실시한다. 바람직하게, 제1 어닐링 처리는 750~800℃의 온도에서 100~180분 동안 실시한다. 또한, 제1 어닐링 처리는 산소 가스 분위기에서 실시한다.
이어서, 제1 어닐링 처리가 완료된 실리콘 웨이퍼(200)에 대해 제2 어닐링 처리를 실시한다. 제2 어닐링 처리는 제1 어닐링 처리와 마찬가지로 퍼니스 장비를 이용하여 실시한다. 제2 어닐링 처리는 제1 어닐링 처리보다 높은 온도에서 실리콘 웨이퍼(200)를 가열하여 미세 석출물(205A)의 크기를 증대시켜 크기가 증대된 석출물(205B)을 형성한다. 제2 어닐링 처리는 1000~1150℃의 온도에서 100~180분 동안 실시한다. 또한, 제2 어닐링 처리는 제1 어닐링 처리와 마찬가지로 산소 가스 분위기에서 실시한다.
구체적으로, 상기에서 제1 및 제2 어닐링 처리는 도 6과 같은 방법으로 진행할 수 있다.
도 6은 본 발명의 실시예에 따른 제1 및 제2 어닐링 처리방법을 도시한 도면이다.
도 6을 참조하면, 퍼니스 장비를 이용한 어닐링 처리방법은 제1 온도에서 산소(O2) 가스를 이용하여 실리콘 웨이퍼(200)를 어닐링하는 제1 어닐링 처리단계(Ⅱ)와, 제1 온도보다 높은 제2 온도에서 어닐링하는 제2 어닐링 처리단계(Ⅳ)를 포함한다. 이때, 제1 및 제2 어닐링 처리단계(Ⅱ, Ⅳ)는 각각 100~180분 동안 진행하는 것이 바람직하다.
또한, 본 발명의 실시예에 따른 어닐링 처리방법은 산화공정 및 열처리공정의 효과를 향상시키기 위해 제1 어닐링 처리단계(Ⅱ) 전 실리콘 웨이퍼(200)를 퍼니스 장비 내부로 로딩한 후 일정 시간동안 로딩온도에서 유지시키는 로딩단계(L)와 제2 어닐링 처리단계(Ⅳ) 후, 실리콘 웨이퍼(200)를 퍼니스 장비 외부로 언로딩(unloading) 하기 전 일정 시간동안 언로딩온도에서 유지시키는 언로딩단계(UL)를 더 포함할 수 있다.
로딩단계(L)에서 로딩온도는 제1 온도보다 낮은 온도를 갖는다. 바람직하게는 600~700℃이다. 또한, 로딩단계(L)에서는 가열장비 내부로 산소(O2) 가스가 공급되지 않는다. 이에 따라, 로딩단계(L)에서는 실리콘 웨이퍼(200)에 대한 산화가 일어나지 않는다. 언로딩단계(UL)에서 언로딩온도는 제1 온도와 동일한 온도를 갖는다. 바람직하게, 750~800℃로 한다. 또한, 언로딩단계(UL)에서는 산소(O2) 가스의 공급을 차단하고, 질소(N2) 가스만을 공급하여 사용한다. 이때, 질소 가스는 9~11slm로 공급할 수 있다.
또한, 본 발명의 실시예에 따른 어닐링 처리방법은 로딩단계(L)와 제1 어닐링 처리단계(Ⅱ) 사이에 로딩온도를 제1 온도로 상승시키는 제1 승온단계(Ⅰ)와, 제1 어닐링 처리단계(Ⅱ)와 제2 어닐링 처리단계(Ⅳ) 사이에 제1 온도를 제2 온도로 상승시키는 제2 승온단계(Ⅲ)를 포함한다. 제1 및 제2 승온단계(Ⅰ, Ⅲ)에서 분당 온도 상승이 너무 큰 경우 웨이퍼 구조 변형 등의 문제가 발생될 수 있다. 이에 따라, 제1 및 제2 승온단계(Ⅰ, Ⅲ)에서 온도 상승률(ramp up rate)은 5~8℃/min로 하는 것이 바람직하다.
또한, 본 발명의 실시예에 따른 어닐링 처리방법은 제2 어닐링 처리단계(Ⅳ)와 언로딩단계(UL) 사이에 제2 온도를 언로딩온도로 하강시키는 강온단계(Ⅴ)를 포함한다. 강온단계(Ⅴ)에서 온도 하강률(ramp down rate)은 2~4℃/min로 하는 것이 바람직하다.
본 발명의 실시예에 따른 어닐링 처리방법에서 실질적으로 대부분의 실리콘 웨이퍼(200)에 대한 열처리는 제1 및 제2 어닐링 처리단계(Ⅱ, Ⅳ)에서 이루어진다. 이때, 제1 및 제2 어닐링 처리단계(Ⅱ, Ⅳ)에서 산소 가스는 50~120sccm로 공급한다.
상기에서 도 6을 통해 설명된 어닐링 처리방법은 후술하는 본 발명의 다른 실시예에 따른 실리콘 웨이퍼의 제조방법의 제1 및 제2 어닐링 처리에 모두 적용할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 실리콘 웨이퍼의 제조방법을 설명하기 위해 도시한 흐름도이다.
도 3을 참조하면, 실리콘 웨이퍼(300)에 대해 열처리를 실시한다. 열처리에 의해 실리콘 웨이퍼(300)의 전면(301)과 후면(302)에 존재하는 산소 원자(303)들은 외부로 확산되어 제1 및 제2 디누드존(DZ1, DZ2)과 벌크영역(BK)이 형성된다. 이때, 열처리는 급속 열처리 또는 퍼니스 장비를 이용한 어닐링 처리일 수 있다. 바람직하게는 급속 열처리로 실시한다. 열처리는 실리콘 웨이퍼(300)의 전면(301)과 후면(302)에 존재하는 산소 원자들(303)의 확산을 높이기 위해 고온에서 실시하는 것이 바람직하다. 열처리를 급속 열처리로 실시하는 경우, 1050~1150℃의 온도에서 10~30초 동안 실시한다. 어닐링 처리로 실시하는 경우 1050~1150℃의 온도에서 100~200분 동안 실시한다
이어서, 실리콘 웨이퍼(300)에 대해 제1 어닐링 처리를 실시한다. 제1 어닐링 처리에 의해 벌크영역(BK) 내에는 산소 원자들(303)이 뭉쳐 석출물의 핵(304)이 형성된다. 제1 어닐링 처리는 퍼니스 장비를 이용하여 실시하며, 이전에 실시된 열 처리보다 낮은 온도에서 실시한다. 바람직하게, 제1 어닐링 처리는 750~800℃의 온도에서 100~180분 동안 실시한다. 또한, 제1 어닐링 처리는 산소 가스 분위기에서 실시한다.
이어서, 실리콘 웨이퍼(300)에 대해 제2 어닐링 처리를 실시한다. 제2 어닐링 처리는 제1 어닐링 처리와 마찬가지로 퍼니스 장비를 이용하여 실시한다. 제2 어닐링 처리는 제1 어닐링 처리보다 높은 온도에서 실리콘 웨이퍼(300)를 가열하여 석출물(305)를 형성한다. 제2 어닐링 처리는 1000~1150℃의 온도에서 100~180분 동안 실시한다. 또한, 제2 어닐링 처리는 제1 어닐링 처리와 마찬가지로 산소 가스 분위기에서 실시한다.
도 4는 본 발명의 또 다른 실시예에 따른 실리콘 웨이퍼의 제조방법을 설명하기 위해 도시한 흐름도이다. 도 4에 도시된 실리콘 웨이퍼의 제조방법에서는 제1 어닐링 처리를 수행하기 전에 실시하는 열처리가 도 3의 열처리보다 낮은 온도에서 실시한다.
도 4를 참조하면, 실리콘 웨이퍼(400)에 대해 열처리를 실시한다. 이때, 열처리는 도 3에서 실시된 열처리보다 낮은 온도에서 실시한다. 열처리에 의해 석출물의 핵(404)은 형성된다. 열처리는 저온에서 실시됨에 따라 석출물의 핵(404)은 벌크영역(BK)뿐만 아니라 제1 및 제2 디누드존(DZ1, DZ2)에도 형성될 수 있다. 이때, 열처리는 급속 열처리 또는 어닐링 처리일 수 있다. 바람직하게는 급속 열처리로 실시한다. 열처리를 급속 열처리로 실시하는 경우, 950~1000℃의 온도에서 10~30초 동안 실시한다. 어닐링 처리로 실시하는 경우 950~1000℃의 온도에서 100~200분 동안 실시한다
이어서, 도 3과 같이 실리콘 웨이퍼(400)에 대해 제1 및 제2 어닐링 처리를 순차적으로 실시하여 석출물의 핵(404)과 미세 석출물(405A)을 형성한다. 이때, 제1 및 제2 어닐링 처리는 도 3에서 실시된 제1 및 제2 어닐링 처리와 동일한 방법으로 진행한다.
도 5는 본 발명의 또 다른 실시예에 따른 실리콘 웨이퍼의 제조방법을 설명하기 위해 도시한 흐름도이다.
도 5를 참조하면, 동도면에서 실시하는 실리콘 웨이퍼의 제조방법은 도 2 내지 도 4에서 실시된 제조방법과 다르게 제1 및 제2 어닐링 처리를 하기 전에 별도의 열처리를 수행하지 않는다. 즉, 배어 웨이퍼 상태의 실리콘 웨이퍼(500)를 제공받고, 제공받은 실리콘 웨이퍼(500)에 대해 제1 및 제2 어닐링 처리를 순차적으로 수행하여 제1 및 제2 디누드존(DZ1, DZ2)과 벌크영역(BK)을 형성한다. 이때, 제1 및 제2 어닐링 처리는 도 2 내지 도 4에서 실시된 제1 및 제2 어닐링 처리와 동일한 방법으로 진행한다.
도 5에서 미설명된 '501'은 전면이고, '502'는 후면이다. '503'은 산소 원자들이고, '504'는 석출물의 핵이고, '505A'는 미세 석출물이며, '505B'는 크기가 증대된 석출물이다.
지금까지 도 2 내지 도 5를 통해 본 발명의 실시예들에 따른 실리콘 웨이퍼의 제조방법에 대해 설명하였다.
이들 중 도 2 내지 도 4에서 제시한 실시예들에 있어서 제1 및 제2 어닐링 처리 전에 실시되는 열처리들은 급속 열처리로 실시하는 것이 바람직하다고 이미 언급한 바 있다.
실리콘 웨이퍼에서 보이드성 결함이나 산소 석출물 등의 내부 결함들을 제어하는 방법에는 단결정 성장시 제어하는 방법과 결정성장 후 열처리 방법에 의하여 제어하는 방법들이 있다. 이중 열처리 방법으로는 상기에서 설명한 바와 같이 할로겐 램프를 이용한 급속 열처리 방법과 퍼니스 장비를 이용한 어닐링 처리방법이 있다.
퍼니스 장비를 이용한 어닐링 처리방법은 1000℃ 이상의 고온에서 수소 또는 아르곤 가스 분위기에서 100분 이상의 오랜 시간동안 어닐링이 이루어진다. 이러한 어닐링 처리를 통해 실리콘 웨이퍼 내에 존재하는 산소의 외부 확산과 실리콘 재배열(silicon rearrangement)에 의하여 실리콘 웨이퍼의 표면 영역의 일부에 소자 퍼펙트 존(device perfect zone), 즉 무결점영역이 형성된다. 그러나, 이러한 어닐링 처리방법은 실리콘 웨이퍼의 크기가 증가함에 따라 고온 열처리에 따른 웨이퍼에 나타나는 슬립 전위(slip dislocation)의 제어나 고온 열처리에 따른 오염 제어에 많은 어려움을 가지고 있다.
이와 같이, 어닐링 처리방법보다는 급속 열처리방법이 실리콘 웨이퍼의 특성 측면에서는 더 우수한 실리콘 웨이퍼 특성을 얻을 수 있을 것이다. 하지만, 급속 열처리방법을 통해 제조된 실리콘 웨이퍼에서도 다양한 결함 검출방법을 이용하여 평가하는 경우 표면으로부터 대략 3~10㎛ 내의 깊이에서 미세 산소 석출물 제어만이 가능하다. 또한, 1단계 또는 2단계 급속 열처리방법으로만 제조된 실리콘 웨이 퍼에서는 벌크영역 내에 BMD 밀도를 높이는데 한계가 있다. 구체적으로 결과 데이터를 통한 비교는 각 제조방법별로 후술하겠지만, 급속 열처리를 2단계로 진행하는 경우에 BMD 밀도는 대략 1×106~3×106ea/cm2 범위 내에서 결정될 것이며, 그 이상은 어렵다.
그러므로, 본 발명에서는 도 2 내지 도 4에서와 같이 열처리 후 제1 및 제2 어닐링 처리를 실시하여 실리콘 웨이퍼의 표면 근방에서의 보이드성 결함과 미세 산소 석출물을 완벽하게 제거하여 무결점영역을 더욱 깊게 확보하고, 또한 벌크영역 내에는 일정한 밀도로 균일하게 산소 석출물과 벌크 적층결함을 포함하는 BMD의 밀도를 증대시킴으로써 벌크영역에서의 게더링 사이트를 증대시켜 게더링 효과를 개선시킬 수 있다.
이하, 표 1 및 표 2를 통해 본 발명의 실시예들을 통해 제조된 실리콘 웨이퍼의 특성을 설명한다.
조건1 조건2 조건3 조건4
고온 RTP 1050~1150℃ 1050~1150℃ 생략 생략
저온 RTP 950~1000℃ 생략 950~1000℃ 생략
저온 어닐링 750~800℃ 750~800℃ 750~800℃ 750~800℃
고온 어닐링 1000~1150℃ 1000~1150℃ 1000~1150℃ 1000~1150℃
조건1 조건2 조건3 조건4
Oi (PPMA) 10.3 11.6 12.7 10.3 11.6 12.7 10.3 11.6 12.7 10.3 11.6 12.7
BMD 밀도 (ea/cm2) 3.03×106 5.43 ×106 8.85×106 4.32×105 9.35×105 2.35 ×106 2.12 ×105 7.12×105 1.25×106 3.85 ×105 5.12 ×105 9.50 ×105
DZ 깊이 (㎛) 38.5 28.7 24.5 36.5 29.01 24.7 52.9 42.10 34.6 57.6 40.3 32.5
상기 표 1에서, '고온 RTP'와 '저온 RTP'는 아르곤 가스, 질소 가스, 암모니아 가스 또는 이들이 혼합된 혼합가스를 사용하여 10~30초 동안 급속 열처리하여 실시하였다. '저온 어닐링'과 '고온 어닐링'은 산소 가스를 사용하여 100~180분 동안 실시하였다.
상기 표 1에서 '조건1'은 도 2를 통해 설명된 실시예에 해당하고, '조건2'는 도 3을 통해 설명된 실시예에 해당한다. '조건3'은 도 4를 통해 설명된 실시예에 해당하고, '조건4'는 도 5를 통해 설명된 실시예에 해당한다. 상기 표 2는 각 조건들에 있어서, 산소농도(Oi)에 따른 BMD 밀도와 디누드존(DZ)의 깊이를 보여주고 있다.
도 7 내지 도 12는 상기 표 1 및 표 2에 기재된 데이터를 그래프로 표현한 도면들이다. 도 7은 각 조건들에 대한 실리콘 웨이퍼의 벌크영역 내의 BMD 밀도를 나타낸 그래프이다. 도 8은 각 조건들에 대한 디누드존의 깊이를 나타낸 그래프이다. 도 9 내지 도 12는 각 조건들에 대한 벌크영역의 산소농도를 나타낸 그래프들이다.
상기 표 2와 도 7에서와 같이, 모든 조건들에서 1×105ea/cm2 이상의 BMD 밀도를 얻을 수 있었다. 특히 '조건1'에서 산소농도와 무관하게 1×106ea/cm2 이상의 BMD 밀도를 얻을 수 있었다. 물론, 본 명세서에서는 각 조건들에서 저온 및 고온 어닐링 처리를 수행하지 않고, 단순히 1단계 또는 2단계 RTP만을 수행하여 제조된 실리콘 웨이퍼의 BMD 밀도에 대한 데이터는 제시하지 않고 있으나, 상기 조건들에서 얻어지는 BMD 밀도에 비해 현저하게 낮아지는 것은 충분히 예측할 수 있을 것이다.
앞서도 설명한 바와 같이, 금속계 오염물질들은 BMD에 의한 게더링으로 제어된다. 그러나, BMD 밀도는 고온 공정시 감소하는 경향이 있기 때문에 실리콘 웨이퍼 제조단계에서 BMD 밀도를 충분히 높게 확보할 필요가 있다. 일반적으로 반도체 장치들은 고전압에서 동작하는 고전압 소자를 필요로 하는데, 이러한 고전압 소자를 제조하기 위해서는 깊은 프로파일을 갖는 접합영역(도핑영역)이 요구되기 때문에 가혹한 이온주입공정과 고온의 어닐링 공정이 필수적으로 수행되고 있다. 이러한 고온 공정에 BMD 밀도가 감소하는 경우 결함 평가의 어려움뿐만 아니라 낮은 게더링 능력으로 인해 후속 STI(Shallow Trench Isolation) 후 환형결함이 발생하게 된다.
측정결과 BMD 밀도가 2.5×105ea/cm2에서는 환형결함이 일부 발생되었으나, 4.4×105ea/cm2에서는 환형결함이 발생되지 않았다. 그러므로, BMD 밀도를 최소한 1×105ea/cm2이상으로 제어할 필요가 있다. 본 발명에서는 일반적으로 실리콘 웨이퍼 제조에서 이루어지고 있는 열처리와 상관없이 반도체 장치의 초기 소자 제조공정에서 본 발명에서 제시하고 있는 2단계 어닐링 공정을 추가로 실시할 수도 있다. 이때, 초기 소자 제조공정은 웰을 형성하기 위한 이온주입공정 전에 실시하는 산화공정일 수 있다. 산화공정은 웰 이온주입공정시 스크린 산화막을 형성하기 위한 공정에 해당한다. 이에 대해서는 도면과 함께 구체적인 실시예를 통해 후술하기로 한다.
표 2와 도 8은 각 조건들에 따른 디누드존 깊이를 보여주고 있다. 디누드존은 BMD 밀도와 산소농도와 밀접한 관련성을 보인다. BMD 밀도와 산소농도가 높을수록 디누드존 깊이는 얕아지는 것을 알 수 있다. 동일 산소농도에서는 '조건1'과 '조건2'에서 '조건3'과 '조건4'에 비해 상대적으로 낮은 깊이로 형성되는 것을 알 수 있다. 따라서, 디누드존의 깊이는 BMD 밀도를 측정하는 하나의 척도로 사용할 수 있다.
표 2와 도 9 내지 도 12는 각 조건들에 있어서 산소농도에 따른 BMD 밀도 및 디누드존의 깊이를 보여주고 있다. 산소농도가 높을수록 BMD 밀도는 증가하는데 반해 디누드존의 깊이는 감소하는 것을 알 수 있다. 따라서, 산소농도 역시 디누드존의 깊이와 함께 BMD 밀도를 측정할 수 있는 하나의 척도로 사용할 수 있다. 다시 말하면, 산소농도와 디누드존의 깊이를 측정하면 벌크영역 내의 BMD 밀도를 산출할 수 있다.
도 13 및 도 14는 실리콘 웨이퍼의 단면을 보여주는 도면이다. 도 13은 본 발명에서 제시한 2단계 어닐링 처리를 수행하지 않고 급속 열처리만을 수행하여 제조된 실리콘 웨이퍼에 실리콘 전위의 단면을 보여주는 도면이고, 도 14는 본 발명에서 제시한 2단계 어닐링 처리를 수행하여 제조된 실리콘 웨이퍼의 단면을 보여주는 도면이다.
도 13 및 도 14에 도시된 바와 같이 본 발명에서 제시한 2단계 어닐링 처리를 수행하지 않은 실리콘 웨이퍼에서는 다량의 실리콘 전위(silicon dislocation)가 발생되는 것을 알 수 있다. 하지만, 본 발명에서 제시한 2단계 어닐링 처리를 수행하여 제조된 실리콘 웨이퍼에서는 실리콘 전위가 발생되지 않는 것을 알 수 있다.
더 나아가, 본 발명에서 제시한 2단계 어닐링 처리를 통해 제조된 실리콘 웨이퍼 상에 에피택셜 성장법(epitaxial growth)을 통해 에피층(epi-layer)을 형성하는 경우에 에피층이 형성된 실리콘 웨이퍼의 벌크영역에 결정결함이 현저하게 감소함을 알 수 있다.
도 15 및 도 16은 에피층이 형성된 실리콘 웨이퍼의 벌크영역에 대한 결정결함지도(crystal defect map)이다. 이 검사는 특정장비(KLA)를 이용하여 이루어졌다.
도 15 도시된 바와 같이, 웰 이온주입공정시 스크린 산화막을 형성하기 위한 산화공정시 본 발명에서 제시한 2단계 어닐링 처리를 적용하지 않는 경우에는 결정결함이 많이 분포되어 있는 것을 알 수 있다. 하지만, 도 16과 같이, 본 발명에서 제시한 2단계 어닐링 처리를 적용한 경우에는 결정결함이 현저하게 감소한 것을 알 수 있다.
도 17a 내지 도 17d를 참조하여, 본 발명에서 제시한 2단계 어닐링 처리를 적용한 고전압 소자용 웰을 포함하는 반도체 소자의 제조방법에 대해 설명하기로 한다.
도 17a 내지 도 17d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다.
도 17a에 도시된 바와 같이, 도 6에 도시된 제1 및 제2 어닐링 처리를 이용하여 실리콘 웨이퍼(600) 상에 스크린 산화막(601)을 형성한다. 실리콘 웨이퍼(600)는 도 2 내지 도 4에서 설명된 1단계 또는 2단계 급속 열처리가 수행된 웨이퍼이거나, 또는 도 5에서 급속 열처리가 수행되지 않은 배어 상태의 웨이퍼일 수도 있다. 그리고, 스크린 산화막(601)은 실리콘 산화막이며, 100~140Å의 두께로 형성한다.
이어서, 도 17b에 도시된 바와 같이, 스크린 산화막(601)을 버퍼층으로 실리콘 웨이퍼(600) 내에 일정 깊이로 웰(602)을 형성한다. 웰(602)은 고전압 소자의 타입에 따라 p형 또는 n형 도전형으로 형성할 수 있다.
웰(602)은 이온주입공정과 확산공정을 실시하여 형성한다. 이온주입공정만으로는 고전압 소자용 웰을 형성하는 것은 불가능하다. 따라서, 도 17b에 도시된 도핑 프로파일(doping profile)을 갖는 웰(602)을 형성하기 위해서는 이온주입공정뿐만 아니라 이온주입공정 후 확산공정을 추가로 실시해야만 한다. 확산공정은 고온의 가열장비, 예컨대 퍼니스 장비를 이용한 어닐링 처리로 장시간 실시한다. 바람직하게는 1100~1250℃의 온도에서, 오직 질소(N2) 가스만을 이용하여 6~10시간 동안 실시한다.
이어서, 도 17c에 도시된 바와 같이, 스크린 산화막(601) 상에 하드 마스크로 기능하는 패드 질화막(603)을 형성하거나, 스크린 산화막(601)을 제거한 후 별도의 산화공정을 실시하여 완충막(미도시)을 형성한 후 그 상부에 패드 질화막(603)을 형성한다. 상기에서 스크린 산화막(601)을 제거하는 이유는 스크린 산화막(601)이 이온주입공정시 손상되어 실질적으로 완충막으로 기능하는데 적합하지 않기 때문이다. 그리고, 패드 질화막(603) 상에 STI 트렌치 형성용 감광막 패턴(604)을 형성한다.
패드 질화막(603)은 증착공정시 가해지는 스트레스(stress)를 최소화하여 실리콘 웨이퍼(600)가 손상되는 것을 방지하기 위해 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 실시하는 것이 바람직하다. 패드 질화막(603)은 실리콘질화막으로 형성한다. 또한, 패드 질화막(603)은 1400~2000Å의 두께로 형성할 수 있다.
이어서, 감광막 패턴(604)을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(603), 스크린 산화막(601) 및 실리콘 웨이퍼(600)를 순차적으로 일부 식각한다. 이에 따라, 실리콘 웨이퍼(600) 내에는 일정 깊이를 갖는 트렌치(trench, 105)가 형성된다.
이어서, 도 17d에 도시된 바와 같이, 트렌치(605)가 매립되는 소자 분리막(606)을 형성한 후 패드 질화막(603)과 소자 분리막(601)을 제거한다. 소자 분리막(606)은 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다.
도 17a 내지 도 17d에서와 같이, 본 발명에서 제시한 2단계 어닐링 처리방법을 이용한 산화공정을 통해 스크린 산화막을 형성하는 방법과 일반적인 1단계 어닐링 처리방법을 이용한 산화공정을 통해 스크린 산화막을 형성하는 방법(비교예)을 비교한다. 비교예에서는 산화공정을 800~850℃의 단일 온도에서만 습식산화공정으로 실시하였다.
도 18 내지 도 21은 비교예에 따른 산화공정이 적용된 실리콘 웨이퍼의 결정결함을 검사한 도면들이다.
도 18은 비교예에 따른 산화공정이 적용된 실리콘 웨이퍼에 STI 공정을 실시하여 트렌치를 형성한 후, KLA 회사에서 제작된 검사장비를 이용하여 결정결함을 검사한 결과를 도시한 맵 데이터(map data)이다. 도 18에 도시된 바와 같이, 대부분의 웨이퍼에서 환형성 실리콘 전위와 같은 결정결함이 존재하는 것을 확인할 수 있다.
도 19 및 도 20은 KLA 회사에서 제작된 검사장비를 이용하여 웨이퍼를 촬영한 도면이다. 도 19는 단면 SEM(Scanning Electron Microscope) 사진이고, 도 20은 평면 틸트(tilt) SEM 사진이다. 도 19 및 도 20과 같이 결정결함 및 실리콘 전위를 확인할 수 있다.
도 21은 환형성 결함을 갖는 실리콘 웨이퍼의 BMD(Bulk Micro Defect) 밀도 분포를 분석한 도면이다. 도 21과 같이, BMD는 대부분이 실리콘 웨이퍼의 표면에 근접하게 분포하고 있으며, 실리콘 웨이퍼 중간 부분, 즉 벌크영역 내에서는 BMD가 거의 존재하지 않거나, 그 밀도가 표면 부위에 비해 현저하게 낮은 것을 확인할 수 있다.
도 22 내지 도 24는 본 발명에서 제시한 2단계 어닐링 처리방법을 이용한 산화공정이 적용된 실리콘 웨이퍼의 결정결함을 KLA사의 검사장비를 통해 검사한 도면들이다.
도 22은 본 발명에서 제시한 2단계 어닐링 처리방법을 이용한 산화공정이 적용된 실리콘 웨이퍼에 STI 공정을 실시하여 트렌치를 형성한 후, 실리콘 웨이퍼의 결정결함을 검사한 결과를 나타낸 도면이다. 도 22에 도시된 바와 같이, 결정결함이 제거된 것을 확인할 수 있으며, 파티클(particle) 또는 더스트(dust)만 일부 검출되었다.
도 23은 KLA 회사에서 제작된 검사장비를 이용하여 웨이퍼를 촬영한 웨이퍼 평면 틸트 SEM 사진이다. 도 22와 마찬가지로 일부 파티클만이 검출된 것을 확인할 수 있다.
도 24는 본 발명에서 제시한 2단계 어닐링 처리방법을 이용한 산화공정이 적용된 실리콘 웨이퍼의 BMD 밀도 분포를 분석한 사진이다. 도 24에 도시된 바와 같이, 실리콘 웨이퍼의 벌크영역 내 전체에서 BMD가 일정한 밀도로 균일하게 분포하고 있는 것을 알 수 있다.
도 25는 SRAM 대기모드(standby)시 누설전류(leakage current) 특성을 비교한 결과 도면이다. 도 25에서, 좌측이 본 발명에서 제시한 2단계 어닐링 처리방법을 이용한 산화공정이 적용된 실리콘 웨이퍼를 이용하여 고전압 소자를 형성한 샘플들이고, 우측이 비교예를 통해 제조된 실리콘 웨이퍼를 이용하여 고전압 소자를 형성한 샘플들이다. 도 25에 도시된 바와 같이, 비교예를 통해 제조된 샘플들에 비해 본 발명에서 제시한 방법을 통해 제조된 샘플들에서 누설전류 특성이 균일한 것을 알 수 있다.
도 26은 수율 비교 결과 도면이다. 도 26에서,좌측이 본 발명에서 제시한 2단계 어닐링 처리방법을 이용한 산화공정이 적용된 실리콘 웨이퍼를 이용하여 고전압 소자를 형성한 샘플들이고, 우측이 비교예를 통해 제조된 실리콘 웨이퍼를 이용하여 고전압 소자를 형성한 샘플들이다. 도 26에 도시된 바와 같이, 비교예를 통해 제조된 샘플들에 비해 본 발명에서 제시한 방법을 제조된 샘플들에서 수율이 5~9% 정도 높은 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 실리콘 웨이퍼를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 실리콘 웨이퍼의 제조방법을 도시한 공정 단면도.
도 3은 본 발명의 다른 실시예에 따른 실리콘 웨이퍼의 제조방법을 도시한 공정 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 실리콘 웨이퍼의 제조방법을 도시한 공정 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 실리콘 웨이퍼의 제조방법을 도시한 공정 단면도.
도 6은 본 발명의 실시예에 따른 2단계 어닐링 처리방법을 도시한 공정 단면도.
도 7은 각 조건들에 따른 BMD 밀도를 도시한 도면.
도 8은 각 조건들에 따른 디누드존의 깊이를 도시한 도면.
도 9 내지 도 12는 각 조건들에 있어서 산소농도에 따른 BMD 밀도와 디누드존의 깊이를 도시한 도면.
도 13은 본 발명의 실시예를 통해 제조된 실리콘 웨이퍼의 단면을 도시한 도면.
도 14는 비교예를 통해 제조된 실리콘 웨이퍼의 단면을 도시한 도면.
도 15는 비교예를 통해 제조된 에피 실리콘 웨이퍼의 벌크영역에 대한 결정 결함지도를 도시한 도면.
도 16은 본 발명의 2단계 어닐링 처리방법이 적용된 에피 실리콘 웨이퍼의 벌크영역에 대한 결정결함지도를 도시한 도면.
도 17a 내지 도 17d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 18은 비교예를 통해 제조된 실리콘 웨이퍼의 결정결함을 검사한 결과를 도시한 도면.
도 19는 비교예를 통해 제조된 실리콘 웨이퍼의 단면을 도시한 도면.
도 20은 비교예를 통해 제조된 실리콘 웨이퍼의 평면을 도시한 도면.
도 21은 비교예를 통해 제조된 실리콘 웨이퍼에 대해 BMD 밀도 분포를 분석한 도면.
도 22은 본 발명의 실시예를 통해 제조된 실리콘 웨이퍼의 결정결함을 검사한 결과를 도시한 도면.
도 23은 본 발명의 실시예를 통해 제조된 실리콘 웨이퍼의 평면을 도시한 도면.
도 24는 본 발명의 실시예를 통해 제조된 웨이퍼에 대해 BMD 밀도 분포를 분석한 도면.
도 25는 SRAM 대기모드(standby)시 누설전류(leakage current) 특성을 비교한 결과 도면.
도 26은 수율 비교 결과 도면.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500 : 실리콘 웨이퍼
101, 201, 301, 401, 501 : 전면
102, 202, 302, 402, 502 : 후면
DZ1, DZ2 : 디누드존
BK : 벌크영역
203, 303, 403, 503 : 산소원자
204, 304, 404, 504 : 석출물의 핵
205A, 405A, 505A : 미세 석출물
205B, 405B, 505B : 크기가 증가된 석출물
305 : 석출물
600 : 실리콘 웨이퍼
601 : 스크린 산화막
602 : 웰
603 : 패드 질화막
604 : 감광막 패턴
605 : 트렌치
606 : 소자 분리막

Claims (53)

  1. 전면으로부터 일정 깊이에 형성된 제1 디누드존; 및
    상기 제1 디누드존으로부터 후면 사이의 영역에 형성된 벌크영역을 포함하고,
    상기 제1 디누드존은 상기 전면으로부터 20~80㎛의 깊이에 형성된 실리콘 웨이퍼.
  2. 제 1 항에 있어서,
    상기 벌크영역 내에서 BMD(Bulk Micro-Defect) 밀도는 1×105~1×107ea/cm2인 실리콘 웨이퍼.
  3. 제 1 항에 있어서,
    상기 벌크영역 내에서 산소농도가 상기 벌크영역 전체에 걸쳐 10% 편차 범위 내에서 균일한 분포를 갖는 실리콘 웨이퍼.
  4. 제 1 항에 있어서,
    상기 벌크영역 내에서 산소농도는 10.5~13PPMA인 실리콘 웨이퍼.
  5. 전면으로부터 일정 깊이에 형성된 제1 디누드존; 및
    상기 제1 디누드존으로부터 후면 사이의 영역에 형성된 벌크영역을 포함하고,
    상기 벌크영역 내에서 산소농도가 상기 벌크영역 전체에 걸쳐 10% 편차 범위 내에서 균일한 분포를 갖는 실리콘 웨이퍼.
  6. 제 5 항에 있어서,
    상기 벌크영역 내에서 BMD(Bulk Micro-Defect) 밀도는 1×105~1×107ea/cm2인 실리콘 웨이퍼.
  7. 제 5 항에 있어서,
    상기 벌크영역 내에서 산소농도는 10.5~13PPMA인 실리콘 웨이퍼.
  8. 제 5 항에 있어서,
    상기 제1 디누드존은 상기 전면으로부터 20~80㎛의 깊이에 형성된 실리콘 웨이퍼.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    에피택셜 성장법을 통해 상기 전면 상에 형성된 에피층을 더 포함하는 실리콘 웨이퍼.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    후면으로부터 일정 깊이에 형성된 제2 디누드존을 더 포함하는 실리콘 웨이퍼.
  11. 제 10 항에 있어서,
    상기 제2 디누드존은 상기 후면으로부터 20~80㎛의 깊이에 형성된 실리콘 웨이퍼.
  12. 디누드존과 벌크영역이 형성된 실리콘 웨이퍼를 준비하는 단계;
    상기 실리콘 웨이퍼를 제1 온도에서 가열하여 상기 벌크영역 내에 석출물의 핵을 추가 생성하는 동시에 석출물을 형성시키는 제1 어닐링 처리를 실시하는 단계; 및
    상기 실리콘 웨이퍼를 상기 제1 온도보다 높은 제2 온도에서 가열하여 상기 벌크영역 내에 형성된 석출물의 크기를 증대시키는 제2 어닐링 처리를 실시하는 단계
    를 포함하는 실리콘 웨이퍼의 제조방법.
  13. 제 12 항에 있어서,
    상기 실리콘 웨이퍼를 준비하는 단계는,
    상기 실리콘 웨이퍼를 상기 제2 온도와 동일하거나 높은 제3 온도에서 가열하여 상기 디누드존과 상기 벌크영역을 형성하는 제1 열처리를 실시하는 단계; 및
    상기 실리콘 웨이퍼를 상기 제3 온도보다 낮고 상기 제1 온도보다 높은 제4 온도에서 가열하여 상기 벌크영역 내에 석출물의 핵을 생성시키는 제2 열처리를 실시하는 단계
    를 포함하는 실리콘 웨이퍼의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 열처리는 급속 열처리 또는 어닐링 처리로 실시하는 실리콘 웨이퍼의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 열처리는 1050~1150℃의 온도에서 실시하고, 상기 제2 열처리는 950~1000℃의 온도에서 실시하는 실리콘 웨이퍼의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 및 제2 열처리는 아르곤 가스, 질소 가스, 암모니아 가스 또는 이들의 혼합가스를 사용하는 실리콘 웨이퍼의 제조방법.
  17. 제 12 항에 있어서,
    상기 실리콘 웨이퍼를 준비하는 단계는,
    상기 실리콘 웨이퍼를 상기 제2 온도와 동일하거나 높은 제3 온도에서 가열하여 상기 디누드존과 상기 벌크영역을 형성하는 열처리를 실시하는 단계를 포함하 는 실리콘 웨이퍼의 제조방법.
  18. 제 17 항에 있어서,
    상기 열처리는 급속 열처리 또는 어닐링 처리로 1050~1150℃의 온도에서 실시하는 실리콘 웨이퍼의 제조방법.
  19. 제 12 항에 있어서,
    상기 실리콘 웨이퍼를 준비하는 단계는,
    상기 실리콘 웨이퍼를 상기 제1 온도보다 높고 상기 제2 온도보다 낮은 제3 온도에서 가열하여 상기 디누드존과 상기 벌크영역을 형성하는 열처리를 실시하는 단계를 포함하는 실리콘 웨이퍼의 제조방법.
  20. 제 19 항에 있어서,
    상기 열처리는 급속 열처리 또는 어닐링 처리로 950~1000℃의 온도에서 실시하는 실리콘 웨이퍼의 제조방법.
  21. 제 12 항에 있어서,
    상기 제1 어닐링 처리는 750~800℃에서 실시하는 실리콘 웨이퍼의 제조방법.
  22. 제 12 항에 있어서,
    상기 제2 어닐링 처리는 1000~1150℃에서 실시하는 실리콘 웨이퍼의 제조방법.
  23. 제 12 항에 있어서,
    상기 제1 및 제2 어닐링 처리는 산소 가스를 사용하는 실리콘 웨이퍼의 제조방법.
  24. 제 12 항에 있어서,
    상기 제1 및 제2 어닐링 처리는 각각 100~180분 동안 실시하는 실리콘 웨이퍼의 제조방법.
  25. 제 12 항에 있어서,
    상기 디누드존은 상기 전면으로부터 20~80㎛의 깊이에 형성하는 실리콘 웨이퍼의 제조방법.
  26. 제 12 항에 있어서,
    상기 제2 어닐링 처리를 수행하여 상기 벌크영역 내에서 상기 석출물을 포함하는 BMD(Bulk Micro-Defect) 밀도는 1×105~1×107ea/cm2로 제어하는 실리콘 웨이퍼의 제조방법.
  27. 제 12 항에 있어서,
    상기 제2 어닐링 처리를 수행하여 상기 벌크영역 내에서 산소농도가 상기 벌크영역 전체 걸쳐 10% 편차 범위 내에서 균일한 분포를 갖도록 제어하는 실리콘 웨이퍼의 제조방법.
  28. 제 12 항에 있어서,
    상기 제2 어닐링 처리를 수행하여 상기 벌크영역 내에서 산소농도는 10.5~13PPMA로 갖도록 제어하는 실리콘 웨이퍼의 제조방법.
  29. 제 12 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제2 어닐링 처리를 실시하는 단계 후,
    상기 제1 및 제2 어닐링 처리에 의해 상기 실리콘 웨이퍼 전면 상에 형성된 산화막을 제거하는 단계; 및
    상기 산화막이 제거된 실리콘 웨이퍼의 전면에 에피택셜 성장법을 통해 에피층을 형성하는 단계
    를 더 포함하는 실리콘 웨이퍼의 제조방법.
  30. 제 12 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제2 어닐링 처리를 실시하는 단계 후,
    상기 제2 어닐링 처리 후 상기 실리콘 웨이퍼 전면에 형성된 산화막을 버퍼층으로 상기 실리콘 웨이퍼 내에 웰을 형성하는 단계를 더 포함하는 실리콘 웨이퍼의 제조방법.
  31. 실리콘 웨이퍼를 준비하는 단계;
    상기 실리콘 웨이퍼를 제1 온도에서 가열하여 상기 실리콘 웨이퍼 내에 석출물의 핵을 생성하는 동시에 석출물을 형성시키는 제1 어닐링 처리를 실시하는 단 계; 및
    상기 실리콘 웨이퍼를 상기 제1 온도보다 높은 제2 온도에서 가열하여 상기 실리콘 웨이퍼 내에 형성된 석출물의 크기를 증대시키는 제2 어닐링 처리를 실시하는 단계
    를 포함하는 실리콘 웨이퍼의 제조방법.
  32. 제 31 항에 있어서,
    상기 실리콘 웨이퍼를 준비하는 단계는,
    실리콘 단결정을 성장시키는 단계;
    성장된 실리콘 단결정을 슬라이싱하는 단계; 및
    슬라이싱된 웨이퍼의 측면을 라운딩하거나 표면을 식각하기 위한 에칭공정을 실시하는 단계
    를 포함하는 실리콘 웨이퍼의 제조방법.
  33. 제 31 항에 있어서,
    상기 제2 어닐링 처리를 실시하는 단계 후에,
    상기 실리콘 웨이퍼 표면을 경면 연마하는 단계; 및
    상기 실리콘 웨이퍼를 세정하는 단계
    를 더 포함하는 실리콘 웨이퍼의 제조방법.
  34. 제 31 항에 있어서,
    상기 제1 어닐링 처리는 750~800℃에서 실시하는 실리콘 웨이퍼의 제조방법.
  35. 제 31 항에 있어서,
    상기 제2 어닐링 처리는 1000~1150℃에서 실시하는 실리콘 웨이퍼의 제조방법.
  36. 제 31 항에 있어서,
    상기 제1 및 제2 어닐링 처리는 산소 가스를 사용하는 실리콘 웨이퍼의 제조방법.
  37. 제 31 항에 있어서,
    상기 디누드존은 상기 전면으로부터 20~80㎛의 깊이에 형성하는 실리콘 웨이퍼의 제조방법.
  38. 제 31 항에 있어서,
    상기 제2 어닐링 처리를 수행하여 상기 벌크영역 내에서 상기 석출물을 포함하는 BMD(Bulk Micro-Defect) 밀도는 1×105~1×107ea/cm2로 제어하는 실리콘 웨이퍼의 제조방법.
  39. 제 31 항에 있어서,
    상기 제2 어닐링 처리를 수행하여 상기 벌크영역 내에서 산소농도가 상기 벌크영역 전체 걸쳐 10% 편차 범위 내에서 균일한 분포를 갖도록 제어하는 실리콘 웨이퍼의 제조방법.
  40. 제 31 항에 있어서,
    상기 제2 어닐링 처리를 수행하여 상기 벌크영역 내에서 산소농도는 10.5~13PPMA로 갖도록 제어하는 실리콘 웨이퍼의 제조방법.
  41. 제 31 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 제2 어닐링 처리를 실시하는 단계 후,
    상기 제1 및 제2 어닐링 처리에 의해 상기 실리콘 웨이퍼 전면 상에 형성된 산화막을 제거하는 단계; 및
    상기 산화막이 제거된 실리콘 웨이퍼의 전면에 에피택셜 성장법을 통해 에피층을 형성하는 단계
    를 더 포함하는 실리콘 웨이퍼의 제조방법.
  42. 제 31 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 제2 어닐링 처리를 실시하는 단계 후,
    상기 제2 어닐링 처리 후 상기 실리콘 웨이퍼 전면에 형성된 산화막을 버퍼층으로 상기 실리콘 웨이퍼 내에 웰을 형성하는 단계를 더 포함하는 실리콘 웨이퍼의 제조방법.
  43. 실리콘 웨이퍼를 준비하는 단계;
    상기 실리콘 웨이퍼를 퍼니스 장비의 내부로 로딩시키는 단계;
    상기 퍼니스 장비 내의 온도를 제1 온도로 상승시키는 단계;
    상기 실리콘 웨이퍼를 상기 제1 온도에서 가열하여 석출물을 형성하는 제1 어닐링 처리를 실시하는 단계;
    상기 퍼니스 장비 내의 온도를 상기 제1 온도보다 높은 제2 온도로 상승시키는 단계;
    상기 실리콘 웨이퍼를 상기 제2 온도에서 가열하여 석출물의 크기를 성장시켜 석출물의 밀도를 증가시키는 제2 어닐링 처리를 실시하는 단계;
    상기 퍼니스 장비 내의 온도를 상기 제1 온도로 강하시키는 단계; 및
    상기 실리콘 웨이퍼를 상기 퍼니스 장비로부터 언로딩시키는 단계
    를 포함하는 실리콘 웨이퍼의 제조방법.
  44. 제 43 항에 있어서,
    상기 실리콘 웨이퍼를 준비하는 단계는,
    상기 실리콘 웨이퍼에 대해 열처리를 실시하여 상기 실리콘 웨이퍼 내에 디누드존과 벌크영역을 형성하는 단계를 포함하는 실리콘 웨이퍼의 제조방법.
  45. 제 43 항 또는 제 44 항에 있어서,
    상기 실리콘 웨이퍼를 퍼니스 장비의 내부로 로딩시키는 단계에서,
    상기 퍼니스 장비의 내부 온도는 600~700℃로 유지시키는 실리콘 웨이퍼의 제조방법.
  46. 제 43 항 또는 제 44 항에 있어서,
    상기 퍼니스 장비 내의 온도를 제1 온도로 상승시키는 단계에서,
    온도 상승률은 5~8℃/min으로 유지시키는 실리콘 웨이퍼의 제조방법.
  47. 제 43 항 또는 제 44 항에 있어서,
    상기 제1 어닐링 처리는 750~800℃에서 실시하는 실리콘 웨이퍼의 제조방법.
  48. 제 43 항 또는 제 44 항에 있어서,
    상기 퍼니스 장비 내의 온도를 상기 제1 온도보다 높은 제2 온도로 상승시키는 단계에서,
    온도 상승률은 5~8℃/min으로 유지시키는 실리콘 웨이퍼의 제조방법.
  49. 제 43 항 또는 제 44 항에 있어서,
    상기 제2 어닐링 처리는 1000~1150℃에서 실시하는 실리콘 웨이퍼의 제조방법.
  50. 제 43 항 또는 제 44 항에 있어서,
    상기 퍼니스 장비 내의 온도를 상기 제1 온도로 강하시키는 단계에서,
    온도 하강률은 2~4℃/min으로 유지시키는 실리콘 웨이퍼의 제조방법.
  51. 제 43 항 또는 제 44 항에 있어서,
    상기 실리콘 웨이퍼를 상기 퍼니스 장비로부터 언로딩시키는 단계에서,
    상기 퍼니스 장비의 내부 온도는 750~800℃로 유지시키는 실리콘 웨이퍼의 제조방법.
  52. 제 43 항 또는 제 44 항에 있어서,
    상기 실리콘 웨이퍼를 상기 퍼니스 장비로부터 언로딩시키는 단계에서는 질소 가스를 이용하여 실시하는 실리콘 웨이퍼의 제조방법.
  53. 제 43 항 또는 제 44 항에 있어서,
    상기 제1 및 제2 어닐링 처리는 산소 가스를 사용하는 실리콘 웨이퍼의 제조방법.
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WO2013062380A1 (en) * 2011-10-26 2013-05-02 Lg Innotek Co., Ltd. Wafer and method of fabricating the same
KR101340237B1 (ko) * 2012-02-27 2013-12-10 주식회사 엘지실트론 단결정 실리콘 잉곳인상방법, 단결정 실리콘 잉곳, 및 에피텍셜 실리콘 웨이퍼
KR20170013984A (ko) * 2014-07-09 2017-02-07 가부시키가이샤 사무코 에피택셜 실리콘 웨이퍼 및 그 제조 방법
KR20210038825A (ko) * 2019-09-30 2021-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체-온-절연체(soi) 기판을 형성하는 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2966980B1 (fr) * 2010-11-02 2013-07-12 Commissariat Energie Atomique Procédé de fabrication de cellules solaires, atténuant les phénomènes de lid
JP5737202B2 (ja) * 2012-01-30 2015-06-17 信越半導体株式会社 半導体素子、及びその形成方法
CN104779135A (zh) * 2014-01-10 2015-07-15 上海华虹宏力半导体制造有限公司 在批量式多晶硅沉积制程中消除控片影响的方法
DE102014208815B4 (de) * 2014-05-09 2018-06-21 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium
CN106158583B (zh) * 2015-04-01 2019-10-15 北大方正集团有限公司 一种硅晶片形成牺牲氧化层的方法
KR102032535B1 (ko) * 2016-07-06 2019-10-15 가부시키가이샤 도쿠야마 단결정 실리콘 판상체 및 그의 제조 방법
KR102626492B1 (ko) * 2016-11-14 2024-01-17 신에쓰 가가꾸 고교 가부시끼가이샤 고광전변환효율 태양전지의 제조 방법 및 고광전변환효율 태양전지
DE102016225138A1 (de) * 2016-12-15 2018-06-21 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung einer Halbleiterscheibe aus einkristallinem Silizium
CN108987250B (zh) * 2017-06-02 2021-08-17 上海新昇半导体科技有限公司 衬底及其制作方法
US11060981B2 (en) * 2018-03-20 2021-07-13 Applied Materials Israel Ltd. Guided inspection of a semiconductor wafer based on spatial density analysis
CN112997272B (zh) * 2018-11-20 2024-03-29 长江存储科技有限责任公司 外延层和3d nand存储器的形成方法、退火设备
CN109830437B (zh) * 2019-01-25 2021-05-28 西安奕斯伟硅片技术有限公司 一种晶圆热处理方法和晶圆
CN111430236B (zh) * 2020-05-06 2021-05-14 合肥晶合集成电路股份有限公司 一种晶圆的退火方法
DE112021003545T5 (de) 2020-09-17 2023-04-20 Ngk Insulators, Ltd. Halbleitersubstrat von einem Nitrid eines Elements der Gruppe III
WO2022059244A1 (ja) * 2020-09-17 2022-03-24 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
CN113257953A (zh) * 2021-04-18 2021-08-13 安徽华晟新能源科技有限公司 N型硅片的吸杂方法和磷吸杂设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0789555B2 (ja) * 1983-09-22 1995-09-27 松下電子工業株式会社 固体撮像素子の製造方法
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
JP4605876B2 (ja) * 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP2007235153A (ja) * 2002-04-26 2007-09-13 Sumco Corp 高抵抗シリコンウエーハ及びその製造方法
KR100531552B1 (ko) * 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
JP3985768B2 (ja) * 2003-10-16 2007-10-03 株式会社Ｓｕｍｃｏ 高抵抗シリコンウェーハの製造方法
JP2005286282A (ja) * 2004-03-01 2005-10-13 Sumco Corp Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
DE102007044924A1 (de) * 2006-09-25 2008-06-12 Siltron Inc., Gumi Verfahren des Identifizierens von Kristalldefektbereichen in monokristallinem Silizium unter Verwendung von Metalldotierung und Wärmebehandlung
KR101104492B1 (ko) 2009-04-28 2012-01-12 삼성전자주식회사 단결정 기판 제조방법 및 그에 의해 제조된 단결정 기판 평가를 위한 열처리 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013062380A1 (en) * 2011-10-26 2013-05-02 Lg Innotek Co., Ltd. Wafer and method of fabricating the same
KR20130045492A (ko) * 2011-10-26 2013-05-06 엘지이노텍 주식회사 웨이퍼 및 박막 제조 방법
US9281189B2 (en) 2011-10-26 2016-03-08 Lg Innotek Co., Ltd. Wafer and method of fabricating the same
KR101340237B1 (ko) * 2012-02-27 2013-12-10 주식회사 엘지실트론 단결정 실리콘 잉곳인상방법, 단결정 실리콘 잉곳, 및 에피텍셜 실리콘 웨이퍼
KR20170013984A (ko) * 2014-07-09 2017-02-07 가부시키가이샤 사무코 에피택셜 실리콘 웨이퍼 및 그 제조 방법
KR20210038825A (ko) * 2019-09-30 2021-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체-온-절연체(soi) 기판을 형성하는 방법
US11710656B2 (en) 2019-09-30 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor-on-insulator (SOI) substrate

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