CN115832019A - 用于沟槽栅极场效应晶体管的场板布置 - Google Patents

用于沟槽栅极场效应晶体管的场板布置 Download PDF

Info

Publication number
CN115832019A
CN115832019A CN202111091799.6A CN202111091799A CN115832019A CN 115832019 A CN115832019 A CN 115832019A CN 202111091799 A CN202111091799 A CN 202111091799A CN 115832019 A CN115832019 A CN 115832019A
Authority
CN
China
Prior art keywords
trench
gate
field plate
dielectric layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111091799.6A
Other languages
English (en)
Inventor
金成龙
T·E·格雷布斯
李孟家
杨虹
陈亚平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Priority to CN202111091799.6A priority Critical patent/CN115832019A/zh
Priority to US17/502,692 priority patent/US20230087151A1/en
Publication of CN115832019A publication Critical patent/CN115832019A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请案的实施例涉及用于沟槽栅极场效应晶体管的场板布置。一种沟槽栅极金属氧化物半导体MOSFET装置(100)包含具有被掺杂为第一导电性类型的半导体表面层(108)的衬底(109)。至少一个沟槽栅极MOSFET单元(105)位于所述半导体表面层中或其上方，且包含位于所述半导体表面层中被掺杂为第二导电性类型的主体区域(102)，及位于所述主体区域的顶部上被掺杂为所述第一导电性类型的源极区域(103)。沟槽从所述半导体表面层的顶部侧向下延伸，所述沟槽邻接所述主体区域且用介电材料(105c)来加衬。包含多晶硅的场板(105b)位于所述沟槽中，且栅极电极(105a)位于所述场板上方。所述场板具有底部部分(105b1)、中间部分(105b2)及顶部部分(105b3)，其中所述底部部分比所述中间部分窄，且所述中间部分比所述顶部部分窄。

Description

用于沟槽栅极场效应晶体管的场板布置
技术领域
本公开涉及半导体装置，更特定来说涉及垂直沟槽栅极金属氧化物半导体场效应晶 体管(MOSFET)。
背景技术
一种类型的功率MOSFET是沟槽栅极MOSFET，所述沟槽栅极MOSFET经设计以通 过将电流从半导体裸片的顶部表面垂直地传导到底部表面而处置显著功率并提供高功 率驱动能力。沟槽栅极MOSFET在其有源区域中通常包含大量平行连接的有源沟槽栅极 MOSFET单元，每一有源沟槽栅极MOSFET单元包含形成于半导体裸片中的沟槽，其中 每一有源沟槽具有周围源极区域及相反掺杂的主体区域，且其中沟槽为足够深的以穿过 主体区域到达半导体裸片的顶部表面下面的漂移区域。
每一有源沟槽栅极单元具有埋入于沟槽中的包括栅极电极的栅极堆叠，所述栅极电 极通常包含经掺杂多晶硅及栅极电介质。栅极电极在被适当偏置时借助于使得MOSFET单元能够被接通的场效应而控制其附近的主体区域中的电流传导，从而使得电流能够在源极与漏极之间流动，所述漏极具有位于半导体裸片的底部侧上的漏极触点。
发明内容
提供此发明内容以按简化形式引入下文在包含所提供的图式的具体实施方式中进 一步描述的所揭示概念的精选。本公开的各种所揭示方法及装置可有益地应用于包含沟 槽场板的晶体管及集成电路。尽管此类实施例可预期减少缺陷(例如，沟槽栅极周围源极 区域之间的泄漏)，但除非在特定权利要求中明确陈述，否则无特定结果是要求。
与45V技术相比，未来一代沟槽栅极MOSFET可需要沿着沟槽的厚2倍的场板介电层(沟槽壁电介质)以适应100V操作电压，较厚场板电介质提供较高介电击穿电压。然而， 发明人已发现，较厚沟槽壁介电层可在湿法蚀刻工艺期间在沟槽壁介电层的侧壁的顶部 部分中产生显著凹部，所述湿法蚀刻工艺在生长底部介电(例如，氧化硅)层以将栅极电 极与场板隔离之前发生。此底切可导致栅极电介质中的缺陷，其中在凹部中的栅极电介 质比在栅极电极的其余部分处显著更薄，从而使栅极电极与场板之间的电隔离降级。此 类缺陷可导致栅极与源极之间的显著电流泄漏，从而导致合格率损失。
发明人已发现，可通过薄化位于沟槽场板的顶部处的顶部沟槽壁介电层的小部分而 减少或消除此类缺陷。在基线装置可具有具备两个宽度的场板(双重宽度场板)的情况下， 添加薄沟槽壁介电层部分会产生具有三个不同宽度的场板(三重宽度场板)，即，在沟槽 的高度/厚度方向上具有沿着场板的三个不同厚度的对应沟槽壁介电层。虽然在本文中描 述具有场板的三个不同多晶硅宽度的实例，但具有场板的四个或多于四个多晶硅宽度也 是可能的。
所揭示方面包含一种沟槽栅极MOSFET装置，其具有衬底，所述衬底具有被掺杂为第一导电性类型的半导体表面层。至少一个沟槽栅极MOSFET单元位于所述半导体表面 层中或其上方，且包含在所述半导体表面层中被掺杂为第二导电性类型的主体区域，及 在所述主体区域的顶部上被掺杂为所述第一导电性类型的源极区域。沟槽从所述半导体 表面层的顶部侧向下延伸，所述沟槽邻接所述主体区域且用介电材料来加衬。包含多晶 硅的场板位于所述沟槽中，且栅极电极位于所述场板上方。所述场板具有底部部分、中 间部分及顶部部分，其中所述底部部分比所述中间部分窄，且所述中间部分比所述顶部 部分窄。
所揭示方面进一步包含一种制作晶体管的方法。所述方法包含：在半导体衬底上方 的半导体层中形成多个沟槽，所述多个沟槽包含第一沟槽及第二沟槽。在所述沟槽的第一侧壁及第二侧壁上形成栅极介电层，且在所述第一侧壁与所述第二侧壁之间形成栅极电极。在所述第一侧壁及所述第二侧壁上形成介电衬里，所述介电衬里具有在所述沟槽 的底部处具备第一厚度的第一部分、在所述第一部分与所述栅极介电层之间具备小于所 述第一厚度的第二厚度的第二部分，及在所述第二部分与所述栅极介电层之间具备小于 所述第二厚度的第三厚度的第三部分。在所述沟槽中形成导电场板，所述场板具有具备 第一宽度的底部部分、在所述底部部分与所述栅极电极之间具备大于所述第一宽度的第 二宽度的中间部分，及在所述中间部分与所述栅极电极之间具备大于所述第二宽度的第 三宽度的顶部部分。
附图说明
现在将参考未必按比例绘制的附图，其中：
图1描绘所揭示垂直沟槽栅极MOSFET装置的高级俯视图描绘，所述垂直沟槽栅极MOSFET装置具有位于裸片的有源区域中的多个有源沟槽栅极MOSFET单元连同提供环 绕装置的有源区域的结终止区域的外结终止沟槽，其中多晶硅栅极通过彼此平行的实例 展示。
图2是沿着图1中所展示的切割线2-2的横截面图，其展示具有三重宽度场板的实例性 沟槽栅极n沟道MOSFET装置。
图3A到3I展示与形成图2中所展示的沟槽栅极n沟道MOSFET装置的第一实例性方法中的步骤对应的具有三重宽度场板、具有有源沟槽栅极单元的工艺中所揭示沟槽栅极 n沟道MOSFET装置的连续横截面图。
图4展示基于参数Igss(在12V下测量的栅极到源极泄漏)的来自实际晶片探针合格 率数据的数据比较，其将具有三重宽度场板的所揭示沟槽栅极n沟道MOSFET装置的探针合格率与具有双重宽度场板的沟槽栅极n沟道MOSFET装置进行比较。可看出三重宽 度场板MOSFET装置的探针合格率是与双重宽度场板MOSFET装置相比的约四倍。
图5A到5I展示与形成图2中所展示的沟槽栅极n沟道MOSFET装置的第二实例性方法中的步骤对应的具有三重宽度场板、具有有源沟槽栅极单元的工艺中所揭示沟槽栅极 n沟道MOSFET装置的连续横截面图。
图6图解说明用于集成电路中的图2的实例性沟槽栅极MOSFET装置。
具体实施方式
参考图式描述实例性方面，其中使用相似参考编号来标示类似或等效元件。动作或 事件的所图解说明排序不应视为限制性的，这是因为一些动作或事件可以不同次序发生 及/或与其它动作或事件同时发生。此外，可不需要一些所图解说明动作或事件来实施根 据本公开的方法。
而且，如本文中所使用的未进一步限制条件的术语“连接到”或“与…连接”(及类似术语)打算描述间接或直接电连接。因此，如果第一装置“连接”到第二装置，那么所 述连接可通过其中在路径中仅存在寄生现象的直接电连接或通过经由包含其它装置及 连接的介入物项的间接电连接。对于间接连接，介入物项通常不修改信号的信息。
图1描绘展示为具有任选外栅极结终止沟槽130的所揭示垂直沟槽栅极n沟道MOSFET装置100的增强高级俯视图描绘，所述任选外栅极结终止沟槽提供环绕有源区 域的结终止区域，所述有源区域具有展示为各自具有多晶硅栅极105a的多个有源沟槽栅 极MOSFET单元105。虽然在本文中通常描述NMOS晶体管，但所属领域的技术人员应清 楚，使用在此申请案中所揭示的此信息还通过用p掺杂区域替代n掺杂区域而形成PMOS 晶体管，且反之亦然。
有源区域具有多个有源沟槽栅极MOSFET单元105，其中展示所述多个有源沟槽栅极MOSFET单元的多晶硅栅极105a且其长度方向彼此平行地定向。沟槽栅极MOSFET装 置100展示为形成于为装置100提供漏极的衬底109(例如，n+掺杂(约1019cm-3到约1021 cm-3))上。衬底109上面具有相同导电性类型且轻掺杂(约1014cm-3到约1018cm-3)的外延表 面层108。虽然未展示，但通常在衬底109的底部侧上存在金属漏极触点层(例如， Ti/Ni/Ag)。
结终止沟槽130提供环绕MOSFET装置100的有源区域的结终止区域，所述结终止区域使得MOSFET装置100能够保持较高的漏极到源极击穿电压(BV)。结终止沟槽130通常 连接到有源沟槽栅极MOSFET单元及源极中的场板105b(图2)(例如，包括多晶硅)。
如下文在图2中所描述的有源区(展示为210)具有主体区域102及位于主体区域102内 的第一掺杂区域103(还称为源极103)，以提供使得能够以适当栅极到主体区域偏置接通 有源沟槽栅极MOSFET单元105以形成导电沟道的MOSFET装置结构，所述导电沟道使得电流能够在源极区域103之间流动穿过作为漂移区域的表面层108到达衬底109(例如，用作漏极)。在一个实例中，主体区域102可为具有处于从约1017cm-3到约1019cm-3的范围内 的掺杂物浓度的p型，且源极区域103可为具有处于从约1019cm-3到约1021cm-3的范围内 的掺杂物浓度的n型。
图2是沿着图1中所展示的切割线2-2的横截面图，其展示位于有源区210中的实例性 沟槽栅极n沟道MOSFET装置(沟槽栅极MOSFET装置)200，具有各自具有三重宽度场板105b的多个有源沟槽栅极MOSFET单元105(针对经简化实例，展示为两个单元)。沟槽栅 极MOSFET装置200可包括仅包含多个有源沟槽栅极MOSFET单元105的离散装置。替代 地，沟槽栅极MOSFET装置可包括集成电路(IC)。举例来说，IC可包含栅极驱动器，其 中并联联接的多个沟槽栅极MOSFET单元105全部由栅极驱动器驱动。
场板105b包括全部位于沟槽栅极MOSFET装置200的有源区210中的底部部分105b1、中间部分105b2及顶部部分105b3。沟槽壁介电层105c(例如，氧化硅)包括底部 部分105c1、中间部分105c2及顶部部分105c3。场板105b的三重宽度布置不同于不具有击 穿电压降级的双重宽度场板结构。沟槽介电壁电介质105c的顶部部分105c3由于其占据 沟槽壁电介质的总高度的相对小的部分而对栅极电极105a与源极区域103之间的BV具有 通常最小的影响，所述源极区域通常在半导体裸片上导电连接到场板。
在一些实例中，底部部分105b1的高度(在法向于表面层108的顶部表面的方向上)可 处于从3μm到4μm的范围内，中间部分105b2的高度可处于从0.7μm到1.5μm的范围内， 顶部部分105c3的高度可处于从
Figure BDA0003267760130000051
到
Figure BDA0003267760130000052
的范围内，且场板105b的总高度可处于 从3.8μm到5.6μm的范围内。在一些实例中，底部部分105b1的厚度(平行于表面层108的 顶部表面)可处于从
Figure BDA0003267760130000053
到
Figure BDA0003267760130000054
的范围内，中间部分105b2的厚度可处于从
Figure BDA0003267760130000055
到
Figure BDA0003267760130000056
的范围内，且顶部部分105b3的厚度可处于从
Figure BDA0003267760130000057
到
Figure BDA0003267760130000058
的范围内。在 一些实例中，沟槽壁介电层105c的底部部分105c1的厚度(平行于表面层108的顶部表面) 可处于从
Figure BDA0003267760130000059
到
Figure BDA00032677601300000510
的范围内，中间部分105c2的厚度可处于从
Figure BDA00032677601300000512
到
Figure BDA00032677601300000511
的范围内，且顶部部分105c3的厚度可处于从
Figure BDA00032677601300000513
到
Figure BDA00032677601300000514
的范围内。
在无暗示限制地呈现的更特定实例中，底部部分105b1的高度可为约3.4μm，中间部 分105b2的高度可为约1.1μm，且顶部部分的高度可为约
Figure BDA00032677601300000515
底部部分105b1的厚度可为约
Figure BDA00032677601300000516
中间部分105b2的厚度可为约
Figure BDA00032677601300000517
且顶部部分105b3的厚度可为约1 μm；并且底部部分105c1的厚度可为约
Figure BDA00032677601300000519
中间部分105c2的厚度可为约
Figure BDA00032677601300000518
且顶部部分105c3的厚度可为约
Figure BDA00032677601300000520
在场板105b由经掺杂多晶硅形成的情形中，多晶硅可为经掺杂的(例如，n+或p+)，其可包括在多晶硅沉积期间的原位掺杂，或者用一或多种掺杂物离子对未经掺杂多晶硅进行离子植入。替代地，由于场板105b在沟槽栅极MOSFET装置操作期间不传导任何电 流，因此场板还可包括未经掺杂多晶硅。
源极区域103展示为n+掺杂的以用于充当以主体区域102形成的有源沟槽栅极MOSFET单元105的源极。有源沟槽MOSFET单元105通常具有多晶硅栅极105a，所述多 晶硅栅极具有位于多晶硅栅极105a下面且介于多晶硅栅极105a的侧壁与主体区域102及 源极区域103之间的栅极介电层105d。总栅极介电层105d厚度可处于从
Figure BDA00032677601300000522
到
Figure BDA00032677601300000521
的范围内。三重屏蔽场板105b部分105b1、105b2及105b3展示为位于多晶硅栅极105a下 方的栅极介电层105d下面。栅极105a、源极区域103及衬底109操作为3端子沟槽栅极 MOSFET单元105，其中源极区域103连结到主体区域102。
多晶硅栅极105a任选地展示为具有栅极凹部(凹口)，所述栅极凹部上面具有还填充 栅极凹部的金属前介电(PMD)层124。凹入式栅极可为源极触点提供更多的工艺裕度。
包括部分105c1、105c2及105c3的沟槽介电层105c可包括其上具有经沉积介电层的热 氧化硅，所述经沉积介电层也可包括氧化硅，或另一介电材料(例如氮化硅或氮氧化硅)， 或者包括高k电介质(例如，k>5)的材料(例如HfO2)。金属1(M1)层位于PMD层124上方且 填充形成于所述PMD层中的触点孔口，展示为具有连接有源沟槽栅极MOSFET单元105 的源极区域103与主体区域102的金属触点118a，及提供到有源沟槽栅极MOSFET单元105 的多晶硅栅极105a的共同连接的金属触点118b。
现在描述执行包含三重场板的所揭示沟槽栅极MOSFET装置的工艺流程。图3A到3I展示针对图2中所展示的有源沟槽栅极MOSFET装置200(其在MOSFET装置的有源区 210中包括沟槽栅极MOSFET单元)的具有三重宽度场板的实例性工艺中所揭示垂直沟槽 栅极n沟道MOSFET装置的连续横截面图。图3A到3I中所展示的工艺流程通过用多晶硅 连续填充沟槽后续接着化学机械抛光(CMP)及回蚀而形成从底部侧到顶部侧的三重宽度 场板结构。
图3A展示在提供漏极的衬底109上的表面层108中的硅沟槽蚀刻之后的工艺中沟槽 栅极MOSFET装置的横截面图，所述硅沟槽蚀刻通常通过反应离子蚀刻(RIE)以形成表面层108中所展示的沟槽孔口。通常在此步骤中使用例如包括氮化硅的经图案化硬掩模 (HM)层，展示为HM层315。虽然未展示，但通常在HM层315下方存在薄硅垫氧化物层。 沟槽深度通常是1μm到10μm。
图3B展示在形成展示为105c1的沟槽介电层后续接着多晶硅沉积以形成作为有源区 210中的有源沟槽MOSFET栅极单元的初始填充物材料的多晶硅层320之后的工艺中沟槽栅极MOSFET装置的横截面图。通常通过以下操作而形成沟槽介电层105c1：生长
Figure BDA0003267760130000061
到
Figure BDA0003267760130000062
厚的热氧化物衬里后续接着通常
Figure BDA0003267760130000063
到
Figure BDA0003267760130000064
厚的氧化硅的次大气压化学气相沉积(SACVD)。
图3C展示在进行多晶硅CMP以移除沟槽外侧的多晶硅层覆盖物、然后进行多晶硅回 蚀工艺以暴露有源区210中的沟槽栅极MOSFET单元(其中有源区沟槽中的所得多晶硅层现在展示为105b1)之后的工艺中沟槽栅极MOSFET单元的横截面图。图3D展示在有源区 210中的沟槽介电层105c1的氧化物拉回以形成现在展示为105c2的经薄化沟槽介电层之 后的工艺中沟槽栅极MOSFET装置的横截面图。氧化物拉回工艺通常包括湿法蚀刻。
图3E展示在形成作为有源沟槽MOSFET栅极单元的第二填充物材料的多晶硅层330之后的工艺中沟槽栅极MOSFET装置的横截面图。在所图解说明视图中，已执行CMP工 艺以移除在介电层105c的顶部表面上方的多晶硅层330。图3F展示在进行主体植入(由箭 头展示)以在表面层108的表面处形成主体区域102之后的工艺中沟槽栅极MOSFET装置 的横截面图。
图3G展示在进行离子植入以在主体区域102中形成源极区域103(例如，源极)、然后 蚀刻第二多晶硅层330的一部分以提供现在展示为105b2的中间场板多晶硅部分之后的工艺中沟槽栅极MOSFET装置的横截面图。图3H展示在沉积作为有源沟槽MOSFET栅极 单元的第三填充物材料的第三多晶硅层340之后的工艺中沟槽栅极MOSFET装置的横截 面图。在所图解说明视图中，已执行CMP工艺以移除介电层105c的顶部表面上方的多晶 硅覆盖物，且已执行蚀刻工艺以将第三多晶硅层340凹入于表面层108的顶部表面下面。 这些操作产生可被视为场板部分中最宽的顶部场板部分105b3。顶部场板部分105b3完成 沟槽栅极MOSFET单元的三重场板。
图3I展示在进行热栅极氧化以形成栅极介电层105d之后的工艺中沟槽栅极MOSFET 装置的横截面图，其中如图3I中所展示，与在沟槽之间的包括表面层108的硅台面上方的 垂直沟道区域相比，栅极介电层105d将如所展示通常在顶部场板部分105b3的经暴露顶 部上方生长地更厚。在硅上方的栅极介电层105d处于从约
Figure BDA0003267760130000072
(例如，针对5V操作)到 约
Figure BDA0003267760130000071
厚(针对较高电压装置操作，例如100V)的范围内。
栅极多晶硅沉积及图案化随后进行以形成展示为具有任选多晶硅栅极凹部的多晶 硅栅极105a，后续接着还填充栅极凹部的PMD层124的沉积，后续接着穿过PMD层124 的触点孔口形成以暴露展示为凹入到硅中的源极区域103及主体区域102，且暴露多晶硅 栅极105a。如上文所描述，多晶硅栅极是掺杂的。金属1形成随后进行以提供金属触点， 包含到源极区域103及主体区域102的金属触点118a，及在图3I中未展示的接触多晶硅栅 极105a的另一金属触点(参见上文所描述的图2中的金属118b)。用于金属触点的金属可包 括铝或其它金属材料，例如钨或钴。
图5A到5I图解说明本公开的用于形成可用于沟槽栅极MOSFET装置中的三重宽度场板结构的替代方法500。方法500使用牺牲层(例如光致抗蚀剂)来填充沟槽而非如图3B中所展示用多晶硅来填充沟槽。尽管方法500的以下描述使用光致抗蚀剂作为一个实例，但所属领域的技术人员将了解，可使用其它牺牲材料，例如ARC(抗反射涂层)或与半导 体处理兼容的其它有机可旋涂材料。
图5A图解说明在形成沟槽壁介电层105c之后的MOSFET单元105。介电层105c(例如，热氧化硅层)已形成于表面层108的经暴露表面上。
在图5B中，已在衬底109上方且在介电层105c的垂直部分之间沉积光致抗蚀剂505。 图5B图解说明在光致抗蚀剂505的暴露介电层105c的任选回蚀之后的方法500。
图5C图解说明在移除光致抗蚀剂505的第一部分(例如，通过各向异性等离子体蚀刻 或灰化工艺510)期间及之后的方法500。所述移除暴露介电层105c的位于表面层108的顶 部表面处及其下面的顶部部分。
在图5D中，对氧化硅有选择性的蚀刻工艺515移除介电层105c的未受光致抗蚀剂505 保护的第一部分。蚀刻工艺515可包含(例如)充分稀释以提供工艺控制的缓冲HF溶液。蚀刻工艺515薄化位于表面层108的表面上方及位于沟槽的侧壁上方的介电层105c。
图5E图解说明在移除光致抗蚀剂505第二部分(例如，通过各向异性等离子体蚀刻或 灰化工艺520)期间及之后的方法500。所述移除暴露介电层105c的位于顶部部分下面的中 间部分。
在图5F中，对氧化硅有选择性的蚀刻工艺525移除介电层105c的未受光致抗蚀剂505 保护的第二部分。蚀刻工艺525可再次包含(例如)缓冲HF溶液。蚀刻工艺525进一步薄化 位于表面层108的表面上方及位于沟槽的侧壁上方的介电层105c，从而产生沟槽内的介电层105c的较薄上部部分及较厚中间部分。
图5G图解说明在移除光致抗蚀剂505的第三部分(例如，通过各向异性等离子体蚀刻 或灰化工艺530)期间及之后的方法500。所述移除暴露介电层105c的位于中间部分下面的 底部部分。介电层105c现在具有底部部分105c1、中间部分105c2及顶部部分105c3。
在图5H中，已在沟槽内且在表面层108的顶部表面上方形成多晶硅层535(例如，通过常规方法)。最后，图5I展示在移除多晶硅层535的位于表面层108的顶部表面上方的部分之后的方法500。多晶硅层535的部分移除可包含CMP及/或对多晶硅有选择性的蚀刻工艺，且分离部分形成的三重宽度场板540，每一三重宽度场板具有分别与底部部分105b1、中间部分105b2及顶部部分105b3对应的底部部分541、中间部分542及顶部部分543。沟 槽栅极MOSFET单元105的处理可继续进行，如由图3F及以下等等所图解说明。方法500 可适于(例如)通过使用多于两个蚀刻工艺步骤来移除光致抗蚀剂505的部分而提供部分 形成的场板540的多于三个宽度。
较宽顶部部分105b3的添加是对先前所描述的底切问题的创新解决方案。不同于一 些基线装置的双重宽度场板，顶部部分105b3对采用此特征的晶体管的电操作不具有显著影响。双重宽度场板通常用于使表面层108的漂移区域中的电场更均匀，而此优点通 常不适用于场板105b的顶部处，其中电场相对于场板105b的底部大体上降低。尽管提供 极少或不提供电益处，但较宽顶部部分105b3通过以下操作而提供显著处理益处：减少 可用于湿法蚀刻(例如，HF蚀刻)以侵蚀介电衬里105c3的区，同时从沟槽侧壁移除介电 衬里105c以准备在场板105b上面形成干净的栅极介电层。此外，尽管较薄的介电衬里电 介质可以其它方式导致晶体管的电压容量降低，但所描述的实施方案包含如下认识：邻 近栅极105a的此较薄的介电衬里可用于增加晶体管的工艺裕度，同时不会由于主体区域 102附近的降低的电场而牺牲电压范围。在不存在此认识的情况下，不存在将较宽顶部 部分105b3添加到双重宽度场板的动机。
实例
通过以下特定实例进一步图解说明所揭示方面，以下特定实例不应被视为以任何方 式限制本公开的范围或内容。
图4展示基于参数Igss(在12V下测量的栅极到源极泄漏)的来自实际晶片探针合格 率数据的数据比较，其将具有三重宽度场板(晶片01及02)的所揭示沟槽栅极n沟道MOSFET装置的探针合格率与具有双重宽度场板(晶片03及04)的沟槽栅极n沟道 MOSFET装置进行比较。可看出三重宽度场板MOSFET装置的探针合格率是与双重宽度 场板MOSFET装置相比的约四倍。
可使用所揭示方面来形成包括可集成到用以形成多种不同装置及相关产品的多种 组装流程中的半导体裸片的沟槽栅极MOSFET装置。半导体裸片可包含在其中的各种元件及/或在其上的各层，包含势垒层、介电层、装置结构、包含源极区域、漏极区域、位 线、基极、发射极、集电极、导电线、导电通孔的有源元件及无源元件等。此外，半导 体裸片可由包含双极、绝缘栅极双极晶体管(IGBT)、CMOS、BiCMOS及MEMS的多种 工艺形成。
本公开所涉及的技术领域的所属领域的技术人员将了解，在所主张发明的范围内许 多其它方面是可能的，且可在不背离本公开的范围的情况下对所描述方面做出其它添加、删除、替代及修改。

Claims (20)

1.一种制作晶体管的方法，其包括：
在半导体衬底(109)上方的半导体层(108)中形成多个沟槽，所述多个沟槽包含第一沟槽及第二沟槽；
在所述沟槽的第一侧壁及第二侧壁上形成栅极介电层(105d)，且在所述第一侧壁与所述第二侧壁之间形成栅极电极(105a)；
在所述第一侧壁及所述第二侧壁上形成介电衬里(105c)，所述介电衬里具有在所述沟槽的底部处具备第一厚度的第一部分(105c1)、在所述第一部分与所述栅极介电层之间具备小于所述第一厚度的第二厚度的第二部分(105c2)，及在所述第二部分与所述栅极介电层之间具备小于所述第二厚度的第三厚度的第三部分(105c3)；
在所述沟槽中形成导电场板(105b)，所述场板具有具备第一宽度的底部部分(105b1)、在所述底部部分与所述栅极电极之间具备大于所述第一宽度的第二宽度的中间部分(105b2)，及在所述中间部分与所述栅极电极之间具备大于所述第二宽度的第三宽度的顶部部分(105b3)。
2.根据权利要求1所述的方法，其中所述形成所述场板包含：
在所述第一侧壁及所述第二侧壁上形成介电层；
在所述第一侧壁与所述第二侧壁之间用包括多晶硅的初始填充物材料填充所述沟槽；
回蚀所述初始填充物材料，借此在所述沟槽内形成第一剩余多晶硅部分；
薄化位于所述第一剩余多晶硅部分上面的所述介电层；
用包括多晶硅的第二填充物材料填充所述沟槽；
回蚀所述第二填充物材料，借此在所述沟槽内形成第二剩余多晶硅部分；
薄化位于所述第二剩余部分上面的所述介电层；及
用包括多晶硅的第三填充物材料填充所述沟槽。
3.根据权利要求1所述的方法，其中所述形成所述场板包含：
在所述第一侧壁及所述第二侧壁上形成介电层；
在所述第一侧壁与所述第二侧壁之间用牺牲层填充所述沟槽；
回蚀所述牺牲层，借此暴露所述介电层的第一部分；
薄化所述介电层的所述第一部分；
回蚀所述牺牲层，借此暴露所述介电层的第二部分；及
薄化所述介电层的所述第一部分及所述第二部分。
4.根据权利要求1所述的方法，其中所述栅极介电层具有处于从
Figure FDA0003267760120000021
到
Figure FDA0003267760120000022
的范围内的厚度。
5.根据权利要求1所述的方法，其中形成所述栅极电极包含在所述栅极电极中形成凹部。
6.根据权利要求1所述的方法，其中所述半导体衬底是经n型掺杂的。
7.根据权利要求1所述的方法，其进一步包括形成介于所述第一沟槽与所述第二沟槽之间的主体区域及位于所述主体区域内的第一掺杂区域，所述第一掺杂区域提供沟槽栅极MOSFET的源极且所述半导体衬底提供所述沟槽栅极MOSFET的漏极。
8.根据权利要求7所述的方法，其进一步包括在所述第一沟槽及所述第二沟槽上方沉积金属前介电PMD层且形成穿过所述PMD层的触点，包含到所述主体区域的第一触点及到所述栅极电极的第二触点，其中形成所述第一触点进一步包括蚀刻穿过所述第一掺杂区域以到达所述主体区域。
9.根据权利要求1所述的方法，其中所述多个沟槽是离散MOSFET装置的特征。
10.根据权利要求1所述的方法，其中所述多个沟槽是集成电路中的MOSFET装置的特征。
11.一种沟槽栅极金属氧化物半导体MOSFET装置，其包括：
衬底，其具有被掺杂为第一导电性类型的半导体表面层(108)；
至少一个沟槽栅极MOSFET单元(105)，其位于所述半导体表面层中或其上方，其包含：
在所述半导体表面层中被掺杂为第二导电性类型的主体区域(102)；
在所述主体区域的顶部上被掺杂为所述第一导电性类型的源极区域(103)；
从所述半导体表面层的顶部侧向下延伸的沟槽，所述沟槽邻接所述主体区域且用介电材料(105c)来加衬；
在所述沟槽中包括多晶硅的场板(105b)；及
位于所述场板上方的栅极电极(105a)，
其中所述场板具有具备第一宽度的底部部分(105b1)、在所述底部部分与所述栅极电极之间具备第二宽度的中间部分(105b2)，及在所述中间部分与所述栅极电极之间具备第三宽度的顶部部分(105b3)，所述第二宽度大于所述第一宽度且所述第三宽度大于所述第二宽度。
12.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述沟槽栅极MOSFET装置是离散装置。
13.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述沟槽栅极MOSFET装置连接于集成电路内。
14.根据权利要求11所述的沟槽栅极MOSFET装置，其进一步包括介于所述栅极电极与沟槽侧壁之间的栅极介电层，所述栅极介电层具有处于从
Figure FDA0003267760120000031
到
Figure FDA0003267760120000032
的范围内的厚度。
15.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述栅极电极包含凹部。
16.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述第一导电性类型是n型。
17.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述至少一个沟槽栅极MOSFET单元是多个沟槽栅极MOSFET单元中的一者且所述栅极电极是对应多个栅极电极中的一者，并且所述源极区域是各自位于一对邻近场板之间的对应多个源极区域中的一者，所述多个源极区域提供所述多个沟槽栅极MOSFET单元的经组合源极区域且所述衬底提供所述多个沟槽栅极MOSFET单元的漏极。
18.根据权利要求17所述的沟槽栅极MOSFET装置，其进一步包括位于所述多个沟槽栅极MOSFET单元上方的金属前介电PMD层及穿过所述PMD层的触点，所述触点的第一子集到达位于所述经组合源极区域下方的所述主体区域，且第二子集到达所述栅极电极，其中触点的所述第一子集中的每一触点电连接到所述源极区域中的对应一者及所述主体区域中的对应一者。
19.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述场板包括经掺杂多晶硅。
20.根据权利要求11所述的沟槽栅极MOSFET装置，其中所述场板包括未经掺杂多晶硅。
CN202111091799.6A 2021-09-17 2021-09-17 用于沟槽栅极场效应晶体管的场板布置 Pending CN115832019A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111091799.6A CN115832019A (zh) 2021-09-17 2021-09-17 用于沟槽栅极场效应晶体管的场板布置
US17/502,692 US20230087151A1 (en) 2021-09-17 2021-10-15 Field plate arrangement for trench gate fet

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111091799.6A CN115832019A (zh) 2021-09-17 2021-09-17 用于沟槽栅极场效应晶体管的场板布置

Publications (1)

Publication Number Publication Date
CN115832019A true CN115832019A (zh) 2023-03-21

Family

ID=85515655

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111091799.6A Pending CN115832019A (zh) 2021-09-17 2021-09-17 用于沟槽栅极场效应晶体管的场板布置

Country Status (2)

Country Link
US (1) US20230087151A1 (zh)
CN (1) CN115832019A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation
JP2022181754A (ja) * 2021-05-27 2022-12-08 株式会社東芝 半導体装置
CN117410173B (zh) * 2023-12-15 2024-03-08 中晶新源(上海)半导体有限公司 一种阶梯介质层的沟槽半导体器件的制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007018631B4 (de) * 2007-04-19 2009-01-22 Infineon Technologies Austria Ag Halbleiterbauelement mit Kompensationszonen und Entladestrukturen für die Kompensationszonen
US8765609B2 (en) * 2012-07-25 2014-07-01 Power Integrations, Inc. Deposit/etch for tapered oxide
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
US11658241B2 (en) * 2018-12-31 2023-05-23 Texas Instruments Incorporated Vertical trench gate MOSFET with integrated Schottky diode
US11189702B2 (en) * 2019-01-30 2021-11-30 Vishay SIliconix, LLC Split gate semiconductor with non-uniform trench oxide
US11114558B2 (en) * 2019-10-18 2021-09-07 Nami MOS CO., LTD. Shielded gate trench MOSFET integrated with super barrier rectifier
US20210126124A1 (en) * 2019-10-29 2021-04-29 Nami MOS CO., LTD. Termination of multiple stepped oxide shielded gate trench mosfet
US20230010328A1 (en) * 2021-07-06 2023-01-12 Nami MOS CO., LTD. Shielded gate trench mosfet with multiple stepped epitaxial structures

Also Published As

Publication number Publication date
US20230087151A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
US9252239B2 (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US20190305099A1 (en) Semiconductor device
US20210384346A1 (en) Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates
TWI591789B (zh) 用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法
US9281368B1 (en) Split-gate trench power MOSFET with protected shield oxide
US10777661B2 (en) Method of manufacturing shielded gate trench MOSFET devices
US10636883B2 (en) Semiconductor device including a gate trench and a source trench
CN105609409B (zh) 在底部分上选择性地具有厚电介质的沟槽
US20230087151A1 (en) Field plate arrangement for trench gate fet
CN113519054B (zh) 制造屏蔽栅极沟槽mosfet装置的方法
US10050114B2 (en) Semiconductor device and method of manufacturing the same
US10644149B1 (en) LDMOS fin-type field-effect transistors including a dummy gate
US9991378B2 (en) Trench power semiconductor device
US11380787B2 (en) Shielded gate trench MOSFET integrated with super barrier rectifier having short channel
US11777000B2 (en) SiC trench MOSFET with low on-resistance and switching loss
US11984490B2 (en) Schottky barrier diode with reduced leakage current and method of forming the same
US10164037B2 (en) Semiconductor device structure and method for forming the same
CN111524974B (zh) 半导体器件及其制造方法
US20230178625A1 (en) Semiconductor device
US20200279768A1 (en) Modified dielectric fill between the contacts of field-effect transistors
CN113782445B (zh) 超结器件及其制造方法
US11705515B2 (en) Gate electrode extending into a shallow trench isolation structure in high voltage devices
KR102435160B1 (ko) 반도체 디바이스 및 그 제조 방법
US20230268432A1 (en) Manufacturing method of a semiconductor device
US20240047574A1 (en) High voltage semiconductor devices and methods of manufacturing thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication