KR100743630B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계와, 상기 홈을 포함한 기판 전면 상에 게이트산화막을 형성하는 단계와, 상기 홈이 매립되도록 게이트산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 게이트산화막이 노출될 때까지 CMP하는 단계 및 상기 게이트산화막 및 CMP된 폴리실리콘막 상에 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b은 종래의 반도체 소자의 리세스 게이트 형성방법을 설명하기 공정별 단면도.
도 2a는 종래의 게이트 전극의 폴리실리콘막 CMP 공정 후 웨이퍼 내의 연마량 프로파일.
도 2b는 종래의 리세스 게이트 형성 후의 웨이퍼의 디펙트 맵(defect map)
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 소자분리막
23: 홈 24: 게이트 산화막
25: 폴리실리콘막 26: 도전막
27: 하드마스크막
100: 폴리실리콘막의 표면에 형성된 계곡
200: 리세스 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트전극의 폴리실리콘막을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 점차 감소함에 따라 제조 공정의 마진이 점점 부족하게 되고, DRAM의 경우 특히 리프레쉬(refresh) 특성의 열화로 소자 형성이 난해하게 되었다. 이에, 상기한 문제들을 해결하고자 기존의 2차원적인 게이트 대신에 3차원적으로 게이트를 형성하는 이른바 리세스 게이트(recessed gate) 형성방법이 도입되었다.
이러한, 상기 리세스 게이트 형성방법시 게이트의 폴리폴리실리콘막 증착 후 후속 게이트 전극막 증착시 하부 토폴로지(topology)에 의하여 스텝 커버러지(step coverage)가 불량하여 게이트 전극의 단선을 초래하거나 후속 공정 진행시 SAC(self aligned contact) 페일(fail)을 야기하게 되는데 이와 같은 문제를 해결하고자 게이트의 폴리실리콘막 증착 후 CMP 공정을 도입하여 게이트의 폴리실리콘막을 평탄화하는 상황이다.
이하에서는, 현재 수행되고 있는 리세스 게이트 형성방법을 도 1a 및 도 1b를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브영역을 한정하는 소자분리막(2)이 구비된 반도체 기판(1)을 마련한다. 그런다음, 게이트 형성을 위한 공지의 포토 공정 및 에치 공정을 수행하여 기판의 게이트 형성 영역을 식각하여 홈(3)을 형성한다. 다음으로, 상기 홈(3)을 포함한 기판의 액티브 영역 표면에 게이트 산화막(4)을 형성한다. 계속해서, 상기 홈(3)이 매립되도록 게이트 산화막(4) 상에 게이트 폴리실리콘막(5)을 증착한다.
이 때, 상기 홈(3)으로 인해 폴리실리콘막 증착시 게이트 폴리실리콘막(4)의 표면에 계곡(10)이 형성한다. 상기 계곡(100)은 후속 게이트 전극막 증착시 스텝 커버러지(step coverage) 불량에 의하여 단선을 유발하는 원인으로 작용할 수 있다.
도 1b를 참조하면, 후속 게이트 전극막의 스텝커버러지를 좋게 하게 위해 상기 게이트 폴리실리콘막을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화 시킨다. 이 때, 상기 게이트 폴리실리콘막(5)의 표면에 형성된 계곡이 제거된다.
이 후, 도시하지는 않았지만, 상기 CMP된 폴리실리콘막(5) 상에 게이트 도전막 및 게이트 하드마스크막을 차례로 형성한 후, 이들을 식각하여 상기 홈 상에 리세스 게이트(recessed gate)를 형성한다.
그러나, 전술한 바와 같은 종래의 리세스 게이트 형성방법은 다음과 같은 문제점이 있다.
먼저, 게이트 폴리실리콘막 CMP 공정 후 폴리실리콘막 두께를 일정량으로 제어해야 하고, 또한 균일도가 일정하게 유지되어야 하는데 기존의 산화막용 슬러리(slurry)를 사용하여 게이트 폴리실리콘막 CMP 공정을 진행할 경우, 폴리실리콘막을 일정량으로 제어하기가 어려우며, 또한 웨이퍼별 폴리실리콘막의 잔류막 두께 또한 일정하게 제거하기 힘든 상황이다.
또한, 도 2a를 참조하면, 게이트 폴리실리콘막 CMP 공정시 웨이퍼 중앙부에 비해 웨이퍼 가장자리부로 갈수록 연마량이 증가하는 현상을 볼 수 있다. 이러한 웨이퍼 가장자리부의 연마량이 증가함으로 인해 웨이퍼 가장자리부의 폴리실리콘막의 두께가 낮게 형성된다. 이로 인해, 후속 게이트 전극막을 증착한 후 식각 공정시 웨이퍼의 가장자리부가 중앙부에 비해 식각 속도가 빠르게 되기 때문에 공정 마진이 부족하다.
도 2b를 참조하면, 게이트 전극 형성 후 웨이퍼 가장자리부에 많은 결함이 검출된 것을 알 수 있으며, 이로 인해, 트랜지스터 특성 악화로 소자 페일(fail)을 유도하여 결국은 소자의 수율의 감소 및 제조 비용을 상승하게 하는 문제점이 발생하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트의 폴리실리콘막 CMP 공정시 폴리실리콘막의 균일도를 향상시켜 웨이퍼 중앙부와 가장자리간 연마 균일도를 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트 산화막을 형성하는 단계; 상기 홈이 매립되도록 게이트산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 게이트산화막이 노출될 때까지 CMP하는 단계; 및 상기 게이트산화막 및 CMP된 폴리실리콘막 상에 도전막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 폴리실리콘막을 CMP하는 단계는 고분자를 함유한 실리카 연마제를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 고분자를 함유한 실리카 연마제는 50∼5000nm의 직경을 갖는 실리카 연마제에 음이온성 고분자가 함유된 것을 특징으로 한다.
상기 음이온성 고분자는 카르복실기를 포함하며, 폴리 아크릴 산과 그 유도체 중에서 적어도 하나 이상이 혼합된 것을 특징으로 한다. 또한, 상기 음이온성 고분자는 산성 형태 또는 염 형태를 갖는 것을 특징으로 한다. 아울러, 상기 음이온성 고분자는 슬러리 총중량의 0.01∼5.0wt％를 함유시키며, 염기성 화합물로 중화처리되어 활성화된 것을 특징으로 한다.
상기 염기성 화합물은 알카리금속의 수산화물, 또는, 유기물 베이스 화합물 중에서 적어도 하나 이상이 혼합된 화합물인 것을 특징으로 한다.
상기 알칼리금속의 수산화물은 수산화칼륨인 것을 특징으로 한다.
상기 유기물 베이스 화합물은 수산화 암모늄(AMMONIUM HYDROXIDE), MEA(MONOETHANOL AMINE)), DEA(DIETHANOL AMINE) 및 TEA(TRIETHANOL AMINE)으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 한다.
상기 실리카 연마제는 슬러리 총중량의 1∼50wt％를 함유시키는 것을 특징으로 한다.
상기 실리카 연마제는 10∼5000㎚의 직경을 갖는 콜로이달 형태 또는 퓸드 형태의 연마제인 것을 특징으로 한다.
상기 폴리실리콘막을 CMP하는 단계는 고분자를 함유한 CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2로 구성된 그룹으로부터 선택되는 어느 하나의 연마제를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 한다. 또한, 상기 폴리실리콘막을 CMP하는 단계는 폴리실리콘막:산화막의 연마선택비가 10:1∼200:1가 되도록 수행하는 것을 특징으로 한다.
상기 폴리실리콘막을 CMP하는 단계는 pH4∼pH12의 범위를 갖도록 pH 조절제가 첨가된 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 pH 조절제는 유기 산 또는 유기 염으로 이루어진 것을 특징으로 한다.
상기 pH 조절제는 수산화 암모늄(AMMONIUM HYDROXIDE), MEA(MONOETHANOL AMINE)), DEA(DIETHANOL AMINE) 및 TEA(TRIETHANOL AMINE)로 구성된 그룹으로부터 선택되는 어느 하나의 pH 증가제를 포함하는 것을 특징으로 하며, 또는, 아세트산을 사용하는 pH 감소제를 포함하는 것을 특징으로 한다.
상기 폴리실리콘막을 CMP하는 단계는 연마 압력을 1∼10psi로 하고, 연마 테이블의 회전속도를 10∼100rpm로 하는 조건하에서 수행하는 것을 특징으로 한다.
상기 도전막은 폴리실리콘막 또는 금속계막인 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설 명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 액티브영역을 한정하는 소자분리막(22)이 형성된 반도체 기판(21)을 마련한다. 그런다음, 상기 기판(21) 상에 게이트 형성 영역을 노출시키는 희생산화막(미도시)과 하드마스크용 폴리실리콘막(미도시)을 형성한 후, 상기 하드마스크용 폴리실리콘막을 마스크로 이용하여 노출된 기판의 부분을 식각하여 홈(23)을 형성한다.
도 3b를 참조하면, 상기 하드마스크용 폴리실리콘막과 희생산화막이 제거된 상태에서, 상기 홈(23)을 포함한 기판 액티브영역 전면 상에 게이트산화막(24)을 형성한다. 다음으로, 상기 홈(23)이 매립되도록 게이트산화막(24)을 포함한 기판의 전면 상에 폴리실리콘막(25)을 SiH4 또는 Si2H6 가스를 사용하여 500∼2000Å 두께로 증착한다. 이때, 상기 움푹 패인 홈(23)으로 인하여 폴리실리콘막(25)의 표면에 계곡(100)이 형성한다.
도 3c를 참조하면, 상기 폴리실리콘막(25)의 표면에 형성된 계곡을 제거하기 위해, 상기 폴리실리콘막(25)을 게이트산화막(24)이 노출될 때까지 CMP한다. 여기서, 상기 폴리실리콘막(25) CMP는 폴리실리콘막에 대한 연마속도를 높이고 산화막에 대한 연마속도를 낮게하기 위하여 폴리실리콘막:산화막의 연마 선택비를 10:1∼200:1으로, 바람직하게는 40:1을 갖는 슬러리로 수행한다. 상기 슬러리는 고분자를 함유한 실리카 연마제를 갖는다. 또는, 고분자를 함유한 CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 또는 HfO2 중 어느 하나의 연마제를 갖는다.
상기 고분자를 함유한 실리카 연마제는 50∼5000nm의 직경을 갖는 실리카 연마제에 음이온성 고분자를 함유하는 연마제로써, 상기 음이온성 고분자는 카르복실기를 갖으며, 또한, 상기 음이온성 고분자는 폴리 아크릴 산, 또는, 그 유도체 중에서 하나 또는, 적어도 하나 이상을 혼합한 것이며, 산성 형태 또는 염 형태를 갖는다. 게다가, 상기 음이온성 고분자는 슬러리 총중량의 0.01∼5.0wt％를 함유시키며, 상기 음이온성 고분자를 활성시키기 위하여 염기성 화합물로 중화 처리시켜 사용한다.
상기 염기성 화합물은 알카리금속의 수산화물, 또는, 유기물 베이스 화합물 중에서 하나 이상이 혼합된 화합물이며, 상기 알칼리금속의 수산화물은 수산화칼륨으로 사용하며, 상기 유기물 베이스 화합물은 수산화 암모늄(AMMONIUM HYDROXIDE), MEA(MONOETHANOL AMINE)), DEA(DIETHANOL AMINE) 또는 TEA(TRIETHANOL AMINE) 중에서 어느 하나를 사용한다.
상기 실리카 연마제는 10∼5000㎚의 직경을 갖는 콜로이달(colloidal) 형태 또는 퓸드(fumed) 형태의 연마제로 슬러리 총중량의 1∼50wt％를 함유시킨다.
상기 폴리실리콘막 CMP 하는 단계는 pH4∼pH12의 범위를 갖도록 pH 조절제가 첨가된 슬러리로 사용한다. 상기 pH 조절제는 유기 산 또는 유기 염으로 pH를 조절한다. 상기 pH 조절제는 수산화 암모늄(AMMONIUM HYDROXIDE), MEA(MONOETHANOL AMINE)), DEA(DIETHANOL AMINE), 또는, TEA(TRIETHANOL AMINE) 중에서 어느 하나의 pH 증가제를 포함하며, 또는, 상기 pH 조절제는 아세트산을 사용하는 pH 감소제를 포함한다.
상기 폴리실리콘막 CMP하는 단계는 연마 압력을 1∼10psi로 하고, 연마 테이 블의 회전속도를 10∼100rpm로 하는 조건하에서 수행한다.
도 3d를 참조하면, 상기 게이트산화막(24) 및 CMP된 폴리실리콘막(25) 상에 도전막(26)을 증착한다. 여기서, 상기 도전막(26)은 폴리실리콘막 또는 금속계막으로 사용한다.
도 3e를 참조하면, 상기 도전막(26) 상에 하드마스크막(27)을 증착한 후, 상기 하드마스크막(27)과 도전막(26) 및 게이트산화막(24)을 식각하여 홈(23) 상에 리세스 게이트(200)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조한다.
전술한 바와 같이, 본 발명은 폴리실리콘막 CMP 공정을 폴리실리콘막에 대한 산화막의 연마선택비가 높은 슬러리를 사용하여 게이트 산화막을 정지막으로 이용하여 수행한다. 따라서, 홈 부분에만 폴리실리콘막이 잔류되며, 이로 인해, 후속 도전막 증착시 균일하게 증착할 수 있다.
즉, 본 발명은 폴리실리콘막 CMP 공정을 폴리실리콘막에 대한 산화막의 연마선택비가 높은 슬러리를 사용하여 수행하게 되면, 게이트산화막 부분까지만 폴리실리콘막이 식각되어 홈 부분에만 폴리실리콘막이 잔류하게 된다. 이로 인해, 후속 도전막 증착시 균일하게 증착할 수가 있어 웨이퍼 내의 중앙부와 가장자리부의 연마량을 일정하게 제어할 수 있다.
이상에서와 같이, 본 발명은 게이트의 폴리실리콘막 CMP 공정을 폴리실리콘 막에 대한 산화막의 연마선택비가 높은 슬러리를 사용하여 수행함으로써, 후속 게이트의 도전막 증착을 균일하게 수행할 수 있어, 웨이퍼 내의 중앙부와 가장자리부의 연마량을 일정하게 제어할 수 있다. 따라서, 후속 게이트 식각 공정에서도 마진 확보에 의해서 소자의 수율 향상 및 제조 원가의 상승을 억제하는 효과가 있다.
이상, 여기에서는 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
Claims (21)
- 반도체 기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈을 포함한 기판 전면 상에 게이트산화막을 형성하는 단계;상기 홈이 매립되도록 게이트산화막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 게이트산화막이 노출될 때까지 CMP하는 단계; 및상기 게이트산화막 및 CMP된 폴리실리콘막 상에 도전막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막을 CMP하는 단계는 고분자를 함유한 실리카 연마제를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 고분자를 함유한 실리카 연마제는 50∼5000nm의 직경을 갖는 실리카 연마제에 음이온성 고분자가 함유된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 음이온성 고분자는 카르복실기를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 음이온성 고분자는 폴리 아크릴 산과 그 유도체 중에서 적어도 하나 이상이 혼합된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 음이온성 고분자는 산성 형태 또는 염 형태를 갖는것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 음이온성 고분자는 슬러리 총중량의 0.01∼5.0wt％를 함유시키는 것을 특징으로 하는 반도체 소자의 제조방법
- 제 3 항에 있어서, 상기 음이온성 고분자는 염기성 화합물로 중화처리되어 활성화된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 염기성 화합물은 알카리금속의 수산화물, 또는, 유기물 베이스 화합물 중에서 적어도 하나 이상이 혼합된 화합물인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 알칼리금속의 수산화물은 수산화칼륨인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 유기물 베이스 화합물은 수산화 암모늄(AMMONIUM HYDROXIDE), MEA(MONOETHANOL AMINE)), DEA(DIETHANOL AMINE) 및 TEA(TRIETHANOL AMINE)으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 실리카 연마제는 슬러리 총중량의 1∼50wt％를 함유시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 실리카 연마제는 10∼5000㎚의 직경을 갖는 콜로이달 형태 또는 퓸드 형태의 연마제인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막을 CMP하는 단계는 고분자를 함유한 CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2로 구성된 그룹으로부터 선택되는 어느 하나의 연마제를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막을 CMP하는 단계는 폴리실리콘막:산화막의 연마선택비가 10:1∼200:1가 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막을 CMP하는 단계는 pH4∼pH12의 범위를 갖도록 pH 조절제가 첨가된 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서, 상기 pH 조절제는 유기 산 또는 유기 염으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서, 상기 pH 조절제는 수산화 암모늄(AMMONIUM HYDROXIDE), MEA(MONOETHANOL AMINE)), DEA(DIETHANOL AMINE) 및 TEA(TRIETHANOL AMINE)로 구성된 그룹으로부터 선택되는 어느 하나의 pH 증가제를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서, 상기 pH 조절제는 아세트산을 사용하는 pH 감소제를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막을 CMP하는 단계는 연마 압력을 1∼10psi로 하고, 연마 테이블의 회전속도를 10∼100rpm로 하는 조건하에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 도전막은 폴리실리콘막 또는 금속계막인 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR20020087557A (ko) * | 2001-05-14 | 2002-11-23 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 플로팅 게이트 형성 방법 |
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| KR20050069064A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조방법 |
-
2005
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024055A (ja) | 1999-07-06 | 2001-01-26 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| KR20020087557A (ko) * | 2001-05-14 | 2002-11-23 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 플로팅 게이트 형성 방법 |
| JP2004103764A (ja) | 2002-09-09 | 2004-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| KR20050069064A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조방법 |
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