KR100605583B1 - 반도체 소자의 층간절연막 형성 방법 - Google Patents

반도체 소자의 층간절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중 셀지역과 주변회로지역의 단차를 효율적으로 제거하는 반도체 소자의 층간절연막 형성 방법에 관한 것이다. 본 발명의 일측면에 따르면, 셀지역과 주변회로지역 사이에 단차를 유발하는 하부 구조가 형성된 기판 상에 층간절연산화막을 형성하는 단계, 상기 층간절연산화막 상에 상기 셀지역과 상기 주변회로 지역의 단차보다 두꺼운 두께의 질화막을 형성하는 단계 및 상기 질화막에 대한 화학적기계적연마 공정 - 압력 감지 특성을 가진 슬러리를 사용함 - 을 실시하는 단계를 포함하는 반도체 소자의 층간절연막 형성 방법이 제공된다.
스페이서, 게이트 전극, 질화막, 층간절연막, 연마제

Description

반도체 소자의 층간절연막 형성 방법{METHOD FOR FORMING AN ISOLATION LAYER DIELECTRIC IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 층간절연막 형성 공정을 나타낸 단면도.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 층간절연막 형성 공정을 나타낸 단면도.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 층간절연막 형성 공정을 나타낸 단면도.
도 4는 압력감지특성을 갖는 슬러리로 질화막의 화학적기계적연마 공정을 수행할 때의 첨가제와 농도에 따른 연마속도 변화를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 실리콘 기판 12 : 게이트 산화막
13 : 게이트 전극 14 : 게이트 하드마스크 질화막
15 : 스페이서 16 : 층간절연산화막
17 : 질화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 반도체 소자의 층간절연막 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 중 화학적기계적연마(CMP) 공정은 웨이퍼 내의 평탄도를 유지하기 위한 광역 평탄화 기술로서 노광 및 식각 공정의 마진을 확보하기 위하여 층간절연막을 증착한 후 사용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 층간절연막 형성 공정을 나타낸 단면도이다.
종래기술에 따른 층간절연막 형성 공정은 우선, 도 1a에 도시된 바와 같이, 질화막 하드마스크 및 질화막 측벽 스페이서를 구비하는 게이트 전극이 형성된 실리콘 기판(1) 상에 층간절연산화막(6)을 증착한다.
이때, 게이트 전극은 게이트 절연막(2), 게이트 전극(3), 하드마스크 질화막(4), 스페이서(5) 등으로 구성되며, A는 셀지역이고 B는 주변회로지역이다.
여기서, 셀지역(A)과 주변회로지역(B) 간의 단차가 매우 큰 상태임을 볼 수 있다.
계속해서, 도 1b에 도시된 바와 같이, 셀지역(A)의 층간절연산화막(6)을 노광 및 식각 공정으로 일정 두께 만큼 제거한다.
이것은 일반적인 화학적기계적연마 공정으로는 광역 평탄화를 이루기 어렵기 때문이다.
다음으로, 도 1c에 도시된 바와 같이, 상기 층간절연산화막(6)에 대한 화학적기계적연마 공정을 수행한다.
상기와 같은 공정을 수행하는 경우 주변회로지역(B) 간의 단차가 어느정도 완화되기는 하나, 완전히 제거되지는 않는다. 또한, 셀 오픈 마스크 공정, 식각 공정 등 공정이 복잡해지는 단점이 있다.
한편 층간절연산화막의 증착 두께를 크게 높이고 화학적기계적연마 공정만을 수행하면 이러한 공정 복잡화를 피할 수 있으나, 화학적기계적연마 공정 시간이 길어져 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀지역과 주변회로지역의 단차를 효율적으로 제거할 수 있는 반도체 소자의 층간절연막 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명의 일측면에 따르면, 셀지역과 주변회로지역 사이에 단차를 유발하는 하부 구조가 형성된 기판 상에 층간절연산화막을 형성하는 단계,상기 층간절연산화막 상에 상기 셀지역과 상기 주변회로 지역의 단 차보다 두꺼운 두께의 질화막을 형성하는 단계 및 상기 질화막에 대한 화학적기계적연마 공정 - 압력 감지 특성을 가진 슬러리를 사용함 - 을 실시하는 단계를 포함하는 반도체 소자의 층간절연막 형성 방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사항을 용이하게 실시할 수 있을 정도로 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 층간절연막 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 층간절연막 형성 공정은 우선, 도 2a에 도시된 바와 같이, 질화막 하드마스크 및 질화막 측벽 스페이서를 구비하는 게이트 전극이 형성된 실리콘 기판(11) 상에 층간절연산화막(16)을 증착한다.
이때, 게이트 전극은 게이트 절연막(12), 게이트 전극(13), 하드마스크 질화막(14), 스페이서(15) 등으로 구성되며, A는 셀지역이고 B는 주변회로지역이다.
여기서, 층간절연산화막(16)은 게이트 전극 상에 최소한의 두께로 증착한다.
이어서, 상기 층간절연산화막(16) 상에 질화막(17)을 증착한다.
여기서, 질화막(17)은 상기 층간절연산화막(16) 형성시 발생되는 셀지역(A)과 주변회로 지역(B)간 단차보다 두꺼운 두께로 형성하여, 주변회로 지역(B)에 형성된 질화막(17)의 상단표면이 셀지역(A) 상부의 층간절연산화막(16)의 상단표면보다 높게 형성한다.
또한, 층간절연산화막(16)으로는 매립특성이 우수한 BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, APL(Advanced Planarization Layer)산화막, ALD(Atomic Layer Deposition)산화막을 증착하는 것이 바람직하다.
삭제
그리고, 질화막(17)은 SiN막, TiN막, AlN막, BN막 및 TaN막중 선택된 어느 하나를 사용하는 것이 바람직하며, MOCVD 방식 또는 PVD 방식을 사용하여 100~5000Å의 두께로 증착하는 것이 바람직하다.
다음으로, 도 2b에 도시된 바와 같이, 질화막(17)에 대해 화학적기계적연마 공정을 수행하여 게이트 전극 위의 질화막(17)을 완전 제거하며 셀지역(A)과 주변회로지역(B)의 단차를 제거한다.
여기서, 화학적기계적연마 공정시 연마압력은 1~10psi, 연마 테이블 속도는 10~100rpm으로 하는 것이 바람직하다.
슬러리 내의 연마 입자는 50~500nm정도 크기의 콜로이달(Colloidal) 또는 퓸드(Fumed) 형태로 사용하는 것이 바람직하다.
또한, 연마 입자로는 실리카(SiO2)계, 알루미나(Al2O3)계, 세리아(CeO2)계, 지르코니아(ZrO2)계, 슬러리의 농도는 0.5~10wt%로 조절하는 것이 바람직하며, 슬러리의 산도(pH)를 2~12까지 조절하여 연마속도를 제어하는 것이 바람직하다.
그리고, 연마압력에 대하여 질화막(17)의 연마속도가 1~100까지 변하는 압력감지특성(Pressure Sensitivity)을 가진 연마제를 이용하여 화학적기계적연마 공정을 수행함이 바람직하다.
여기서, 압력감지특성을 갖는 슬러리로 화학적기계적연마 공정을 진행하고 질화막의 연마량을 최소로 하기 때문에 웨이퍼가 전체적으로 WIDNU(Within Die Non Uniformity), WIWNU(Within Wafer Non Uniformity), WTWNU(Wafer To Wafer Non Uniformity) 특성이 우수하다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 층간절연막 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 층간절연막 형성 공정은 우선, 도 3a에 도시된 바와 같이, 질화막 하드마스크 및 질화막 측벽 스페이서를 구비하는 게이트 전극이 형성된 실리콘 기판(21) 상에 층간절연산화막(26)을 증착한다.
이때, 게이트 전극은 게이트 절연막(22), 게이트 전극(23), 하드마스크 질화막(24), 스페이서(25) 등으로 구성되며, A는 셀지역이고 B는 주변회로지역이다.
여기서, 층간절연산화막(26)은 게이트 전극 상에 최소한의 두께로 증착한다.
이어서, 상기 층간절연산화막(26) 상에 질화막(27)을 증착한다.
여기서, 질화막(27)은 상기 층간절연산화막(26) 형성시 발생되는 셀지역(A)과 주변회로 지역(B)간 단차보다 두꺼운 두께로 형성하여, 주변회로 지역(B)에 형성된 질화막(27)의 상단표면이 셀지역(A) 상부의 층간절연산화막(26)의 상단표면보다 더욱 높게 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 질화막(27)에 대해 화학적기계적연마 공정을 수행하여 게이트 전극 위의 질화막(27)을 일정 두께 남기고, 셀지역(A)과 주변회로지역(B)의 단차를 제거한다.
상기 층간절연산화막(26) 상에 질화막(27)을 증착한 후 화학적기계적연마 공정을 수행하여 셀지역의 질화막(27)의 두께를 일정 두께 만큼(예를 들어, 100~2000Å) 남기고 셀지역(A)과 주변회로지역(B)의 단차를 제거한다.
여기서, 셀지역에 잔류하는 질화막(27)의 두께에 따라 질화막(27)을 후속 식각 공정의 베리어로 사용하며, 또한 후속 랜딩 플러그 콘택 형성 공정시 하드마스크 역할을 수행할 수 있어, 하드마스크 질화막 및 버퍼산화막(UGS막) 형성 공정을 생략할 수 있다. 따라서, 공정의 단순화를 이룰 수 있다.
도 4는 압력감지특성을 갖는 슬러리로 질화막의 화학적기계적연마 공정을 실시할 때의 첨가제의 농도에 따른 연마속도의 변화를 나타낸 그래프이다. 이때, A는 압력감지특성을 가진 슬러리로 화학적기계적연마 공정을 수행한 것이며, B는 압력감지특성을 갖지 않은 슬러리로 화학적기계적연마 공정을 수행한 것이다.
여기서, A를 참조하면, 임계압력이상에서는 연마속도가 급증하는 특징을 갖고 있어 층간절연막의 화학적기계적연마 공정 수행시 초기에는 연마속도가 매우 느린것을 확인할 수 있다. 따라서, 연마압력에 따라 연마속도가 변화되는 압력감지특성을 이용하면 질화막을 장벽으로 이용한 화학적기계적연마 공정을 진행할 수 있게 된다.
근본적으로 화학적기계적연마 공정은 단차 유발 문제로부터 자유로울 수 없다. 본 발명에서는 층간절연막을 최소한으로 증착하고 그 위에 질화막을 증착하여 화학적기계적연마 공정을 수행한다. 연마 압력에 따라 연마속도가 변화되는 압력감지특성을 이용하여 질화막을 베리어(Barrier)로 활용하여 화학적기계적연마 공정을 수행토록 질화막을 베리어로 활용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 게이트 전극 형성 후 층간절연막 형성 공정을 일례로 들어 설명하였으나, 본 발명은 셀지역과 주변회로지역 간의 단차를 유발하는 하부 구조 형성 후에 수행되는 모든 층간절연막 형성 공정에 적용할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 셀지역과 주변회로지역의 단차를 제거하여 WIDNU, WIWNU 및 WTWNU 등의 특성의 개선 및 공정 단순화의 효과가 있다.

Claims (8)

  1. 셀지역과 주변회로지역 사이에 단차를 유발하는 하부 구조가 형성된 기판 상에 층간절연산화막을 형성하는 단계;
    상기 층간절연산화막 상에 상기 셀지역과 상기 주변회로 지역의 단차보다 두꺼운 두께의 질화막을 형성하는 단계; 및
    상기 질화막에 대한 화학적기계적연마 공정 - 압력 감지 특성을 가진 슬러리를 사용함 - 을 실시하는 단계;
    를 포함하는 반도체 소자의 층간절연막 형성 방법.
  2. 제1항에 있어서,
    상기 질화막에 대한 화학적기계적연마 공정을 실시하는 단계에서,
    상기 셀지역 상기 질화막을 일정 두께 만큼 잔류시키는 반도체 소자의 층간절연막 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 층간절연산화막은 BPSG막, PSG막, APL산화막, ALD산화막 중 선택된 어느 하나인 반도체 소자의 층간절연막 형성 방법.
  4. 제3항에 있어서,
    상기 질화막은 SiN막, TiN막, AlN막, BN막, TaN막 중 선택된 어느 하나인 반도체 소자의 층간절연막 형성 방법.
  5. 제1항에 있어서,
    상기 화학적기계적연마 공정을 실시하는 단계는, 1~10psi의 연마압력과 10~100rpm의 연마 테이블 속도 조건을 적용하는 반도체 소자의 층간절연막 형성 방법.
  6. 제5항에 있어서,
    상기 슬러리는, SiO2계, Al2O3계, CeO2계, ZrO2계 슬러리 중 선택된 어느 하나인 반도체 소자의 층간절연막 형성 방법.
  7. 제6항에 있어서,
    상기 슬러리는 0.5~10wt%의 농도를 갖고 50~500nm 크기의 콜로이달 또는 퓸드 형태의 연마 입자를 포함하는 반도체 소자의 층간절연막 형성 방법.
  8. 제7항에 있어서,
    상기 슬러리의 산도(pH)는 2~12인 반도체 소자의 층간절연막 형성 방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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