KR100693785B1 - 반도체 메모리 소자의 층간절연막 형성 방법 - Google Patents
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Abstract
본 발명은 셀 영역에 오목(concave) 형태의 캐패시터를 구성하는 구성요소가 형성된 실리콘 기판 영역 상에 금속막을 형성하는 단계; 마스크 및 식각 공정에 의해 상기 금속막을 패터닝하여 금속 전극 - 상기 금속 전극은 다수의 금속 입자를 표면에 포함함 - 을 형성하는 단계; 전체 구조 상부에 제1 층간절연막으로서 유동성 산화막(flowable oxide)을 형성하는 단계; 상기 기판 전면에 열처리 공정을 실시하는 단계; 상기 열처리 공정을 실시한 유동성 산화막상에 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막상에 금속 배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 층간절연막 형성 방법을 제공함으로써, CMP 공정의 생략이 가능하여 CMP 공정으로 인한 스크래치의 근본적 차단이 가능해진다.
화학적기계적연마공정, 스크래치, 금속입자, 공정단순화
Description
도 1은 금속 전극 사용시 층간절연막 CMP 후의 스크래치 발생 개념도.
도 2는 금속 전극 사용시 CMP 공정에 의한 스크래치 발생 정도를 도시한 도면.
도 3은 스크래치에 의해 금속배선 간에 브리지(bridge)가 발생한 것을 도시한 SEM 사진 및 개략도.
도 4는 CMP 공정후 발생된 스크래치에 대해 건식 및 습식 에치백을 실시한 경우를 나타낸 단면도.
도 5는 CMP 공정후 건식 및 습식 에치백을 적용했을 때의 효과를 나타낸 표.
도 6은 금속 전극 적용시의 스크래치 발생 정도와 폴리실리콘 전극 적용시의 스크래치 발생 정도를 나타낸 도면.
도 7은 종래 기술에 따른 캐패시터 형성시 발생하는 금속 입자 및 셀 영역과 주변회로 영역 간의 단차를 나타낸 단면도.
도 8은 종래 기술에 따른 층간절연막의 평탄화를 도시한 단면도.
도 9는 본 발명의 일 실시예에 따른 층간절연막의 평탄화를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 11: 산화막
12: 금속 전극 13: 폴리실리콘 전극
15: 금속 입자 19: 유동성 산화막(또는 SOG막)
20: 완만한 경사
본 발명은 일반적으로 반도체 메모리 소자 제조 방법에 관한 것으로 특히, 반도체 메모리 소자의 층간절연막 형성 방법에 관한 것이다.
최근에 반도체 메모리 소자가 고집적화됨에 따라, 다층 배선의 필요성이 점점 증가하고 있으며, 이러한 다층 배선을 형성함에 있어서 하부층의 배선과 상부층의 배선을 절연시키기 위한 층간절연막의 역할은 매우 중요하다. 이러한 층간절연막의 평탄화는 후속으로 형성하는 상부층의 포토 마진(photo margin)과 평탄화에 매우 중요한 영향을 미친다.
층간절연막의 평탄화 방법으로는, 화학적기계적연마(Chemical Mechanical Polishing: CMP) 방법이 주로 사용되고 있으며, 이 방법은 단차를 가진 반도체 기판을 연마패드위에 밀착시킨 후 연마액을 이용하여 반도체 기판을 연마함으로써 평탄화를 이루는 방법이다.
일반적으로, 반도체 메모리 소자 제조시, 셀 영역에만 캐패시터를 형성하고 플레이트 전극을 형성하는데, 이 경우 셀 영역과 주변회로 영역 간에 단차가 형성되게 된다. 이 때, 단차가 형성된 결과물에 층간절연막을 형성한 후 CMP 공정을 통해 평탄화를 이루고 나서, 재차 층간절연막을 형성하고, 그 후속 공정으로 금속배선 형성 공정이 이루어진다. 이 때, 캐패시터의 용량을 증대시키기 위해서는 누설 전류를 감소시켜야 하며, 그러기 위해서는 금속 전극을 필요로 한다. 금속 전극의 종류로는 여러가지가 사용될 수 있으나, 그 중 하나로서 층 덮힘성이 좋고 누설 전류 특성이 좋은 티타늄질화막(TiN)이 사용된다.
상위 전극인 플레이트층(plate layer)으로서 TiN을 사용할 경우, 플레이트 패터닝을 하고 산화막을 덮은 후 평탄화를 하기 위해 CMP 공정을 적용하게 되는데, 도 1에 도시된 바와 같이, 만약 TiN 증착시 TiN 입자(particle)(A, B)가 존재하며, 그 크기가 작으면 후속 공정에 별다른 영향을 미치지 않지만, 그 크기가 어느 정도 이상(예를 들면, 1㎛ 이상)이면, 이 입자(A)는 CMP 공정 중에 잘려나가고, 잘려나간 금속 입자(C)가 웨이퍼 표면을 돌아다니며 스크래치(scratch)(D)를 다량 발생시키게 된다. 이 때, 다른 입자와는 달리 금속 입자는 산화막 CMP용 슬러리(slurry)에 용해되지 않으므로, CMP 공정이 시작할 때부터 완료할 때까지 계속해서 스크래치를 발생시킬 수 있다. 이로써, 도 2에 도시된 바와 같이, 웨이퍼 당 수만개 이상의 스크래치가 다량 발생될 수 있으며, 도 3에 도시된 바와 같이, 이러한 스크래치는 후속 공정에서 금속배선 간의 브리지(bridge)를 유발시켜 소자의 생산 수율을 감소시키게 된다.
이러한 문제를 해결하기 위해, 도 4에 도시된 바와 같이 CMP 공정 후 건식 에치백과 습식 에치백을 적용하여 스크래치를 완만하게 만들어 스크래치에 의한 DC 페일(fail)을 감소시키려 하고 있다. 실제로, 도 5에 도시된 바와 같이, ePT1 생산량이 대폭 개선된 것을 알 수 있지만, 이 경우에도 스크래치의 완벽한 제거가 어려울 뿐만 아니라, 공정 단계가 증가되는 문제도 함께 유발된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 화학적기계적연마로 인한 스크래치 발생을 근본적으로 제거하면서 제조 공정을 단순화할 수 있는 반도체 메모리 소자의 층간절연막 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은 셀 영역에 오목(concave) 형태의 캐패시터를 구성하는 구성요소가 형성된 실리콘 기판 영역 상에 금속막을 형성하는 단계; 마스크 및 식각 공정에 의해 상기 금속막을 패터닝하여 금속 전극 - 상기 금속 전극은 다수의 금속 입자를 표면에 포함함 - 을 형성하는 단계; 전체 구조 상부에 제1 층간절연막으로서 유동성 산화막(flowable oxide)을 형성하는 단계; 상기 기판 전면에 열처리 공정을 실시하는 단계; 상기 열처리 공정을 실시한 유동성 산화막상에 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막상에 금속 배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 층간절연막 형성 방법을 제공한다.
본 발명에 따르면, 캐패시터 형성 후 금속 전극을 형성한 경우, 유동성 산화막을 형성함으로써 단차를 해결할 수 있으므로 개별적으로 CMP 공정을 실시할 필요가 없어져서 제조 공정을 단순화할 수 있으며, CMP 공정에 의한 스크래치의 근본적 차단이 가능해지므로, 후속하여 형성되는 금속배선 간의 브리지 현상이 개선되어 생산 수율을 증가시킬 수 있으며, 이에 따라 투자 비용 감소로 제품의 경쟁력을 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 종래 기술의 문제가 발생하는 원인을 알아보기 위해 도 6을 살펴보기로 한다.
도 6은 금속 전극을 적용한 경우의 스크래치 발생 정도와 폴리실리콘 전극을 적용한 경우의 스크래치 발생 정도를 나타낸 도면이다. 도 6을 참조해보면, 금속 전극을 적용하지 않은 경우에는 스크래치가 발생하지 않고, 금속 전극을 적용한 경우에는 스크래치가 다량 발생함을 알 수 있다. 이것은 금속 전극 증착시 발생하는 금속 입자가 산화막 아래에 있는 상태에서 평탄화를 위해 CMP 공정을 진행할 경우 이러한 금속 입자 중 일부(약 1㎛이상의 크기가 큰 입자)가 스크래치를 유발시키는 소스(source)로 작용하기 때문이다. 게다가, 다른 입자와는 달리 금속 입자는 산화 막 CMP용 슬러리에 용해되지 않아 CMP 공정이 시작할 때부터 완료할 때까지 계속해서 스크래치를 발생시킬 수 있으므로, 그 문제는 심각하다 할 수 있다. 따라서, 금속 입자에 의한 스크래치 발생을 방지하기 위해서는 입자가 없는 금속막이 캐패시터의 전극으로 사용되어야 하지만, 실제로 입자가 전혀 생기지 않는 공정은 불가능하다.
도 7은 종래 기술에 따른 캐패시터 형성시 발생하는 금속 입자 및 셀 영역과 주변회로 영역 간의 단차를 나타낸 단면도이다.
일반적으로, 반도체 메모리 소자의 제조시, 소정의 하부구조가 제공된 실리콘 기판(10) 상에 캐패시터 유전막(11)을 증착하고 나서 실린더 형태가 아닌 오목(concave) 형태로 캐패시터(도시되지 않음)를 형성하는 경우, 플레이트 전극으로서 금속막(12)이 형성되고 산화 방지를 위해 폴리실리콘 혹은 그외의 다른 패시베이션(passivation)용 물질(13)이 형성되며, 그 위에 다시 산화막(14)을 증착하게 된다. 이 때, 금속막(12) 형성시 금속 입자(15)가 발생하며, 그 크기는 작은 것에서부터 약 1㎛ 이상의 큰 것에 이르기까지 다양하며, 도면상에는 크기가 작아 후속 공정에 영향을 미치지 않는 입자는 도시하지 않았으며, 설명의 용이를 위하여 후속 공정에 영향을 미칠 수 있는 큰 크기의 입자만을 도시하였다. 또한, 오목 형태의 캐패시터의 경우는 셀 영역과 주변회로 영역 간에 [플레이트 전극의 두께 + 플레이트 전극 식각시 초과식각(overetch)에 의해 식각된 산화막의 두께] 만큼의 단차(16)가 존재하며, 그 단차는 1000 내지 2000Å 정도에 불과하다.
종래에는 이러한 단차를 제거하기 위해 CMP 공정을 실시하였으나, 도 8에 도 시된 바와 같이, 단차는 제거되었으나, CMP 공정 진행시에 금속 입자(15)가 잘려나가서, 잘려나간 금속 입자(17)가 웨이퍼를 돌아다니며 스크래치(18)를 발생시키는 문제점이 있었다.
이러한 문제점을 해결하기 위해, 본 발명에서는 스크래치 발생을 근본적으로 제거하기 위해 CMP 공정을 생략하는 것에 주안점을 두고 있다.
도 9는 본 발명의 일 실시예에 따른 층간절연막의 평탄화를 나타낸 단면도이다. 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 층간절연막 형성 방법을 설명하면 다음과 같다.
먼저, 소정의 하부구조가 제공된 실리콘 기판(10) 상에 캐패시터 유전막(11)을 증착하고 나서, 셀 영역에 실린더 형태가 아닌 오목(concave) 형태로 캐패시터(도시되지 않음)를 형성한 다음, 플레이트 전극으로서 금속막(12)을 형성하고, 마스크 및 식각 공정에 의해 금속막(12)을 패터닝하여 금속 전극(12)을 형성하고, 산화 방지를 위해 폴리실리콘 혹은 그외의 다른 패시베이션용 물질(13)을 형성한다. 여기서, 금속막(12)은 순수 금속, 질화물 형태의 금속 등 모든 금속을 포함하고, PVD, CVD 또는 ALD 중 어느 하나를 이용하여 금속 전극(12)을 형성하며, 금속 전극(12)의 형성시 다수의 금속 입자(15)가 발생할 수 있다.
이 때, 셀 영역에만 캐패시터가 형성되기 때문에 셀 영역과 주변회로 영역 간에 단차가 발생한다. 이 단차가 약 5,000Å 이하인 경우, 전체 구조 상부에 층간절연막으로서 유동성 산화막(flowable oxide)(19)을 형성한 후, 치밀화를 위한 열처리 공정을 실시한다. 유동성 산화막(19)으로는, 흔히 SOG(spin-on-glass)막으로 알려진 물질을 가장 많이 이용하는데, SOG막은 실록산(Siloxane) 계열 또는 실리케이트(Silicate) 계열의 물질로 웨이퍼를 회전시키면서 코팅(coating)하는 방식을 이용하여 증착하기 때문에 저온 공정이 가능하고, 물질 자체의 점성이 낮기 때문에 쉽게 평탄화시킬 수 있는 장점이 있다. SOG막은 HSQ 등을 포함한 유기 및 무기 계열의 모든 SOG막을 포함한다.
본 실시예에 있어서, 층간절연막으로서 SOG막이 이용되는 경우, 그 두께를 2,000 내지 10,000Å의 범위로 형성한 후, He, N2, H2 또는 N2/H2 분위기하에서 400 내지 700℃로 1분 내지 3시간 동안 가열로(heating furnace)로 어닐링하여 열처리 공정을 실시한다. 본 실시예에서는 가열로 어닐링을 이용하여 설명하였지만, 동일한 가스 분위기하에서 400 내지 900℃로 10초 내지 10분 동안 급속 열처리(Rapid Thermal Processing: RTP)를 실시할 수도 있다. 또한, 가열로 어닐링 대신, 전자빔 경화(e-beam curing) 또는 자외선 경화(UV curing)를 이용할 수도 있다. 이러한 방식으로 유동성 산화막(19)을 형성한 후 열처리 공정을 실시함으로써, 오목 형태의 캐패시터 형성시 생길 수 있는 셀 영역과 주변회로 영역 간의 단차(20)는 불과 수백 Å 이하로 감소하게 되어 평탄화에 문제가 없어지므로, CMP 공정을 생략할 수 있게 된다. 또한, SOG막(19) 적용시 CMP 공정을 생략하면, SOG막(19) 안쪽에 금속 입자(15)가 존재하더라도 스크래치를 발생시키지 않으므로 생산 수율은 대폭 개선될 수 있다. 또한, CMP 균일성에 의한 전체적인 산화막 불균일성이 개선되는 효과도 얻을 수 있다.
마지막으로, 열처리 공정을 거친 유동성 산화막(19) 상에 재차 산화막(도시되지 않음)을 형성한다. 이 단계는 금속 전극(12)의 형성시 발생될 수 있는 금속 입자(15)의 크기가 소정 크기보다 작은 경우, 금속 입자(15)가 유동성 산화막(19)에 매립되므로 생략할 수 있으며, 산화막을 재차 형성할 필요가 없이 바로 후속하는 금속배선 형성 공정을 실시할 수 있다.
따라서, 본 발명에 따르면, 층간절연막으로서 유동성 산화막을 증착하여 후속 열처리 공정을 실시함으로써, 경사를 500Å 미만으로 완만하게 형성할 수 있어, CMP 공정을 진행하지 않고도 셀 영역과 주변회로 영역 간에 발생할 수 있는 단차를 제거할 수 있으므로, 스크래치 발생의 근본적 차단이 가능하다. 또한, CMP 공정 생략으로 제조 공정을 단순화할 수 있으므로 투자비용을 줄일 수 있으며, 이것은 제품 경쟁력 확보로 이어질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 오목 형태의 캐패시터 형성시 생길 수 있는 5000Å이하의 그리 크지 않은 단차를 CMP 공정에 의하지 않고 유동성 산화막을 형성하여 후속 열 처리 공정을 실시하는 것으로 평탄화를 달성함으로써, 스크래치 발생의 근본적 차단이 가능해지므로, 후속하여 형성되는 금속배선 간의 브리지 발생을 개선시킬 수 있어 생산 수율을 증가시킬 수 있고, 제조 공정을 단순화할 수 있어 제품의 생산 비용을 감소시킬 수 있으며, 이에 따라 제품의 경쟁력을 확보할 수 있다.
Claims (12)
- 셀 영역에 오목(concave) 형태의 캐패시터를 구성하는 구성요소가 형성된 실리콘 기판 영역 상에 금속막을 형성하는 단계;마스크 및 식각 공정에 의해 상기 금속막을 패터닝하여 금속 전극 - 상기 금속 전극은 다수의 금속 입자를 표면에 포함함 - 을 형성하는 단계;전체 구조 상부에 제1 층간절연막으로서 유동성 산화막(flowable oxide)을 형성하는 단계;상기 기판 전면에 열처리 공정을 실시하는 단계;상기 열처리 공정을 실시한 유동성 산화막상에 제2 층간절연막을 형성하는 단계; 및상기 제2 층간절연막상에 금속 배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제1항에 있어서,상기 금속막은 순수 금속, 질화물 형태의 금속 등 모든 금속을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제2항에 있어서,상기 금속 전극을 형성하는 단계는 PVD, CVD 또는 ALD 중 어느 하나를 이용하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제3항에 있어서,상기 금속막을 형성한 후 산화 방지를 위해 폴리실리콘막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제1항에 있어서,상기 유동성 산화막은 SOG(spin-on-glass)막을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제5항에 있어서,상기 SOG막은 HSQ 등을 포함한 유기 및 무기 계열의 모든 SOG막을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제6항에 있어서,상기 SOG막을 이용하는 경우, 그 두께를 2,000 내지 10,000Å의 범위로 형성하고, 상기 기판 전면의 열처리 공정은 He, N2, H2 또는 N2/H2 분위기하에서 400 내지 700℃로 1분 내지 3시간 동안 가열로(heating furnace)로 어닐링하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제7항에 있어서,상기 가열로 어닐링 대신, 동일한 가스 분위기하에서 400 내지 900℃로 10초 내지 10분 동안 급속 열처리(Rapid Thermal Processing: RTP)를 하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
- 제7항에 있어서,상기 가열로 어닐링 대신, 전자빔 경화(e-beam curing) 또는 자외선 경화(UV curing)를 이용하는 것을 특징으로 하는 반도체 메모리 소자의 층간절연막 형성 방법.
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