KR19980075804A - 반도체 장치의 평탄화 방법 - Google Patents

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KR19980075804A
KR19980075804A KR1019970012125A KR19970012125A KR19980075804A KR 19980075804 A KR19980075804 A KR 19980075804A KR 1019970012125 A KR1019970012125 A KR 1019970012125A KR 19970012125 A KR19970012125 A KR 19970012125A KR 19980075804 A KR19980075804 A KR 19980075804A
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홍석지
김창규
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윤종용
삼성전자 주식회사
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Abstract

본 발명은 반도체 장치의 제조 공정에서 사용되는 층간절연막을 평탄화할 수 있는 반도체 장치의 평탄화 방법에 관한 것으로, 반도체 장치의 평탄화 방법은, 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과, 제 1 영역들을 포함하여 제 2 영역들 상에 8000Å 범위내에서 BPSG막을 형성하는 공정과, CMP 공정을 수행하여 BPSG막을 평탄화하는 공정과, 평탄화된 BPSG막 상에 1000Å 범위내에서 SOG막을 형성하는 공정을 포함한다. 이와 같은 방법에 의해서, CMP 공정의 연마제에 의한 마이크로-스크래치 및 피팅 현상을 방지할 수 있고, 또한 반도체 장치의 절연막을 평탄화할 수 있다.

Description

반도체 장치의 평탄화 방법
본 발명은 반도체 장치의 평탄화 방법에 관한 것으로, 좀 더 구체적으로는, 반도체 장치의 층간 절연 또는 소자간 절연을 위해 사용되는 층간절연막(Inter Layer Dielectrics)을 평탄화하는 반도체 장치의 평탄화 방법에 관한 것이다.
반도체 장치가 점차 고집적화되어 감에 따라 반도체 장치의 제조에 있어서는 층간절연막과 같은 절연막의 평탄화 기술이 해결해야 할 중요한 과제로 대두되고 있다.
특히, 근래에는 반도체 장치의 소자간 분리를 위해서 널리 사용되는 LOCOS 공정이 STI(Shallow Trench Isolation) 공정으로 대체되고 있는 추세이고, 또한, 소자간의 단차가 증가함에 따른 층간절연막의 단차 증가로 인해 다양한 방법의 평탄화 기술이 요구되고 있다.
이와 같은, 절연막을 평탄화하기 위한 방법으로는 BPSG(BoroPhosphoSilicate Glass)막 리플로우(reflow), SOG(Spin On Glass) 또는 포토레지스트(photoresist) 에치백(etch back), 그리고 CMP(Chemical Mechanical Polishing) 공정 등이 널리 사용되고 있다.
특히, CMP 공정은 리플로우 또는 에치백 공정으로는 평탄화시킬 수 없는 넓은 영역(wide space)을 평탄화시킬 수 있고, 또한 저온 상태에서 평탄화 공정이 수행된다는 장점 때문에 상술한 여러 가지 평탄화 기술 가운데 가장 널리 사용되고 있다.
그러나, 웨이퍼의 표면을 화학적으로 반응시켜서 깍아내는 CMP 공정의 특성상 연마제(slurry)의 입자에 의해 층간절연막 상에 마이크로-스크래치(micro-scratch)가 발생된다.
뿐만 아니라, 층간절연막의 소정 부분이 움푹 패는 피팅(pitting)현상에 의해 후속 공정에서 형성되는 도전막의 브리지(bridge)가 발생되고, 이로 인해 반도체 소자의 신뢰성 및 생산성이 크게 저하된다(METHOD OF ETCHING SiO2 DIELECTRIC LAYERS USING CHEMICAL MECHANICAL POLISHING TECHNIQUE, US No, 5,169,491).
상술한 문제점을 해결하기 위해 제안된 본 발명은, 반도체 장치의 층간 절연 또는 소자간 절연을 위해 사용되는 층간절연막을 평탄화할 수 있는 반도체 장치의 평탄화 방법을 제공하는 데 그 목적이 있다.
도 1A 내지 도 1C는 본 발명의 실시예에 따른 반도체 장치의 평탄화 방법을 순차적으로 보여주는 공정도.
* 도면의 주요 부분에 대한 부호 설명*
10 : 반도체 기판12 : 게이트 전극
14 : 게이트 스페이서16 : 식각 저지층
18 : 층간절연막20 : 피팅 영역
22 : 플로우막
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 평탄화 방법은, 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과; 제 1 영역들을 포함하여 제 2 영역들 상에 층간절연막을 형성하는 공정과; CMP 공정을 수행하여 층간절연막을 평탄화하는 공정과; 평탄화된 층간절연막상에 플로우막을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 층간절연막은 BPSG 막이다.
이 방법의 바람직한 실시예에 있어서, BPSG 막은 보론 및 포스포러스를 각각 5wt% 범위내에서 포함한다.
이 방법의 바람직한 실시예에 있어서, 층간절연막은 SOG, BPSG, USG, 고온산화막, 그리고 PE-산화막 중, 하나 이상이다.
이 방법의 바람직한 실시예에 있어서, 층간절연막은 8000Å 범위내에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 플로우막은 SOG, BPSG, FOX, 그리고 폴리머 중, 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 플로우막은 1000Å 범위내에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 제 1 영역들은 IMD 패턴 영역이고, 제 2 영역들은 반도체 기판이다.
이 방법의 바람직한 실시예에 있어서, 제 1 영역들은 반도체 기판이고, 제 2 영역들은 트렌치 영역이다.
(작용)
이와 같은 방법에 의해서, CMP 공정의 연마제에 의한 마이크로-스크래치 및 피팅 현상을 방지할 수 있고, 또한 반도체 장치의 절연막을 평탄화할 수 있다.
(실시예)
이하, 본 발명의 실시예를 첨부 도면 도 1A 내지 도 1C에 의거해서 상세히 설명한다.
도 1A 내지 도 1C에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 절연막 평탄화 방법이 순차적으로 도시되어 있다.
먼저, 도 1A를 참조하면, 반도체 기판(10)상에 게이트 전극(12) 및 실리콘 질화막을 이용한 식각 저지층(etch stopper ;16)을 형성하고, 이어서, 상기 게이트 전극(12)의 양측벽에 게이트 스페이서(14)를 형성한다.
그리고, 상기 식각 저지층(16) 및 게이트 스페이서(14)를 포함하여 상기 반도체 기판(10)상에 BPSG, SOG, USG(Undoped Silicate Glass), 고온산화막(HTO ;High Temperature Oxide), 그리고 PE-산화막(Plasma Enhanced-Oxide)중, 하나 이상의 막을 이용하여 층간절연막(18)을 형성한다.
이때, 상기 층간절연막(18)을 BPSG 막으로 형성할 경우, BPSG 막은 보론 및 포스포러스를 각각 5wt% 범위내에서 포함하고, 상기 층간절연막(18)은 약 8000Å 범위내에서 형성된다.
다음, 도 1B에 있어서, 상기 층간절연막(18)의 CMP 공정을 수행하여 패턴이 형성된 영역(A)과 패턴이 형성되지 않은 영역(B)과의 상기 층간절연막(18)의 단차를 동일하게 형성한다. 이때, 상기 층간절연막(18)의 상부 표면에는 CMP 공정에서 사용된 연마제의 입자에 의해 마이크로-스크래치 및 피팅(20)이 발생된다.
마지막으로, 상기 마이크로-스크래치 및 피팅(20) 영역을 포함하여 상기 층간절연막(18)상에 약 1000Å 범위내에서 SOG, BPSG, HSQ(Hydrogen Silses Quioxane), 그리고 폴리머(polymer) 중, 어느 하나를 이용하여 도 1C에 도시된 바와 같이 플로우(flowable)막(22)을 형성한다.
또한, 상술한 바와 같은 반도체 장치의 절연막 평탄화 방법은, 도 1에 도시된 게이트 전극 패턴뿐만 아니라, IMD 패턴(Inter Metal Dielectric pattern) 및 STI 패턴(Shallow Trench Isolation pattern)을 갖는 반도체 장치의 절연막 평탄화 방법에 있어서도 동일하게 적용 가능하다.
상술한 바와 같은 반도체 장치의 평탄화 방법에 의해서, CMP 공정의 연마제에 의한 마이크로-스크래치 및 피팅 현상을 방지할 수 있고, 또한 반도체 장치의 절연막을 평탄화할 수 있다.

Claims (9)

  1. 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과;
    제 1 영역들을 포함하여 제 2 영역들 상에 층간절연막을 형성하는 공정과;
    CMP 공정을 수행하여 층간절연막을 평탄화하는 공정과;
    평탄화된 층간절연막 상에 플로우막을 형성하는 공정을 포함하는 반도체 장치의 평탄화 방법.
  2. 제 1 항에 있어서,
    층간절연막은 BPSG 막인 반도체 장치의 평탄화 방법.
  3. 제 2 항에 있어서,
    BPSG 막은 보론 및 포스포러스를 각각 5wt% 범위내에서 포함하는 반도체 장치의 평탄화 방법.
  4. 제 1 항에 있어서,
    층간절연막은 SOG, BPSG, USG, 고온산화막, 그리고 PE-산화막 중, 하나 이상인 반도체 장치의 평탄화 방법.
  5. 제 1 항에 있어서,
    층간절연막은 8000Å 범위내에서 형성되는 반도체 장치의 평탄화 방법.
  6. 제 1 항에 있어서,
    플로우막은 SOG, BPSG, HSQ, 그리고 폴리머 중, 어느 하나인 반도체 장치의 평탄화 방법.
  7. 제 1 항에 있어서,
    플로우막은 1000Å 범위내에서 형성되는 반도체 장치의 평탄화 방법.
  8. 제 1 항에 있어서,
    제 1 영역들은 IMD 패턴 영역이고, 제 2 영역들은 반도체 기판인 반도체 장치의 평탄화 방법.
  9. 제 1 항에 있어서,
    제 1 영역들은 반도체 기판이고, 제 2 영역들은 트렌치 영역인 반도체 장치의 평탄화 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
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