KR100197662B1 - 반도체 소자의 절연막 평탄화방법 - Google Patents

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Abstract

본 발명은 반도체소자의 금속 배선간의 절연막의 평탄화 방법에 관한 것으로, 하부에 금속 배선을 형성하고, 그 상부에 실리콘 리치 산화막을 얇은 두께로 증착하고, CF4또는 C2F6플라즈마 처리를 한다음, 상기 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되는 O3-TEOS-O3TEOS USG막을 두껍게 증착하고, 케미칼 메카니칼 폴리싱으로 평탄화 공정을 진행하는 기술이다.

Description

반도체소자의 절연막 평탄화 방법
제1도 및 제2도는 종래기술에 의해 금속 배선 상부에 절연막을 형성하고, 절연막의 일정 두께를 케미칼 메카니칼 폴리싱 공정으로 평탄화 작업을 실시한 단면도.
제3도 내지 제5도는 본 발명에 의해 금속 배선 상부에 절연막을 형성하고, 절연막의 일정 두께를 케미칼 메카니칼 폴리싱 공정으로 평탄화 작업을 실시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부 절연막 2 : 금속 배선
3 : 평탄화용 절연막 5 : 실리콘 리치 산화막
6 : O3-TEOS USG막
본 발명은 반도체소자의 금속 배선간의 절연막의 평탄화 방법에 관한 것으로, 특히, 하부의 단차가 있는 곳에 절연막을 도포하고, 케미칼 메카니칼 폴리싱으로 평탄화 공정을 진행할 때 평탄화를 향상 시킬 수 있는 절연막을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자 제조시 금속 배선과 금속 배선 사이에 평탄화용 절연막을 형성하는데 이때 사용되는 절연막은 평탄화 특성이 좋은 SOG(spin on glass)막을 주로 사용하였다. 이러한 SOG막은 국소적인 평탄화만 가능할뿐 수십㎛이상의 광역지역에서 평탄화는 불가능하다.
한편, 평탄화 특성을 향상시키기 위하여 절연막을 두껍게 형성하고, 케미칼 메카니칼 폴리싱(이하에서 CMP라함) 기술이 반도체소자 제조공정에 도입되었다. CMP기술은 광역 평탄화가 가능하지만 패드의 탄성 변형 때문에 패턴 밀도에 따른 연마 편차가 심하고, 이들로부터 라운딩, 디싱 등의 현상이 일어나는 문제가 발생된다. 게다가, 단차가 있는 부분들 간의 면적 차이가 심하거나 연마량이 많을수록 이런 현상이 더욱 심하게 발생된다.
따라서, 본 발명은 상기한 문제점을 해소하기 위하여 높이가 낮은 부분에서 절연막이 두껍게 증착되고, 높이가 높은 부분에서는 절연막이 얇게 형성되는 절연막을 형성하고, CMP공정으로 상기 절연막의 일정 두께를 제거하여 상기 절연막의 표면을 평탄하게 되도록하는 평탄화용 절연막 형성방법을 제공하는데 그 목적이 있다.
본 발명은 O3-TEOS USG(tetra ethy1 ortho silicate undoped silicate glass)가 플라즈마 처리된 산화막 표면에서 높이가 낮은 부분이 높이가 높은 부분 보다 빠른 증착율을 보이는 특성을 이용하는 것이다.
상기한 목적을 달성하기 위한 본 발명은 하부 절연막 상부에 일정 간격 이격된 금속 배선을 형성하는 단계와, 전체적으로 실리콘 리치 산화막을 얇은 두께로 증착하고, CF4또는 C2F6플라즈마 처리를 하는 단계와, 상기 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되는 O3-TEOS USG막의 두껍게 증착하는 단계와, 상기 O3TEOS USG막을 일정 두께를 CMP공정으로 제거하여 상부 표면이 평탄한 O3 TEOS USG막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제1도 및 제2도는 종래 기술로 평탄화용 절연막을 형성하고, CMP공정을 실시하여 평탄화 시킨 단면도이다.
제1도는 하부 절연막(1) 상부에 일정 간격 이격된 금속 배선(2)을 형성하고, 전체적으로 하여 평탄화용 절연막(3)을 형성한 단면도이다.
제2도는 상기 평탄화용 절연막(3)의 일정 두께를 CMP공정으로 제거하여 표면에서 평탄화 이루어진 평탄화용 절연막(3)을 형성한 단면도이다.
그러나, 상기와 평탄화용 절연막(3)에서 라운딩, 디싱의 문제가 발생된다.
제3도 내지 제5도는 본 발명의 실시예에 의해 금속 배선 상부에 절연막 평탄화 공정을 실시한 단면도이다.
제3도는 하부 절연막(1) 상부에 일정 간격 이격된 금속 배선(2)을 형성하고, 전체적으로 실리콘 리치 산화막(5)을 약 700-1500A의 두께로 증착하고, 상기 산화막(5)으로 CF4또는 C2F6플라즈마 처리를 한 것을 도시한 단면도이다. 상기 플라즈마 처리 조건은 주파수가 13.56MHz, 전력: 1-3KW, 온도는 300-500℃, 압력은 1-3Torr, 시간은 1-5분으로 한다.
제4도는 상기 공정후 CVD방법으로 O3-TEOS USG막(6)을 6000-15000A의 두께로 증착한다. 이때 금속배선(2)이 있는 부분과 없는 부분에서 상기 O3TEOS USG막(6)이 증착되는 두께가 달라지는데 금속 배선(2)이 없는 부분의 단차가 낮은 지역에서 상기 O3TEOS USG막(6)이 3-4배 더 두껍게 증착된다. 이과정에서 금속 배선에 의해 발생되는 단차 5000-6000A은 2000-2500Å으로 완화된다.
제5도는 상기 O3TEOS USG막(6)의 일정두께를 CMP공정으로 제거하여 상부 표면이 평탄한 O3TEOS USG막(6)을 형성한 단면도이다.
상기 CMP공정 조건은 연마헤드 압력 5-10psi, 연마 테이블 회전수 20-80rpm, 헤드 회전수는 20-80rpm, 슬러리 투입양 150-250ml/min으로 하여 20~60초 정도의 공정 시간으로 한다.
상기한 본 발명은 연마량이 적으므로 라운딩, 디싱 현상 없이 쉽게 국소적, 광역적으로 평탄화가 이루어진다.
상기 제5도의 공정을 행한 다음 상부 금속 배선(도시안됨)을 증착하고, 패턴닝을 실시한다.
참고로, 상기 CMP공정으로 상기 O3TEOS USG막(6)의 프로파일이 충분하지 않을 경우 PE-CVD산화막을 1000-3000Å 정도 추가로 증착한 다음, 상부 금속 배선 공정을 계속한다.
상기한 본 발명은 얇은 산화막을 증착하고, 이산화막을 플라즈마 처리한 다음, 그 상부에 O3TEOS USG막을 증착하는 경우 금속 배선이 없는 높이가 낮은 지역에서 상기 O3TEOS USG막이 높이가 높으 지역 보다 더 많이 증착이 됨으로 일반적인 평탄화용 절연막 예를 들어 SOG막, BPSG막 보다 단차를 줄일 수가 있으므로 CMP공정으로 제거해야 할 부분이 상대적으로 작아지고, 그로 인하여 CMP공정에서 패턴이 있는 곳과 패턴이 없는 곳에서의 폴리싱 비차이로 인하여 완전한 평탄을 얻기가 힘든 패턴 밀도 의존 효과, 라운딩 및 디싱 등의 부작용을 최소화 할 수 있다.
또한, 금속 배선 사이에서 절연막의 평탄화 특성이 양호하여 후속 공정을 진행하기가 용이하다.

Claims (11)

  1. 하부 절연막 상부에 일정 간격 이격된 금속 배선을 형성하는 단계와, 전체적으로 실리콘 리치 산화막을 얇은 두께로 증착하고, CF4또는 C2F6플라즈마 처리를 하는 단계와, 상기 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되며, 넓은 금속 배선의 가장자리 부위가 더 빠르게 증착되는 O3-TEOS USG막을 두껍게 증착하는 단계와, 상기 O3TEOS USG막의 일정 두께를 CMP공정으로 제거하여 상부 표면이 평탄한 O3TEOS USG막을 형성하는 단계를 포함하는 반도체소자의 절연막 평탄화 방법.
  2. 제1항에 있어서, 상기 실리콘 리치 산화막은 700-1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  3. 제1항에 있어서, 상기 플라즈마 처리 조건은 주파수가 13.56MHz, 전력: 1-3KW, 온도는 300-500℃, 압력은 1-3Torr, 시간은 1-5분인 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  4. 제1항에 있어서, 상기 O3TEOS USG막은 6000-1500Å 의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  5. 제1항에 있어서, 상기 CMP공정의 조건은 연마헤드 압력 5-10psi, 연마테이블 회전수 20-80rpm, 헤드 회전수는 20-80rpm, 슬러리 투입양 150-250ml/min, 공정 시간 20-60초 인 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  6. 하부 절연막 상부에 일정 간격 이격된 금속 배선을 형성하는 단계와, 전체적으로 실리콘 리치 산화막을 얇은 두께로 증착하고, CF4또는 C2F6의 플라즈마 처리를 하는 단계와, 상기 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선 상부에 있는 실리콘 리치 산화막 상부보다 빠르게 증착되며 넓은 금속 배선의 가장자리 부위가 더 빠르게 증착되는 O3-TEOS USG막을 두껍게 증착하는 단계와, 상기 O3TEOS USG막의 일정 두께를 CMP공정으로 제거하여 상부 표면이 평탄한 O3TEOS USG막을 형성하는 단계와, 상기 O3TEOS USG막 상부에 PE-CVD산화막을 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  7. 제1항에 있어서, 상기 PE-CVD 산화막은 1000-3000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  8. 제6항에 있어서, 상기 실리콘 리치 산화막은 700-1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  9. 제6항에 있어서, 상기 플라즈마 처리 조건은 주파수가 13.56MHz, 전력:1-3KW, 온도는 300-500℃, 압력은 1-3Torr, 시간은 1-5분인 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  10. 제6항에 있어서, 상기 O3TEOS USG막은 6000-15000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 절연막 평탄화 방법.
  11. 제6항에 있어서, 상기 CMP공정의 조건은 연마헤드 압력 5-10psi, 연마 테이블 회전수 20-80rpm, 헤드 회전수는 20-80rpm, 슬러리 투입양 150-250mL/min, 공정시간 20-60초 인 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
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