KR100404763B1 - Cmp를 이용한 집적 회로내의 다중 레벨 금속화 구조의 평탄화 방법 - Google Patents
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Abstract
산화물 화학적-기계적 연마의 산화물 제거율을 증가시키는 방법은 유전체층을 평탄화하기 위해 제공된다. 본 발명의 방법은 다층 인터커넥트를 형성하는 공정에 이용된다. 이런 공정은 도핑되지 않은 산화물 증착 및 연마 대신에 도핑된 산화물 증착 및 연마 처리를 이용한다. BPTEOS(붕소 인 테트라-에틸 오르토실리케이트), BSG(붕소 실란-기재 유리), PSG(인 실란-기재 유리) 및 BPSG(붕소 인 실란 기재 유리)와 같은 도핑된 산화물을 사용할 수 있다. 도핑된 산화막의 연마율은 도핑되지 않은 산화막의 연마율의 2 내지 3배이다. 도핑된 산화막으로부터 평탄화된 유전체를 형성함으로써, CMP 공정 단계의 스루풋은 증가되어, 제조 비용을 감소시킨다.
산화물 화학적-기계적 연마의 산화물 제거율을 증가시키는 방법은 유전체층을 평탄화하기 위해 제공된다. 본 발명의 방법은 다층 인터커넥트를 형성하는 공정에 이용된다. 이런 공정은 도핑되지 않은 산화물 증착 및 연마 대신에 도핑된 산화물 증착 및 연마 처리를 이용한다. BPTEOS(붕소 인 테트라-에틸 오르토실리케이트), BSG(붕소 실란-기재 유리), PSG(인 실란-기재 유리) 및 BPSG(붕소 인 실란 기재 유리)와 같은 도핑된 산화물을 사용할 수 있다. 도핑된 산화막의 연마율은 도핑되지 않은 산화막의 연마율의 2 내지 3배이다. 도핑된 산화막으로부터 평탄화된 유전체를 형성함으로써, CMP 공정 단계의 스루풋은 증가되어, 제조 비용을 감소시킨다.
Description
현행 집적 회로내에 고 패킹(packing) 밀도를 공급하기 위하여서는, 반도체 기판내에 형성된 집적 회로 소자에 대한 금속 커넥션(connection)을 다층 인터커넥트(interconnect)에 의해 수행시킨다. 인터레벨 유전체에 의해 반도체 기판위에 각 레벨의 다층 인터커넥트를 유지시킨다. 일반적으로, 집적 회로 구조는 유전체 층으로 코딩되고, 금속 라인은 유전체층의 최상부상에서 병렬 스트립(strip)으로 놓여진다. 이런 유전체층위에는 부가적인 레벨의 다층 인터커넥트를 형성시키는 데, 상기 유전체 층의 각각은 부가적인 금속 인터커넥트 및 인터레벨 유전체 층을 포함한다.
산화물 화학적-기계적 연마(CMP) 기술을 널리 이용하여, 반도체 웨이퍼상에 증착된 패턴 금속 층으로 부터 형성된 금속 커넥션을 격리(isolate)하는 데 사용된 유전체 층을 평탄화시킨다. 이런 산화물 CMP를 이용하여, 패턴 금속층위에 증착된 적합한 산화물층을 평탄한 산화물 표면으로 변환시킨다. 산화물 CMP 없이, 적합한 산화물층은 패턴된 금속층의 형태에 적합하다. 패턴된 금속층의 금속 단계 위에서는 적합한 산화물층의 표면의 변동(fluctuation)이 있다. 산화물 CMP 로 웨이퍼의 표면상의 산화물을 제거하여, 금속 단계 위에 산화물의 평탄한층을 생성시킨다.
평탄화된 산화물 토포그래피를 생성하기 위하여, 본 기술 분야의 숙련자는 PETEOS(플라즈마 증속(elhanced) 테트라-에틸 오르토실리케이트)막을 이용한다. 그러나, PETEOS의 통상적인 연마율은 2,000 내지 4,000Å/분의 범위에 있다.
특히, 집적 회로 구조상에서 산화물 토포그래피의 평탄화에 이용된 현존하는 방법은 미국 특허 제 4,954,459호에 기술되어 있다. 이런 특허에 기술된 방법은 산화물 증착을 포함하여, 산화물의 상승부와 일치하여 마스크내의 개구로의 마스킹, 산화물의 하부와 거의 같은 높이에 까지 산화물의 상승부를 에치할 습식 에치, 레지스트 스트립 및, 산화물의 잔여 상승부를 제거할 연마 처리를 포함한다. 그러나, 이런 공정은 연마 공정 이외에 부가적인 마스킹 및 에칭 공정을 포함하여, 공정을 더욱 복잡하게 한다. 더욱이, 산화물에 대한 연마율은 비교적 느리다.
여기에 필요한 것은 고 산화물 제거율을 제공하여, CMP 스루풋을 향상시키는 웨이퍼 연마 접근 기술이다.
본 발명은 일반적으로 반도체 가공에 관한 것으로서, 특히, 스루풋(throughput)을 증진시키고, 0.7 마이크로미터 및 그 보다 작은 반도체 소자에 대한 산화물 화학적-기계적 연마(polishing)(CMP)의 비용을 감소시키는 데 있다.
본 발명에 따르면, 도핑된 산화막으로 부터 평탄화된 유전체 층을 형성함으로써 집적 회로 구조상에 유지된 절연 영역에 의해 분리된 도전 영역을 접속하는 다층 인터커넥트를 형성할 시에 유전체층을 평탄화하는 데 사용된 산화물 화학적-기계적 연마의 산화물 제거율을 증가시키는 방법이 제공되는 데, 이런 방법은,
(1) 집적 회로 구조상에 최소한 하나의 도전막을 증착하는 단계,
(2) 도전 라인중에서 얼마는 비교적 넓은 스페이스에 의해 분리되고, 나머지는 상기 넓은 스페이스 사이의 비교적 좁은 스페이스에 의해 분리되는 도전 라인을 형성할 도전막을 패턴 및 에칭하는 단계,
(3) 좁은 스페이스내에 스페이서를 형성함으로써 좁은 스페이스를 채우는 단계,
(4) 집적 회로 구조위에 최소한 하나의 도핑된 산화막을 증착하는 단계 및,
(5) 도핑된 산화막을 평탄화하도록 화학적-기계적 연마 기술을 이용하여 도핑된 산화막을 연마하는 단계로 이루어진다.
다중 레벨의 금속 인터커넥트를 형성하도록 상기 단계를 반복할 수 있다.
본 발명의 방법은 산화물 CMP 공정 단계의 스루풋이 증진되게 할 수 있다. 상기 방법은 도핑된 산화물 증착 및 연마 공정을 이용하여, 전술된 기술, 즉 미국특허 제 4,954,459호에 기술된 단계를 대신한다. 본 발명에서는 BPTEOS(붕소 인 테트라-에틸 오르토실리케이트), BSG(붕소 실란-기재(silane-based) 유리), PSG(인 실란-기재(silane-based) 유리) 및 BPSG(붕소 인 실란 기재 유리)와 같은 도핑된 산화물을 사용한다. 이런 도핑된 산화막의 B 및/또는 P 의 농도는 약 1 내지 5% 에서 변할 수 있다. 도핑된 산화막의 연마율은 도핑되지 않은 산화막의 연마율의 2 내지 3배이다. 따라서, 도핑된 산화막의 사용으로 연마 스루풋이 증가되어, 제조 비용을 줄일 수 있다.
본 발명의 다른 목적, 특성 및 잇점은 아래의 상세한 설명 및 첨부한 도면을 고려하여 명백해지며, 여기서 동일 참조 표시물은 도면 전체에 동일 특성을 나타낸다.
여기서의 도면은 특별한 것을 제외하고는 일정한 비율로 확대하여 도시되지 않은 것으로 이해된다. 더욱이, 도면은 본 발명에 따라 제조된 집적 회로의 일부만을 설명하도록 의도된 것이다.
도 1 은 집적 회로 구조상에 형성된 금속 라인을 도시한 단면도이다.
도 2 는 좁은 스페이스내에서 스페이서를 형성하거나 갭을 채운 단면도이다.
도 3 은 집적 회로 구조위에 형성된 도핑 산화막을 도시한 단면도이다.
도 4 는 산화물 CMP 후에 도핑된 산화막의 표면을 도시한 단면도이다.
도 5 는 제거율(Å/분), 웨이퍼 균일도(uniformity) 퍼센트(%) 및 웨이퍼수의 좌표상에서, 72 개의 웨이퍼에 대한 BPTEOS 연마의 짧은 시간의 작업(mini-marathon run) 동안 제거율 및 웨이퍼 균일도 퍼센트(% WIW 균일도)를 나타낸 2개의 플롯이다.
이제는 본 발명의 특정 실시예를 참조로 본 발명을 더욱 상세히 설명하기로 한다. 선택적인 실시예는 적용 가능한 바대로 간략히 기술된다.
도 1 에서, 동일 참조 번호는 전반적으로 동일 소자를 나타내고, 집적 회로 구조(10)는 그 위에 형성된 도전 라인 또는 금속 라인(12)을 갖고 있다. 4개의 금속 라인(12)이 도시되지만, 사실상 소정의 수의 그런 금속 라인을 사용할 수 있는 본 기술분야의 숙련자에게는 명백해진다. 게다가, 본 발명의 공정은 또한 폴리실리콘 라인에도 적용한다. 금속 라인(12)을 형성하기 위해서는 먼저 집적 회로 구조(10)상에 금속막을 증착하거나 스퍼터한다. 그 다음, (도시되지 않은) 포토레지스트를 이용한 금속 마스크에 연이어 RIE(반응 이온 에치) 에처(etcher)를 이용한 금속 에치로 금속막을 마스크한다. 그 다음에는 플라즈마 레지스트 스트립 및 습식 스트립 공정을 이용하여 포토레지스트를 스트립한다. 전술된 공정은 금속 라인과, 금속 라인 사이의 스페이스, 즉 좁은 스페이스(14) 및 넓은 스페이스(16) 양자 모두를 정의하고 있다. 하나의 좁은 스페이스(14)가 도시되지만, 사실상 소정 수의 그런 좁은 스페이스가 존재하는 것을 본 기술 분야의 숙련자에게는 명백해진다. 금속 라인(12) 및 스페이스는 최소 특성(feature)폭에서 금속 설계 규칙에 의해 요구되는 만큼의 넓은 폭으로 변할 수 있다. 여기에 이용되는 바와 같이, 좁은 스페이서는 약 0.8μm 이하의 폭을 갖는 것으로 정의되는 반면에, 넓은 스페이스는 약 0.8μm 이상의 폭을 갖는 것으로 정의된다.
금속 라인(12)사이의 좁은 스페이스(14)는 미국특허 제 5,382,547 호에서 정의되는 바와 같은 스페이서 형성 또는 갭 채움을 위한 기술을 이용하여 채워질 수 있다. 상기 특허에서 기술된 공정에서, 도 2 에 도시된 산화물 필릿(fillets)(18)은 금속 라인(12)의 측벽상에 형성된다. 금속 라인(12)위에 CVD(화학적 증기 증착) PETEOS 산화물과 같은(도시되지 않은) 산화물의 층을 적용함으로써 상기 산화물 필릿(18)을 형성할 수 있다. 그 다음, 산화물의 층위에는 (도시되지 않은) 경화 가능 희생(hardenable sacrificial) 스핀-온-유리(SOG) 재질을 적용한다. 금속 라인(12)의 최상부를 클리어(clear)하는 스페이서 증착(즉, 산화물의 층 및 경화 가능 SOG 의 층의 증착) 후에는 RIE 에치백(etchback)을 수행시킨다. 경화 가능 SOG 의 층은 스페이서(20)를 형성하게 하는 좁은 스페이스(14)에서의 에치율을 늦추는 데 이용된다. 경화 가능 희생 SOG 재질의 모든 층 및 산화물의 거의 모든 층을 제거하여, 금속 라인(12)의 측벽상의 산화물 필릿(18) 및 좁은 스페이스(14)내의 스페이서(20)를 형성할 때까지 RIE 에치백을 사용한다. 전술된 미국특허 제 5,382,547 호에 기술된 그런 공정은 폭이 0.8μm 이하의 스페이스에 산화물을 채우지 않게 한다.
ECR(전자 사이클로트론 공진) 산화물 증착-에치-증착(deposit-etch-deposit) 또는 저 ε(즉, 저 유전 상수) 유전체의 사용과 같은 스페이서 형성을 위한 다른 현존하는 기술을 또한 이용할 수 있다.
BPTEOS, PSG, BSG 또는 BPSG 와 같은 도핑된 산화물로 이루어진 도핑된 유리막(또는 도핑된 산화막)(22)은 도 3 에 도시된 바와 같이 증착된다. 도핑된 산화막을 상업적으로 이용 가능한 장비, 예를 들어 응용 p-5000(캘리포니아, 산타 클라라, 응용 재질) 또는 노벌루스 콘셉트 1(캘리포니아, 산 호세, 노벌루스사)을 이용하여 증착된다. 이런 공정은 금속 라인(12) 사이의 넓은 스페이스(16)가 원래의 금속면위에 약 0.5 내지 2.0μm 채워지게 한다.
도핑된 유리막(22)내의 도펀트(붕소 및/또는 인)의 농도는 약 1 내지 5%의 범위내에 있다.
그 다음에는 표면상의 모든 토포그래피를 도 4 에 도시된 바와 같이 평탄화하도록 도핑된 산화막(22)을 연마한다. 도핑된 산화막(22)은 상업적으로 이용가능한 연마기, 예를 들어, 웨스트에치 472(아리조나, 피닉스, IPEC/웨스트에치사), 스트라스바우 평탄화기(캘리포니아, 산 루이스 오비스포, R.H. 스트라스바우사) 또는 스피드팸 V(아리조나, 챈들러, 스피드팸사)를 이용하여 연마된다.
산화물 CMP 를 수행하는 방법은 연마 플래튼 또는 플래튼상에 설치된 연마 패드로 웨이퍼-캐리어 헤드 또는 캐리어내에 지지된 웨이퍼를 연마하는 단계를 포함한다. 연마 동안, 캐리어 및 연마 패드 사이에서 웨이퍼를 발견한다. 캐리어 및 플래튼 양자 모두는 연마동안 회전한다.
도핑된 산화막(22)의 표면상에 토포그래피를 완전히 평탄화할 최적의 시간은 통상적으로 금속라인(12)의 금속 단계 높이의 1 내지 1.25 배의 두께를 가진 블랭킷 산화막, 즉 도핑되지 않은 산화막을 연마하는 데 필요한 시간이다. 주어진 붕소 및/또는 인 농도를 가진 도핑된 유리막(22)의 사용으로 연마 스루풋이 2 내지 3배까지 증가된다.
집적 회로 구조(10)상의 금속막의 형성으로 개시하는 상기 리스트된 단계를 다중 레벨의 금속 인터커넥트를 형성하도록 반복될 수 있다. 이런 식으로, 제 1, 2, 3, 4, 5 및, 이보다 상위 금속층(즉, 금속층 1, 2, 3, 4, 5등)위에 도핑된 유리막(22)을 형성할 수 있다.
예
전술된 바와 같이, 통상적인 PETEOS 의 연마율은 2,000 내지 4,000Å/분의 범위에 있다. 대조적으로, BPTEOS 와 같은 도핑된 유리막 또는 도핑된 산화막(22)의 연마율은 표 1 에 도시된 바와 같이 최상의 CMP 조건에 대하여 더욱 높고, 상기 표 1 는 BPTEOS 에 대한 연마율 및 웨이퍼 균일도 퍼센트(% WIW 균일도)를 리스트한 것이다. 따라서, 연마 조건에 대한 현명한 선택으로 통상적인 연마율의 2 내지 3배 정도의 제거율, 즉, 4,000 내지 12,000Å/분 이상의 범위의 제거율이 명백히 제공될 수 있다.
표 1
BPTEOS 연마를 위한 작업 일람
| 예 | 압력(psi) | 플래튼 회전(RPM) | 캐리어 회전(RPM) | 제거율(Å/min) | 균일도% |
| 1 | 6.0 | 10 | 10 | 2,874 | 6.2 |
| 2 | 10.0 | 45 | 10 | 12,172 | 5.2 |
| 3 | 10.0 | 10 | 45 | 4,871 | 6.8 |
| 4 | 6.0 | 45 | 45 | 7,810 | 7.8 |
| 5 | 10.0 | 10 | 10 | 4,452 | 3.9 |
| 6 | 6.0 | 10 | 45 | 3,401 | 15.4 |
| 7 | 6.0 | 45 | 10 | 7,633 | 7.2 |
| 8 | 8.0 | 10 | 10 | 3,684 | 6.5 |
| 9 | 6.0 | 28 | 10 | 6,083 | 5.7 |
게다가, 6인치 BPTEOS 연마의 짧은 시간의 작업 동안 도핑된 산화막(22)의 게적율(곡선(24) 및 % WTW 균일도(곡선(26))는 플롯되고, 도 5 에 도시된다. % WTW 균일도는 각 웨이퍼에 관한 <1σ> 표준편차에 기초를 두고 있다. 10 psi의 압력에서의 웨스트에치 472 연마기 세트와 200ml 슬러리 플로우(slurry flow)를 이용하여 연마를 수행한다. 플래튼 회전 및 캐리어 회전율은 제각기 20 rpm 및 15 rpm 이다. 도 5 에 도시된 바와 같이, 도핑된 산화막(22)의 평균 제거율 및 % WTW 균일도는 제각기 7596ű63Å 및 4.1%±1% 이고, ±범위는 모든 72 작업에 관한 <σ> 표준 편차를 나타낸다. 그러나, 12,000Å/분 까지의 제거율은 또한 표 1 에 도시된 바와 같이 성취될 수 있다.
본 발명의 다층 인터커넥트의 형성시 유전체층을 평탄화하는 데 이용되는 산화물 화학적-기계적 연마의 산화물 제거율을 높이는 공정은 실리콘-기재 반도체 소자 제조시에 이용된다.
본 발명의 양호한 실시예에 대한 상기 기술은 설명과 기술을 위해 제공되었지만, 본 발명을 기술된 정확한 형태로 제한하는 것으로 의도된 것은 아니다. 명백히, 본 기술 분야의 숙련자에게는 다양한 수정 및 변경이 가능하다. 본 발명은 MOS 또는 바이폴라 공정에서 다른 제조 기술로 실시될 수 있다. 마찬가지로, 기술된 소정의 공정 단계는 동일 결과를 성취하도록 다른 단계와 상호 교환할 수 있다. 본 발명의 원리 및 그의 실제적인 응용을 최상으로 설명하도록 실시예를 선택하고 기술하여, 계획된 특정 사용에 알맞게 될 시에 본 기술 분야의 다른 숙련자가 각종 실시예 및 각종 수정에 따른 본 발명을 이해하게 된다. 본 발명의 범주는 여기에 첨부된 청구의 범위 및 그의 등가물로 제한된다.
Claims (12)
- 도핑된 산화막으로 부터 평탄화된 유전체 층을 형성함으로써 집적 회로 구조내의 유전체 층을 평탄화하는 데 사용된 산화물 화학적-기계적 연마의 산화물 제거율을 증가시키는 방법에 있어서,(1) 집적 회로 구조상에 최소한 하나의 도전막을 증착하는 단계,(2) 도전 라인중에서 얼마는 비교적 넓은 스페이스에 의해 분리되고, 나머지는 상기 넓은 스페이스 사이의 비교적 좁은 스페이스에 의해 분리되는 도전 라인을 형성할 상기 도전막을 패턴 및 에칭하는 단계,(3) 상기 좁은 스페이스내에 스페이서를 형성함으로써 상기 좁은 스페이스를 채우는 단계,(4) 집적 회로 구조위에 최소한 하나의 도핑된 산화막을 증착하는 단계 및,(5) 상기 도핑된 산화막을 평탄화하도록 화학적-기계적 연마 기술을 이용하여 상기 도핑된 산화막을 연마하는 단계로 이루어지는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 도전막 및 상기 도전 라인은 본질상 금속 및 폴리실리콘으로 구성된 도체의 그룹으로 부터 선택된 도전 재질로 이루어지는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 도핑된 산화막은 본질상 붕소 인 테트라-에틸 오르토실리케이트, 붕소 실란-기재 유리, 인 실란-기재 유리 및 붕소 인 실란-기재 유리로 구성된 그룹으로 부터 선택되는 도핑된 산화물로 이루어지는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 3 항에 있어서,상기 도핑된 산화막은 약 1 내지 5% 범위의 붕소의 농도, 약 1 내지 5% 범위의 인의 농도나, 약 1 내지 5% 범위의 붕소 및 인의 농도를 포함하는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 단계 (1) 내지 (5)는 다중 레벨의 금속 인터커넥트를 형성하도록 최소한 한번 반복되는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 5 항에 있어서,상기 다중 레벨의 금속 인터커넥트는 상기 집적 회로 구조상에 유지된 절연 영역에 의해 분리된 도전 영역을 접속하는 다층 인터커넥트의 형성시에 사용되는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 넓은 스페이스는 약 0.5 내지 2.0 마이크로미터의 상기 도전 라인위의 두께에 대해 상기 도핑된 산화막으로 채워지는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 좁은 스페이스는 폭이 약 0.8 마이크로미터 이하인 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 스페이서는 전자 사이클로트론 공진 산화물 증착-에치-증착에 의해 상기 좁은 스페이스내에 형성되는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 스페이서는 저 유전 상수 유전체로 상기 좁은 스페이스내에 형성되는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 스페이서는,(1) 상기 도전 라인위에 산화물의 제 1 층을 형성하는 단계,(2) 상기 산화물의 제 1 층위에 경화가능 희생 스핀-온-유리 재질을 형성하는 단계 및,(3) 본질상 상기 경화가능 희생 스핀-온-유리 재질의 모두와 상기 산화물의 제 1 층의 거의 모두가 제거될 때까지 상기 산화물의 제 1 층과 상기 경화가능 희생 스핀-온-유리 재질을 동시에 에칭하는 단계로 이루어지는 방법에 의해 상기 좁은 스페이스내에 형성되는 것을 특징으로 하는 산화물 제거율 증가 방법.
- 제 1 항에 있어서,상기 스페이서는 본질상 도핑되지 않은 산화물로 이루어지는 것을 특징으로 하는 산화물 제거율 증가 방법.
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