KR100261681B1 - 반도체소자의 평탄화 방법 - Google Patents

반도체소자의 평탄화 방법 Download PDF

Info

Publication number
KR100261681B1
KR100261681B1 KR1019960068919A KR19960068919A KR100261681B1 KR 100261681 B1 KR100261681 B1 KR 100261681B1 KR 1019960068919 A KR1019960068919 A KR 1019960068919A KR 19960068919 A KR19960068919 A KR 19960068919A KR 100261681 B1 KR100261681 B1 KR 100261681B1
Authority
KR
South Korea
Prior art keywords
insulating
insulating film
insulating layer
layer
pattern
Prior art date
Application number
KR1019960068919A
Other languages
English (en)
Other versions
KR19980050141A (ko
Inventor
박상균
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960068919A priority Critical patent/KR100261681B1/ko
Publication of KR19980050141A publication Critical patent/KR19980050141A/ko
Application granted granted Critical
Publication of KR100261681B1 publication Critical patent/KR100261681B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides

Abstract

본 발명은 반도체소자의 평탄화 방법에 관한 것으로, 패턴이 밀집된 부분과 패턴이 밀집되지않은 부분이 형성된 반도체기판 상부를 평탄화시키는 방법에 있어서, 상기 반도체기판 상부에 확산방지막을 형성하고, 상기 확산방지막 상부에 제1절연막, 제2절연막 및 제3절연막을 각각 형성한 다음, 상기 제3,2절연막을 화학기계연마 ( Chemical Mechanical Polishing, 이하에서 CMP 라 함 ) 공정으로 식각하여 상부를 평탄화시키고, 상기 반도체기판을 열처리하여 상기 패턴이 밀집되지않은 부분의 제1,2,3절연막의 불순물이 상호확산되어 막질이 균일한 제4절연막을 형성하는 공정으로 콘택공정과 같은 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 평탄화 방법
본 발명은 반도체소자의 평탄화 방법에 관한 것으로, 특히 단차를 갖는 셀부와 주변회로부의 단차를 완화시키기 위하여 CMP 공정을 실시함으로써 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체소자의 고집적화에 따라 소자 표면의 요철은 더욱 심화되어 단차가 큰 부분을 절연막으로 매립하는 평탄화기술은 반도체소자의 제조에 있어서, 중요한 기술중 하나로 대두되고 있다.
이러한 기술중의 하나로 CMP 공정에 의해 전면평탄화를 이룰수 있으나, 패턴과 패턴 사이의 단차가 낮은 넓은 지역이 과도하게 연마되어 또다른 단차를 형성하는 디싱(dishing) 현상이 발생하는 문제점이 있다.
그리고, 이러한 문제점을 해결하기위하여 산화막 상부에 연마속도가 느린 실리콘질화막을 증착하여 CMP 공정을 실시하는 기술이 사용되고 있으나, 연마가 진행됨에 따라 패턴이 넓은 영역의 질화막이 모두 연마된 후 다시 디싱현상이 나타나며, 패턴이 넓은 지역만 질화막이 남도록 연마해도 콘택식각특성이 다른 산화막과 질화막의 이중구조가 되어 후속 금속배선 콘택홀의 형성이 어려운 문제점이 있다.
도 1은 종래 기술에 따른 반도체소자의 평탄화 방법을 도시한 단면도로서, 패턴이 밀집된 셀부(300)와 패턴이 없는 주변회로부(400)를 도시한 것이다.
도 1을 참조하면, 반도체기판(31) 상부에 다결정실리콘막(33)을 형성하고, 이를 패터닝하여 다결정실리콘막(33) 패턴을 형성한다. 이때, 상기 다결정실리콘막(33) 패턴은 셀부(300)에만 형성한다.
그리고, 전체표면상부에 확산방지막인 언도프드 산화막(undoped oxide ; 35)을 일정두께 형성한다.
그 다음에, 전체표면상부에 평탄화층(37)을 일정두께 형성한다. 이때, 상기 평탄화층(37)은 상기 다결정실리콘막(33) 패턴과 상기 반도체기판(31)이 갖는 단차보다 두껍게 형성한다.
그리고, 상기 평탄화층(37)을 CMP 공정으로 연마하여 평탄화시킨다.
상기와 같은 종래 기술에 따른 반도체소자의 평탄화 방법은 패턴이 밀집되지 않은 영역은 얇게 접시형상으로 식각되는 디싱 현상이 발생하여 상부면을 평탄화시키지 못하는 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 연마속도가 느린 절연막, 빠른 절연막 그리고 연마속도가 느린 절연막을 순차적으로 형성하고 CMP 공정을 실시함으로써 CMP 공정시 발생될 수 있는 디싱 현상을 억제하여 후속 공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 평탄화 방법을 제공하는데 그 목적이 있다.
제1도는 종래기술에 따른 반도체소자의 평탄화 방법을 도시한 단면도.
제2a도 내지 제2c도는 본 발명의 실시예에 따른 반도체소자의 평탄화 공정도.
＜도면의 주요부분에 대한 부호의 설명＞
11,31 : 반도체기판 13,33 : 다결정실리콘막
15,25 : 언도프드 산화막 17,37 : 제1절연막
19 : 제2절연막 21 : 제3절연막
23 : 제4절연막 37 : 평탄화층
100,300 : 셀부 200,400 : 주변회로부
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 평탄화 방법은, 패턴이 밀집된 부분과 패턴이 밀집되지않은 부분이 형성된 반도체기판 상부를 평탄화시키는 방법에 있어서, 상기 반도체기판 상부에 확상방지막을 형성하는 공정과, 상기 확산방지막 상부에 제1절연막, 제2절연막 및 제3절연막을 각각 형성하는 공정과, 상기 제3,2절연막을 CMP 공정으로 식각하여 상부를 평탄화시키는 공정과, 상기 반도체기판을 열처리하여 상기 패턴이 밀집되지않은 부분의 제1,2,3절연막의 불순물이 상호확산되어 막질이 균일한 제4절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
이상의 목적을 달성하기위한 본 발명의 원리는, CMP 공정이 연마되는 절연막의 불순물 종류 및 함유량에 따라 속도가 달라지는 특성을 이용하여, 전체표면상부에 연마속도를 기준으로 느린 절연막, 빠른 절연막 및 연마속도가 느린 절연막을 연속적으로 각각 소정두께 형성하고, CMP 공정을 실시함으로써 디싱이 없는 평탄화층을 형성하고, 열처리공정을 실시하여 패터간을 매립하는 다수의 절연막들을 막질을 같이하는 하나의 절연막으로 형성함으로써 후속공정을 용이하게하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 평탄화방법을 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 평탄화 공정을 도시한 단면도로서, 패턴이 밀집되어 있는 셀부(100)와 패턴이 밀집되지않은 주변회로부(200)을 도시한다.
먼저, 반도체기판(11) 상부에 다결정실리콘막(13)을 형성하고 이를 패터닝하여 다결정실리콘막(13)패턴을 형성한다. 이때, 상기 다결정실리콘막(13)패턴은 셀부(100)에 형성된다.
그 다음에, 전체표면상부에 확산방지막인 언도프드 산화막(15)을 일정두께 형성한다. 이때, 상기 언도프드 산화막(15)은 CVD 방법으로 형성한다.
그리고, 상기 언도프드 산화막(15) 상부에 후에 형성되는 다른 절연막에 비해 느린 연마속도를 갖는 제1절연막(17)을 일정두께 형성한다. 이때, 상기 제1절연막(17)은 비.에스.지(Boro Silicate Glass, 이하 BSG라 함), 오존-테오스 유.에스.지(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass, 이하 O3-TEOS USG 라함) 또는 붕소의 농도비가 높은 비.피.에스.지(Boro Phospho Silicate Glass, 이하 BPSG 라 함)으로 형성한다.
그 다음에, 상기 제1절연막(17) 상부에 제2절연막(19)을 형성하되, 상기 제1절연막(17) 보다 연마속도가 빠른 절연물질로 형성한다. 이때, 상기 제2절연막(19)은 피.에스.지(Phospho Silicate Glass, 이하에서 PSG 라 함) 절연막이나 인의 농도비가 높은 BPSG 절연막으로 형성한다.
그리고, 상기 제2절연막(19) 상부에 제3절연막(21)을 형상하되, 상기 제2절연막(19) 보다 연마속도가 느린 절연막질로 형성한다. 이때, 상기 제3절연막(21)은 상기 제1절연막(17)과 같은 절연물질로 형성한다.
여기서, 상기 제1,3절연막(17,21)과 제2절연막(19)의 CMP 연마속도비가 1 : 1.5 ~ 8 정도가 되도록 형성하며, 상기 제1,2,3절연막(17,19,21)은 300 ~ 550 ℃ 정도의 온도에서 CVD 방법으로 형성한다.
그리고, 상기 제1,2,3절연막(17,19,21)은 전체 두께가 상기 다결정실리콘막(13)패턴의 높이보다 높게 형성되도록 한다. (도 2a 참조).
그 다음에, CMP 공정을 이용하여 전면 평탄화공정을 실시하되, 상기 제1절연막(17)이 노출되도록 실시한다.
이때, 상기 CMP 공정은 연마속도가 느린 제3절연막(21)의 연마시 단차가 높은 지역인 상기 다결정실리콘막(13) 패턴 상부의 절연막, 즉 셀부(100)의 절연막이 주변회로부(200)의 절연막보다 먼저 연마되어 연마속도가 빠른 제2절연막(19)이 상기 셀부(100)에서 노출된다. 여기서, 상기 주변회로부(200)는 연마속도가 느린 제3절연막(21)이 노출된 상태이므로 상대적으로 연마속도가 빠른 제2절연막(19)이 노출된 셀부(100)와 상기 주변회로부(200)의 계속적인 CMP 공정진행시 디싱현상을 억제할 수 있다.
여기서, 상기 CMP 공정 조건은 폴리싱 헤드(polishing head) 의 압력 4~8psi, 회전속도 5~50rpm, 플레이튼(platen) 의 테이블 속도 10~40rpm, 그리고 폴리싱 헤드의 배압(背壓)을 0~2 psi 의 조건으로 실시하며, 연마시 사용하는 슬러리(slurry)는 KOH 계나 NH4OH계를 사용한다. (도 2b 참조).
그 다음에, 후속공정인 콘택공정을 용이하게 실시하기 위하여 상기 제1 내지 제3절연막(17,19,21)을 열처리한다. 이때, 상기 열처리공정은 상기 주변회로부(200)에 남은 제1,2,3절연막(17,19,21)을 식각하는 후속 콘택공정후 감광막 찌꺼기등의 세정공정시 습식식각율 차이로 인하여 나사모양으로 콘택이 형성되는 것을 방지하기 위한 것으로, 상기 제1,2,3절연막(17,19,21)에 함유된 불순물이 상호확산되도록 실시한다. 여기서, 상기 열처리공정은 600~900℃ 정도의 온도에서, 10~100초 동안 실시한 것이다.
그리고, 상기 열처리공정은 상기 셀부(100)의 제1절연막(17)은 그대로이고, 상기 주변회로부(200)는 제1,2,3절연막(17,19,21)의 불순물이 상호확산되어 막질이 균일한 제4절연막(23)을 형성한다. (도 2c 참조).
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 평탄화 방법은, 패턴이 밀집된 부분과 밀집되지않은 부분을 평탄화시켜 디싱현상을 억제하고, 열처리 공정으로 막질이 같은 절연막을 콘택이 형성될 부분에 형성하여 후속콘택공정의 안정성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (14)

  1. 패턴이 밀집된 부분과 패턴이 밀집되지않은 부분이 형성된 반도체기판 상부를 평탄화시키는 방법에 있어서, 상기 반도체기판 상부에 확산방지막을 형성하는 공정과, 상기 확산방지막 상부에 제1절연막, 제2절연막 및 제3절연막을 순차적으로 형성하는 공정과, 상기 제3 및 제2절연막을 CMP 공정으로 순차적으로 식각하여 패턴이 밀집된 부분의 제1절연막이 노출되도록하여 전체 상부를 평탄화시키는 공정과, 상기 반도체기판을 열처리하여 상기 패턴이 밀집되지않은 부분의 남아 있는 제1, 제2 및 제3절연막의 불순물이 상호확산된 제4절연막을 형성하는 공정을 포함하는 반도체소자의 평탄화 방법.
  2. 청구항1에 있어서, 상기 확산방지막은 언도프드 산화막으로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  3. 청구항1 또는 청구한2에 있어서, 상기 확산방지막은 CVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  4. 청구항1에 있어서, 상기 제1절연막은 BSG, O3-TEOS USG 또는 붕소의 농도비가 높은 BPSG로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  5. 청구항1에 있어서, 상기 제2절연막은 상기 제1절연막 보다 빠른 연마속도를 갖는 절연물질로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  6. 청구항4 또는 청구항 5에 있어서, 상기 제2절연막은 PSG 절연막이나 인의 농도비가 높은 BPSG 절연막으로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  7. 청구항1항에 있어서, 상기 제3절연막은 상기 제1절연막과 같은 연마속도로 상기 제2절연막 보다 느린 연마속도를 갖는 절연물질로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  8. 청구항1항 또는 청구항7에 있어서, 상기 제3절연막은 BSG, O3-TEOS USG 또는 붕소의 농도비가 높은 BPSG로 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  9. 청구항1에 있어서, 상기 제1,2,3절연막은 상기 제1,3절연막과 제2절연막의 CMP 연마속도비가 1 : 1.5 ~ 8 가 되도록 형성하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  10. 청구항1, 청구항4, 청구항5, 청구항7 또는 청구항9 중 어느 한항에 있어서, 상기 제1,2,3절연막은 300 ~ 550℃ 의 온도에서 CVD 방법으로 형성하는 특징으로 하는 반도체소자의 평탄화 방법.
  11. 청구항1, 청구항4, 청구항5, 청구항7 또는 청구항9 중 어느 한항에 있어서, 상기 제1,2,3절연막은 전체두께로 상기 패턴간의 각견을 매립하는 것을 특징으로 하는 반도체소자의 평탄화 방법.
  12. 청구항 1 에 있어서, 상기 CMP 공정은 폴리싱 헤드의 압력 4 ~ 8 psi, 회전속도 5 ~ 50 rpm, 플레이튼의 테이블 속도 10 ~ 40 rpm, 그리고 폴리싱 헤드의 배압(背壓) 0 ~ 2 psi 으로 하는 공정조건으로 실시하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  13. 청구항1 또는 청구항12에 있어서, 상기 CMP 공정은 연마시 사용하는 KOH 계나 NH4OH 계의 슬러리를 사용하는 것을 특징으로하는 반도체소자의 평탄화 방법.
  14. 청구항1에 있어서, 상기 열처리공정은 600 ~ 900 ℃ 의 온도에서 10 ~ 100 초의 시간동안 실시하는 것을 특징으로하는 반도체소자의 평탄화 방법.
KR1019960068919A 1996-12-20 1996-12-20 반도체소자의 평탄화 방법 KR100261681B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960068919A KR100261681B1 (ko) 1996-12-20 1996-12-20 반도체소자의 평탄화 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960068919A KR100261681B1 (ko) 1996-12-20 1996-12-20 반도체소자의 평탄화 방법

Publications (2)

Publication Number Publication Date
KR19980050141A KR19980050141A (ko) 1998-09-15
KR100261681B1 true KR100261681B1 (ko) 2000-07-15

Family

ID=19489704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960068919A KR100261681B1 (ko) 1996-12-20 1996-12-20 반도체소자의 평탄화 방법

Country Status (1)

Country Link
KR (1) KR100261681B1 (ko)

Also Published As

Publication number Publication date
KR19980050141A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
US5302233A (en) Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
US5621241A (en) Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
US6271123B1 (en) Chemical-mechanical polish method using an undoped silicon glass stop layer for polishing BPSG
KR100456319B1 (ko) 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체소자의 게이트 형성 방법
KR100261681B1 (ko) 반도체소자의 평탄화 방법
KR100254567B1 (ko) 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법
KR100645841B1 (ko) 연마정지막을 이용한 폴리실리콘 플러그 형성 방법
KR100224788B1 (ko) 반도체 소자의 제조방법
KR100228348B1 (ko) 반도체 장치 및 그 제조방법
KR100207476B1 (ko) 화학기계적 폴리싱에 의한 반도체 장치의 제조 방법
KR100197662B1 (ko) 반도체 소자의 절연막 평탄화방법
KR100558039B1 (ko) 반도체 소자의 절연막 평탄화 방법
KR0165358B1 (ko) 반도체소자의 층간절연층 평탄화방법
KR0156143B1 (ko) 반도체장치의 평탄화방법
KR100197994B1 (ko) 반도체 소자의 금속배선 콘택홀 형성방법
KR100478481B1 (ko) 반도체 소자의 평탄화 방법
KR100745075B1 (ko) 반도체 장치의 랜딩플러그 콘택 형성 방법
KR100458475B1 (ko) 반도체소자의평탄화방법
KR20000032544A (ko) 얕은 트랜치 아이소레이션 형성시 평탄화하는공정을 포함하는반도체장치의 제조방법
KR100605909B1 (ko) 금속배선의 절연막 평탄화 방법
KR100596430B1 (ko) 반도체소자의 층간절연막의 화학적 기계적 연마방법
KR20020052681A (ko) 반도체 소자의 층간 절연막 형성 방법
KR100710804B1 (ko) 반도체 소자의 평탄화 방법
KR20000033701A (ko) 얕은 트랜치 아이소레이션(sti) 형성시 평탄화하는 공정을포함하는 반도체장치의 제조방법
TWI229950B (en) Self-planarization process for dielectric layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090406

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee