KR100478481B1 - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 서로 농도가 다른 도프드 절연막를 다층으로 증착한 후 리플로우시켜, 절연막 사이의 제거율 차이를 최소화하여 평탄화 특성을 향상시키고 절연막의 리플로우 특성을 동시에 개선하는 방법을 제공하는 것으로, 이는 반도체 기판의 표면에 형성된 감광막 패턴을 이용하여 질화막 패턴을 형성하고, 이 질화막 패턴이 형성된 상기 반도체 기판 전면에 제1산화막을 형성하고, 이 제1산화막 위에 불순물 농도가 다른 절연물질을 각각 증착하여 다층의 제2산화막을 형성하며, 이 다층의 제2산화막을 리플로우 하여 국부 단차를 제거한 후, 상기 질화막 패턴을 스토퍼로 하여 CMP 방법으로 제1산화막 및 다층의 제2산화막을 폴리싱하여 실현된다.

Description

반도체 소자의 평탄화 방법{METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로서, 좀 더 상세하게는 얕은 트렌치 절연공정에서 화학 기계적 연마를 이용하여 반도체 소자를 구성하는 절연막의 표면을 평탄화하는 반도체 소자의 평탄화 방법에 관한 것이다.

최근 들어 반도체 장치가 고속화, 고집적화에 따라 소자 패턴의 크기가 감소하고 소자의 표면 형상이 복잡해지고, 이에 부합하여 미세한 패턴 형성기술과 다층으로 된 배선 구조의 형성기술이 계발되었다.

배선 구조를 다층화하기 위해서는 각 층의 표면을 평탄화하는 것이 필수적이 요건이며, 아울러 다층화된 배선들을 절연시키기 위한 절연막과 산화막 등을 평탄화하는 기술도 동반하여야 한다.

반도체소자의 하부구조물을 평탄화시키기 위한 방법으로는, BPSG(borophosphosilicate glass) 리플로우(reflow), 스핀 온 글라스(spin on glass; SOG), 에치백(etch back), 및 화학 기계 폴리싱(chemical mechanical polishing; 이하 "CMP"라 한다)방법 등이 있다.

이 중에서, CMP 방법은 슬러리(slurry)와 패드의 마찰력을 이용하여 평탄화를 실시하는 방법으로서, 반도체 집적 회로의 가공에서는 절연막 표면의 평탄화 방법으로 많이 사용된다.

특히 반도체 소자의 제조 공정 중 얕은 트렌치 절연공정(Shallow Trench Isolation;이하 STI 라 칭함)에서는 트렌치를 매립하기 위하여 CVD(Chemical Vapor Deposition)방법으로 증착한 산화막을 평탄화하기 위하여 CMP 방법이 이용된다.

이때, STI 공정에서는 산화막 대 질화막의 고선택비를 제공하는 슬러리를 사용하여 CMP 공정을 진행할 필요가 있다. 여기서 선택비란 산화막 제거량 대 질화막 제거량의 비를 나타낸다.

최근 옥사이드(Oxide) 계열의 산화 절연막을 연마하는 공정에 있어서, 약 4 대 1 의 산화막 대 질화막 선택비를 갖는 기존의 실리카 계열 슬러리(Silica Based Slurry)에 비해, 산화세륨 입자를 사용한 세리아 계열의 슬러리의 사용이 증가하고 있다. 세리아 계열의 슬러리는 산화막 대 질화막 선택비가 45 대 1 로 매우 놓아, CMP 진행 후 남아 있는 질화막의 두께 편차를 많이 개선할 수 있다.

그러나 반도체 기판 상의 셀 어레이 영역과 같이 단차가 있는 패턴들에 의하여 평탄화되지 않는 프로파일을 가지는 상태에서 그 상부에 산화막을 증착한 후, 평탄화되지 않는 상태로 세리아 슬러리를 사용하여 CMP 공정을 진행하면 단차가 형성된 부위의 산화막 제거율이 급격히 감소하는 특성을 나타낸다.

반면에 실리카 슬러리의 경우에는 산화막 대 질화막의 선택비는 세리아 슬러리 보다 낮으나, 패턴 단차에 대한 의존성이 없어서 반도체 기판 상에서 단차를 발생시키는 패턴들을 덮고 있는 평탄화되지 않은 산화막에 대해 CMP 공정을 진행하는 경우에 대해서도 패턴에 의한 단차가 없는 경우와 같은 CMP 특성을 얻을 수 있다.

도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도이다.

도 1을 참조하면, 반도체 기판(10)의 표면에 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트로 피복되지 않은 부분에 대해 식각 공정을 진행하여, 상기 반도체 기판(10)에 소정의 깊이를 가지는 트렌치와 질화막 패턴(12)을 소정의 형상으로 형성한 후, 상기 트렌치 내에 HDP(High Density Plasma) 산화막과 같은 매립(Filling) 특성이 우수한 제1산화막(14)을 CVD 방식으로 증착한다.

상기 제1산화막(14)은 매립 특성이 우수하여 셀 어레이 영역(C)과 같이 어스펙트 비(Aspect Ratio)가 큰 트렌치의 경우에는 보이드(Void)를 발생시키지 않고 우수한 트렌치 매립 특성을 나타내지만, 증착 후에는 하지막의 단차에 의하여 질화막(12) 상부에 피라미드형의 단면 프로파일(18)을 나타낸다. 상기 제1산화막(14) 상부에 BPSG막(Borophospho Silicate Glass), USG막(Undoped Silicate Glass), PE-TEOS막(Plasma Enhanced Tetraethylortho Silicate) 등과 같이 하지막의 상면을 균일한 두께로 덮는 특성을 가지는 제2산화막(20)을 증착하면, 도 1에 도시한 바와 같이, 하부의 제1산화막(14) 상면의 피라미드형 단면 프로파일(18)이 그대로 반영되어, 상기 제2산화막(20)의 단면 프로파일에도 A, B 로 표시한 바와 같은 국부 단차가 형성된다.

이와 같이 셀 어레이 영역에서 국부 단차(A)가 형성된 상태로 세리아 슬러리를 사용하여 CMP를 진행할 경우, 국부 단차(A)가 형성된 부위에서 산화막의 제거율이 급격히 감소되는 특성을 나타낸다. 상기와 같은 이유로 종래 기술에서는 제1단계로서 산화막의 단차에 따른 산화막 제거율의 변화를 보이지 않는 실리카 슬러리를 사용하여 국부 단차를 제거한 후, 제2단계로서 산화막 대 질화막의 선택비가 큰 세리아 슬러리를 사용하여 질화막 스토퍼가 노출될 때까지 CMP 공정을 행하는 2단계 CMP 공정방식을 이용한다. 이상의 2단계 CMP 공정을 이용하는 종래기술에 의하면 스루풋(Thoughput)이 저하되고 공정단가가 증가하게 된다.

도 2a 내지 도 2b는 종래 기술에 따른 다른 반도체 소자를 평탄화하는 과정을 도시한 단면도이다.

도 2a를 참조하면, 반도체 기판(10)의 표면에 질화막 패턴(12)을 소정의 형상으로 형성하고, 상기 질화막 패턴(12)으로 피복되지 않은 부분에 대해 식각공정을 진행하여 상기 반도체 기판(10)에 소정의 깊이를 가지는 트렌치를 형성한 후, 상기 트렌치 내에 HDP 산화막과 같은 매립 특성이 우수한 제1산화막(14)을 CVD 방식으로 증착한다. 상기 제1산화막(14) 증착 후에는 하지막의 단차에 의하여 질화막(12) 상부에 피라미드형의 단면 프로파일(18)을 나타낸다.

상기 제1산화막(14)의 상부에 국부 단차가 없는 상면을 가지는 희생 절연막(24)이 존재하는 상태에서 CMP 공정을 진행하여 평탄화된 산화막 표면을 구현할 수 있다. CMP 공정이 완료된 후 질화막 스토퍼 표면(28)의 높이와 트렌치 부위 산화막의 표면(30)의 높이가 동일한 경우 이상적인 평탄화를 실현할 수 있다.

이상의 방법을 이용하면, 셀 어레이 상부에 피라미드 프로파일이나 국부 단차가 없는 상면을 형성할 수 있기 때문에 단일 스텝의 세리아 슬러리를 이용하여 CMP 공정을 진행할 수 있다.

상기의 방식에서 BPSG 막 증착후 리플로우 온도를 가능한 낮추기 위해서는 BPSG 내의 B(Boron) 과 P(Phosphorus의 농도(Concentration)를 가능한 높여야 하다. 그런데, BPSG막 내에 B 와 P의 농도를 높일 경우 HDP에 대한 BPSG의 제거율(Removal rate)이 크게 증가하기 때문에 질화막(12) 상부의 HDP막(18)을 완전히 폴리싱하는 동안, 트렌치 상부의 BPSG막이 완전히 제거된 후 트렌치를 매립한 HDP막(14)이 추가로 식각되어 과도 폴리싱(Over CMP)으로 단차 역전 현상이 발생할 가능성이 커진다. 이 경우 CMP 후 트렌치 부위의 절연막 표면(32)이 질화막보다 낮게 형성될 수 있다.

또한, BPSG막 내에 B 와 P 의 농도가 증가할수록 BPSG와 HDP막 사이의 스트레스가 증가하여 결함(Defect)을 유발시킬 가능성이 커진다. HDP가 완전히 트렌치를 채우지 못한 상태에서 BPSG막 증착 및 리플로우를 진행할 경우 BPSG막(24)과 반도체 기판(10)이 접촉하는 부위에서 BPSG막 내의 B 또는 P가 반도체 기판으로 이동하는 오토 도핑(Auto Doping)불량이 발생하게 된다.

BPSG막 내의 B 또는 P 농도가 부족하면 리플로우 온도를 매우 높게 진행하여야 하며, 이 경우 블리스터(Blistering) 불량이 발생하거나 BPSG막의 평탄화가 불완전하게 될 수 있다.

본 발명은 이와 같은 종래 기술의 문제점들을 해결하기 위한 것으로, 상면에 국부 단차가 있는 산화막 표면을 단일 스텝의 CMP 방법에 의해 평탄화하는 방법에 있어서, 서로 농도가 다른 도프드 절연막(Doped Oxide)를 다층으로 증착한 후 리플로우시켜, 절연막 사이의 제거율 차이를 최소화하여 평탄화 특성을 향상시키고 절연막의 리플로우 특성을 동시에 개선하는 방법을 제공하는 데 있다.

상술한 목적을 달성하기 위한 본 발명의 평탄화 방법은, 반도체 기판의 표면에 형성된 감광막 패턴을 이용하여 질화막 패턴을 형성하고, 이 질화막 패턴이 형성된 상기 반도체 기판 전면에 제1산화막을 형성하고, 이 제1산화막 위에 불순물 농도가 다른 절연물질을 각각 증착하여 다층의 제2산화막을 형성하며, 이 다층의 제2산화막을 리플로우 하여 국부 단차를 제거한 후, 상기 질화막 패턴을 스토퍼로 하여 CMP 방법으로 제1산화막 및 다층의 제2산화막을 폴리싱하게 된다.

이하 본 발명에 따른 바람직한 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 단면도들이다.

도 3a를 참조하면, 질화막 패턴을 형성하는 단계는, 반도체 기판(100)의 표면에 감광막 패턴을 이용하여 질화막 패턴(102)을 소정의 형상으로 형성한다.

그리고 트렌치를 형성하는 단계는 상기 감광막과 질화막 패턴(102)으로 피복되지 않은 부분에 대해 식각 공정을 진행하여 상기 반도체 기판(100)에 소정의 깊이를 가지는 트렌치를 형성한다.

그 후 제1산화막을 형성하는 단계는, 상기 트렌치 내에 HDP(High Density Plasma) 산화막과 같은 매립 특성이 우수한 제1산화막(104), 예를 들면 HDP 산화막을 CVD 방식으로 증착한다. 상기 제1산화막(104) 증착 후에는 하지막의 단차에 의하여 질화막(102) 상부에 피라미드형의 단면 프로파일(106)을 나타낸다.

제2산화막을 형성하는 단계는, 상기 제1산화막(104) 위에 불순물 농도가 다른 절연물질을 각각 증착하여 다층의 제2산화막을 형성하는 단계로서, 제2산화막으로 BPSG 절연막(108,110)을 다층으로 증착한다.

본 실시예에서는 원할한 설명을 위하여 복수의 층으로 된 제2산화막을 예를 들어 설명하면, 복수의 절연막 중 하부 BPSG 절연막(108)의 B 와 P 등의 불순물 농도가 상부 BPSG 절연막(110)의 B 와 P 불순물 농도보다 낮게 조정하여 증착한다. 두 층의 BPSG 절연막(108,110)은 동일 장비에서 B 와 P 주입량 만을 조정하여 연속(In-Situ) 진행할 수 있기 때문에 스루풋의 저하없이 공정 진행이 가능하다.

상기 다층 제2산화막 증착시 상부는 BPSG 를 증착하고, 하부는 PSG 나 BSG 또는 B 와 P를 주입하지 않은 USG(Un-doped Silicate Glass) 산화막으로 증착하여 형성하는 것도 가능하다.

도 3b를 참조하면, 국부 단차를 제거하는 단계는, 상기 제2절연막(108,110)을 400 내지 900도(℃)에서 리플로우(Reflow)하여 상면에 국부 단자가 없는 BPSG막(112,114)을 형성한다. 이와 같은 공정을 통해, 제2산화막의 상부에는 B/P 농도가 높은 BPSG 절연막(110)을 형성하여 낮은 온도에서 리플로우 특성을 향상시키고, 하부에는 B/P 농도가 낮은 BPSG 절연막(108)을 형성하여 리플로우를 시키되, 하부 BPSG 산화막 대 제1산화막과의 제거율 차이를 최소화함으로써 트렌치 부위에서의 과도 폴리싱(Over Polishing)을 방지하여 평탄화 특성을 향상시킴으로서, 상면에 국부 단차가 없는 산화막의 형성이 가능하다.

도 3c를 참조하면, 폴리싱하는 단계는, 상기 희생 절연막이 형성된 결과물을 단일 스텝의 CMP 공정으로 폴리싱하여 트렌치 내에 우수한 평탄도를 가지는 산화막을 얻을 수 있다. 상기 CMP 공정에서 세리아 슬러리를 사용할 경우 산화막 대 질화막의 고선택비를 이용하여 높은 산화막 제거율과 질화막 상에서의 정확한 폴리싱 종료 콘트롤이 가능하다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 상면에 국부 단차가 존재하는 폴리싱될 제1산화막의 상면에 서로 다른 불순물 농도를 가지는 제2산화막을 다층으로 형성하여, 낮은 온도에서 BPSG 절연막의 리플로우 특성을 향상시키고, 제1산화막과 접촉하는 BPSG 절연막과의 제거율 차이를 줄임으로써 트렌치 부위에서의 과도폴리싱을 방지하며, CMP 종료 후 질화막 상부와 트렌치 상부 절연막의 단차를 최소화할 수 있다.

또한 BPSG에 의한 오토 도핑 방지 능력을 향상시키고, 제1산화막과 BPSG절연막 사이의 열팽창계수 차이를 감소시켜 반도체 기판에 인가되는 스트레스를 방지하여 웨이퍼 휨(Bowing)등의 현상을 방지할 수 있다.

도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도.

도 2a 내지 도 2b는 종래 기술에 따른 다른 반도체 소자를 평탄화하는 과정을 도시한 단면도.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 평탄화 과정을 설명하기 위해 도시한 단면도.

Claims (7)

1. 반도체 기판의 표면에 형성된 감광막 패턴을 이용하여 질화막 패턴을 형성하는 단계;

   상기 질화막 패턴에 의해 피복되지 않은 반도체 기판을 식각하여 트렌치를 형성하는 단계;

   상기 질화막 패턴이 형성된 상기 반도체 기판 전면에 HDP 산화막 형성 방법에 의한 제1산화막을 형성하여 상기 트렌치를 매립하는 단계;

   상기 제1산화막 위에 불순물 농도가 다른 절연물질을 각각 증착하며 가장 상부에 증착되는 상기 절연물질의 불순물 농도가 가장 높은 다층의 제2산화막을 형성하는 단계;

   상기 다층의 제2산화막을 리플로우 하여 국부 단차를 제거하는 단계;

   상기 질화막 패턴을 스토퍼로 하여 CMP 방법으로 제1산화막 및 다층의 제2산화막을 폴리싱하는 단계를 포함하는 반도체 소자의 평탄화 방법.
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. (정정)제 1 항에 있어서, 상기 다층의 제2산화막을 형성하는 단계에서, 다층의 절연막 중 상부에 위치한 절연막은 BPSG로 증착하고, 이 BPSG 절연막의 하부에 위치한 절연막이 PSG, BSG 및 USG 중 어느 하나를 이용하여 증착하는 반도체 소자의 평탄화 방법.
7. 제 1 항에 있어서, 상기 다층의 제2산화막을 형성하는 단계에서, 상기 제2산화막은 동일한 설비를 이용하여 연속(IN-Situ)로 진행하는 반도체 소자의 평탄화 방법.