KR100618802B1 - 세리아 슬러리를 사용하는 반도체 소자의 평탄화 방법 - Google Patents

Abstract

연마제로서 세리아 계열의 슬러리를 사용하는 CMP 방법에 의해 반도체 소자를 평탄화하는 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 질화막 패턴을 형성한다. 상기 질화막 패턴이 형성된 상기 반도체 기판 전면에 산화막을 형성한다. 상기 산화막 위에 국부 단차가 없는 상면을 가지는 희생 절연막을 형성한다. 상기 질화막 패턴을 스토퍼(stopper)로 하여 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing) 방법에 의하여 상기 절연막 및 산화막을 폴리싱한다.

Description

세리아 슬러리를 사용하는 반도체 소자의 평탄화 방법{Planarizing method for semiconductor device using ceria slurry}

도 1은 종래 기술에 따른 반도체 소자의 평탄화 공정의 일 예를 설명하기 위한 단면도이다.

도 2는 종래 기술에 따른 반도체 소자의 평탄화 공정의 다른 예를 설명하기 위한 단면도이다.

도 3은 종래 기술에서의 슬러리 종류에 따른 산화막 제거율을 비교한 결과를 나타내는 그래프이다.

도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 단면도들이다.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 단면도이다.

도 6은 본 발명에 따른 반도체 소자의 평탄화 방법에서 세리아 슬러리에 의한 산화막 제거율에 있어서 향상된 효과를 설명하기 위한 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

110: 반도체 기판, 112: 질화막 패턴, 122: 산화막, 130: 희생 절연막,

130a: 상면, 222: 산화막, 230: 희생 절연막, 230a: 상면.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 연마제로서 세리아 계열의 슬러리(ceria-based slurry)를 사용하는 CMP(Chemical Mechanical Polishing) 방법에 의해 반도체 소자를 구성하는 절연막의 표면을 평탄화하는 방법에 관한 것이다.

실리콘 기판과 같은 배선 기판을 사용하여 반도체 집적 회로 등을 제조할 때 각종 절연막을 이용하고, 그 표면을 소정의 형상으로 가공하는 일이 필요하다. 폴리싱(polishing)은 절연막의 표면을 평탄하게 가공하는 유력한 기술로서 폭넓게 사용되고 있다. 특히, 반도체 집적 회로의 가공에 있어서는, 표면 평탄화 방법으로서 CMP 방법을 주로 사용한다.

예를 들면, 반도체 소자의 제조 공정중 STI(Shallow Trench Isolation) 공정에서는 트렌치(trench)를 매립하기 위하여 CVD 방법으로 증착한 산화막을 평탄화하기 위하여 CMP 방법이 이용된다. 이 때, 질화막을 스토퍼(stopper)로 하여 상기 산화막을 폴리싱한다. 따라서, STI 공정에서는 산화막 대 질화막의 고선택비를 제공하는 슬러리를 사용하여 CMP 공정을 행할 필요가 있다. 여기서, "선택비"라는 용어는 산화막 제거량 대 질화막 제거량의 비를 나타낸다.

통상적으로 널리 사용되는 실리카 계열의 슬러리(silica-based slurry)(이하, "실리카 슬러리"라 함)의 산화막 대 질화막 선택비는 약 4:1이다. 최근에는 SiO₂를 주성분으로 하는 물질을 연마하는 경우에 사용되는 연마제로서 산화세륨 입자를 사용한 세리아 계열의 슬러리(이하, "세리아 슬러리"라 함)가 알려져 있다. 세리아 슬러리는 산화막 대 질화막의 선택비가 약 45:1로 매우 높아서 질화막을 스토퍼로 하는 산화막의 CMP 공정에서 실리카 슬러리를 사용하는 경우보다 CMP 특성이 우수하고, CMP후 남아 있는 질화막의 두께 편차도 많이 개선시킬 수 있다.

그러나, 반도체 기판상의 셀 어레이 영역에서와 같이 단차가 있는 패턴들에 의하여 평탄하지 않은 프로파일을 가지는 경우, 그 위에 산화막을 증착한 직후 평탄화되지 않은 상태로 세리아 슬러리를 사용하여 CMP 공정을 행하면 산화막의 제거율이 급격하게 감소하는 특성을 보인다.

반면, 실리카 슬러리의 경우에는 산화막 대 질화막의 선택비는 세리아 슬러리보다 낮으나, 패턴 단차에 대한 의존성이 없어서 반도체 기판상에서 단차를 발생시키는 패턴들을 덮고 있는 평탄화되어 있지 않은 산화막에 대하여 CMP 공정을 행하는 경우에도 패턴에 의한 단차가 없는 경우와 같은 CMP 특성을 얻을 수 있다.

도 1은 디자인 룰(design rule)이 비교적 작은 반도체 소자의 제조 공정에서 통상적으로 적용되는 트렌치 매립 공정이 예시된 단면도이다.

도 1을 참조하면, 반도체 기판(10) 표면에 질화막 패턴(12)을 소정의 형상으로 형성하고, 상기 질화막 패턴(12)으로 피복되지 않은 부분의 상기 반도체 기판(10)에 소정의 깊이를 가지는 트렌치를 형성한 후, 상기 트렌치 내에 HDP(high density plasma) 산화막과 같은 매립 특성이 우수한 제1 산화막(22)을 형성한다. 상기 제1 산화막(22)은 매립 특성이 우수하여 셀 어레이 영역에서와 같이 아스펙트 비(aspect ratio)가 큰 트렌치의 경우에도 보이드(void)를 발생시키지 않고 우수한 트렌치 매립 특성을 나타내지만, 증착 후에는 하지막의 단차에 의하여 상면이 피라미드형의 단면 프로파일을 나타낸다. 상기 제1 산화막(22) 위에 BPSG(borophosphosilicate glass)막, USG(undoped silicate glass)막, PE-TEOS(plasma-enhanced tetraethylorthosilicate)막 등과 같이 하지막의 상면을 균일한 두께로 덮는 특성을 가지는 제2 산화막(24)을 증착하면 도 1에 도시한 바와 같이 하부의 상기 제1 산화막(22) 상면의 피라미드형 단면 프로파일이 그대로 반영되어, 상기 제2 산화막(24)의 단면 프로파일에도 "A"로 표시된 바와 같은 국부 단차가 형성된다.

상기와 같이 국부 단차가 형성되는 현상은 상기 트렌치가 형성된 반도체 기판(10)상에 매립 특성이 우수한 제1 산화막(22)을 형성하는 단계를 생략하고 하지막의 상면을 균일한 두께로 덮는 제2 산화막(24)만을 형성한 경우도 마찬가지다.

도 2는 트렌치가 형성된 반도체 기판(10)상에 상기 제2 산화막(24), 예를 들면 USG막 만을 형성한 경우에도 셀 어레이 영역에서 "C"로 표시한 바와 같은 국부 단차가 형성된 예를 보여주는 단면도이다.

도 3은 도 1에서 "B"로 표시된 바와 같은 셀 어레이 영역과 그 주변과의 단차를 줄이기 위하여, 실리카 슬러리 및 세리아 슬러리를 각각 사용하여 CMP 공정을 행한 결과들을 비교한 그래프이다. 도 3의 결과는 도 1에서 상기 제1 산화막(22)으로서 HDP 산화막을 형성하고, 상기 제2 산화막(24)으로서 PE-TEOS막을 형성한 경우에 대하여 평가한 것을 나타낸 것이다.

도 3에서, 실리카 슬러리를 사용하여 CMP 공정을 행한 경우는 (a)로 표시한 바와 같이 셀 어레이 영역에서의 산화막 제거율이 약 3000Å/min을 나타낸다. 이는 단차가 없는 상태에서 동일한 조건으로 CMP 공정을 행하였을 때와 같은 결과를 나타내는 것이다. 반면, 세리아 슬러리를 사용하여 CMP 공정을 행한 경우는 (b)로 표시한 바와 같이 셀 어레이 영역에서의 산화막 제거율이 160Å/min 정도로 매우 낮다. 이는 단차가 없는 상태에서 동일한 조건으로 CMP 공정을 행하였을 때 얻어지는 약 3300Å/min의 산화막 제거율에 비하여 급격히 감소된 것이다. 이와 같이 세리아 슬러리를 사용한 경우에 산화막 제거율이 급격히 감소된 것은 상기 셀 어레이 영역에서의 국부 단차(A)에 기인하는 것이다. 이와 같은 경향은 도 2에서와 같이 셀 어레이 영역에서 국부 단차(C)가 형성된 경우에 대하여도 마찬가지이다.

상기와 같은 이유로 인하여, 종래 기술에서는 제1 단계로서 단차에 따른 산화막 제거율의 변화를 보이지 않는 실리카 슬러리를 사용하여 국부 단차를 제거한 후, 제2 단계로서 산화막 대 질화막 선택비가 큰 세리아 슬러리를 사용하여 질화막 스토퍼가 노출될 때까지 CMP 공정을 행하는 2단계 CMP 공정을 이용하였다. 상기와 같이 2단계 CMP 공정을 이용하는 종래 기술에 의하면 스루풋(throughput)이 저하하고 공정 단가가 증가하게 된다.

본 발명의 목적은 상기한 종래 기술에서의 문제점을 극복하고자 하는 것으로, 상면에 국부 단차가 있는 산화막 표면을 단일 스텝의 CMP 방법에 의해 효과적으로 평탄화하는 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 평탄화 방법에서는 반도체 기판상에 질화막 패턴을 형성한다. 상기 질화막 패턴이 형성된 상기 반도체 기판 전면에 산화막을 형성한다. 상기 산화막 위에 국부 단차가 없는 상면을 가지는 희생 절연막을 형성한다. 상기 질화막 패턴을 스토퍼(stopper)로 하여 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing) 방법에 의하여 상기 절연막 및 산화막을 폴리싱한다.

상기 희생 절연막을 형성하는 단계는 상기 산화막 위에 BPSG(borophosphosilicate glass)막을 형성하는 단계와, 상기 BPSG막을 리플로우시켜서 상면에 국부 단차가 없는 BPSG막을 형성하는 단계를 포함할 수 있다.

또는, 상기 희생 절연막을 형성하는 단계는 상기 산화막 위에 포토레지스트막을 형성하는 단계를 포함할 수 있다.

본 발명에 의하면, 산화막 대 질화막의 고선택비에 의하여 산화막의 제거율을 현저하게 증가시킴으로서 단일 스텝의 CMP 공정에 의하여 경제적이고도 효과적으로 평탄화 공정을 행할 수 있다.

다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 단면도들이다.

도 4a를 참조하면, 반도체 기판(110) 표면에 질화막 패턴(112)을 소정의 형 상으로 형성하고, 상기 질화막 패턴(112)으로 피복되지 않은 부분의 상기 반도체 기판(110)에 소정의 깊이를 가지는 트렌치를 형성한다. 그 후, 상기 트렌치 내에 매립 특성이 우수한 산화막(122), 예를 들면 HDP 산화막을 형성한다.

그 결과, 상기 산화막(122)은 상기 트렌치가 형성된 하지막의 단차 구조에 의하여 그 상면이 피라미드형인 단면 프로파일을 나타내어 셀 어레이 영역에서는 "D"로 표시된 바와 같은 국부 단차가 존재하게 된다.

도 4b를 참조하면, 상기 산화막(122) 위에 국부 단차가 없는 상면(130a)을 가지는 희생 절연막(130)을 형성한다.

상기 희생 절연막(130)은 BPGS를 사용하여 형성할 수 있다. 이 경우에는, 상기 산화막(122) 위에 BPSG막을 형성한 후, 이를 리플로우시켜서 상면에 국부 단차가 없는 BPSG막을 형성한다.

또한, 상기 희생 절연막(130)을 포토레지스트 물질로 형성하는 것도 가능하다. 이 경우에는, 상기 산화막(122) 위에 포토레지스트 물질을 코팅하여 상면에 국부 단차가 없는 포토레지스트막을 형성한다.

또한, 상기 희생 절연막(130)을 형성하기 위하여, 상기 산화막(122) 위에 예를 들면 HDP 산화막과 같이 매립 특성이 우수한 산화막을 형성하는 방법도 이용할 수 있다. 이 경우에는, 상기 매립 특성이 우수한 산화물을 그 상면에 피라미드형 프로파일 또는 국부 단차가 없는 상면이 얻어질 때까지 그 두께를 조절하면서 증착한다.

도 4c를 참조하면, 상기 희생 절연막(130)이 형성된 결과물을 세리아 슬러리 를 사용하는 단일 스텝의 CMP 공정에 의하여 폴리싱한다. 이 때, 상면에 국부 단차가 없는 상기 희생 절연막(130)이 존재하는 상태에서 CMP 공정을 행하므로, 세리아 슬러리를 사용한 CMP 공정에서 산화막 대 질화막의 고선택비을 가지고 높은 산화막 제거율을 확보할 수 있다. 따라서, 세리아 슬러리를 이용한 폴리싱이 진행된 후 상기 질화막 패턴(112)이 노출되는 시점에서 더 이상 폴리싱이 진행되지 않게 되고 이 시점에서 폴리싱을 종료시킴으로써, 상기 트렌치 내에서 평탄화된 산화막(122a)을 얻을 수 있다.

도 4a 내지 도 4c를 참조하여 설명한 실시예에서는 폴리싱될 산화막으로서 매립 특성이 우수한 산화막을 사용하는 경우에 대하여만 설명하였으나, 본 발명은 이에 한정되지 않으며, 어떠한 종류의 산화막에 대하여도 본 발명에 따른 방법에 적용할 수 있음은 물론이다.

예를 들면, 도 5에 예시된 바와 같이, 폴리싱될 산화막으로서 예를 들면 USG와 같이 하지막의 상면을 일정한 두께로 덮는 특성을 가지는 산화막(222)을 사용하는 경우에도, "E"로 표시한 바와 같은 부분 단차에 의한 산화막 제거율 저하를 방지하기 위하여, 상기 산화막(222) 위에 부분 단차가 없는 상면(230a)을 가지는 희생 절연막(230)을 도 4a 내지 도 4c를 참조하여 설명한 방법과 같은 방법으로 형성한 후 세리아 슬러리를 사용한 단일 스텝의 CMP 공정으로 폴리싱을 행한다.

도 6은 본 발명에 따른 반도체 소자의 평탄화 방법에서 세리아 슬러리에 의한 산화막 제거율에 있어서 향상된 효과를 설명하기 위한 그래프이다.

도 6에서, (c)는 본 발명에 따른 방법에 의하여 질화막 패턴이 형성된 반도 체 기판상에 HDP 산화막을 형성한 후, 그 위에 희생 절연막으로서 BPSG막을 형성하고 이를 리플로우시켜서 상기 BPSG 막에서의 국부 단차를 제거한 후, 세리아 슬러리를 사용하여 CMP 공정을 행하였을 때, 셀 어레이 영역에서의 CMP 시간에 따른 산화막 제거량을 나타낸 것이고, (d)는 대조 샘플로서, 도 3의 (b)의 경우와 같이, 질화막 패턴이 형성된 반도체 기판상에 HDP 산화막과 PE-TEOS막을 차례로 형성한 후 상면에 국부 단차가 존재하는 상태에서 세리아 슬러리를 사용하여 CMP 공정을 행하였을 때 셀 어레이 영역에서의 CMP 시간에 따른 산화막 제거량을 나타낸 것이다.

도 6의 결과로부터, 본 발명에 따라 상면에 국부 단차가 존재하는 폴리싱될 산화막 위에 상면에 국부 단차가 없는 희생 절연막을 형성한 후 세리아 슬러리를 사용하여 CMP 공정을 행하였을 때, 산화막의 제거율이 현저하게 증가한 것을 확인할 수 있다.

본 발명에 의하면, 상면에 국부 단차가 존재하는 폴리싱될 산화막 위에 상면에 국부 단차가 없는 희생 절연막을 형성한 후, 세리아 슬러리를 사용하여 단일 스텝의 CMP 공정을 행하므로, 산화막 대 질화막의 고선택비에 의하여 산화막의 제거율을 현저하게 증가시킴으로서 경제적이고도 효과적으로 평탄화 공정을 행할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (14)

1. 반도체 기판상에 질화막 패턴을 형성하는 단계와,

   상기 질화막 패턴이 형성된 상기 반도체 기판 전면에 산화막을 형성하는 단계와,

   상기 산화막 위에 국부 단차가 없는 상면을 가지는 희생 절연막을 형성하는 단계와,

   상기 질화막 패턴을 스토퍼(stopper)로 하여 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing) 방법에 의하여 상기 희생 절연막 및 산화막을 폴리싱하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
2. 제1항에 있어서, 상기 희생 절연막을 형성하는 단계는

   상기 산화막 위에 절연막을 형성하는 단계와,

   상기 절연막을 리플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
3. 제1항에 있어서, 상기 희생 절연막을 형성하는 단계는

   상기 산화막 위에 절연막을 스핀 코팅하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
4. 제3항에 있어서, 상기 절연막은 포토레지스트 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
5. 제2항에 있어서, 상기 절연막은 BPSG(borophosphosilicate glass)로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
6. 제1항에 있어서, 상기 산화막은 그 상면에 국부 단차가 형성되어 있는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
7. 제1항에 있어서,

   상기 반도체 기판에는 상기 질화막 패턴에 의하여 그 영역이 한정되는 트렌치가 형성되어 있고,

   상기 산화막은 상기 트렌치를 매립하도록 형성된 것을 특징으로 하는 반도체 소자의 평탄화 방법.
8. 제1항에 있어서, 상기 산화막은 HDP(digh density plasma) 산화막 또는 USG(undoped silicate glass)막을 포함하는 단일막 또는 복합막으로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
9. 제1항에 있어서, 상기 산화막은 HDP 산화막으로 이루어지는 단일막인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
10. 반도체 기판에 형성된 복수의 트렌치와 상기 복수의 트렌치 사이에 위치되어 있는 질화막 패턴 위에, 상면에 국부 단차가 형성되어 있는 산화막을 형성하는 단계와,

    상기 산화막 위에 절연막을 스핀 코팅하여 상면에 국부 단차가 없는 희생 절연막을 상기 산화막 위에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
11. 삭제
12. 삭제
13. 삭제
14. 제10항에 있어서,

    상기 절연막은 포토레지스트 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.

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